JP4928069B2 - 撮像装置及び撮像システム - Google Patents

Description

本発明は、光電変換などに代表される、エネルギーを電子に変換する素子を一単位画素とし、その画素を行列状に並べた、ＣＣＤ、ＣＭＯＳイメージセンサ、近赤外や遠赤外イメージセンサなどの撮像装置において、列ごとに高速・高精度なＡＤ変換器を並べた撮像装置及び撮像システムに関する。

今日のイメージセンサにおいては、ＣＭＯＳロジックプロセスとイメージセンサプロセスの融合により、センサチップ上に複雑なアナログ回路やデジタル回路、および信号処理部などを製作することが可能である。その応用の有力なものとして、２次元状に画素が配列されたイメージセンサチップ上にアナログ・デジタル変換器（ＡＤ変換器）を搭載したものが存在している。

イメージセンサにＡＤ変換器を搭載する場合、列ごとにＡＤ変換器を設ける、列並列ＡＤ変換アーキテクチャが特に用いられる。本手法は一つあたりのＡＤ変換器の変換レートを、一画素の読み出しレートから、一行の読み出しレートまで落とすことができることから、ＡＤ変換器自身のスピードを落とし、総合的に消費電力を下げることができ、また結果としてイメージセンサの読み出しレートの高速化も図り易い。

上記の、列並列ＡＤ変換を用いたイメージセンサは、特許文献１に代表される三角波を掃印するランプ型を用いるイメージセンサ、特許文献２に代表される逐次比較（Successive Approximation）型を用いるイメージセンサ、およびまた特許文献３に代表される、画素の出力電圧で決まる速度で参照電圧を放電する手法を用いるイメージセンサなどがある。

図１４に特許文献１に示されるランプ型ＡＤ変換器を有するイメージセンサの一例を示す。ランプ型ＡＤ変換器は、各列に電圧比較器１０と、スイッチ１１とデジタルデータ蓄積部１２からなるデジタルメモリを有しており、なおかつデジタルメモリは共通のカウンタ５に接続されている。電圧比較器１０の一端には画素からの信号がアナログ信号として転送スイッチを介して入力され、もう一端にはＤＡ変換器９から三角波を印加し、各列の比較器が反転した時のカウンタの値を各列のデジタルメモリに保持する。三角波はカウンタ５に同期して電圧を変化させていくため、たとえば８ビットＡＤ変換器の時は三角波の掃印に２の８乗ステップ、すなわち２５６ステップ分の処理時間が必要となる。

図１５に特許文献３に示される参照電圧放電型ＡＤ変換器を有するイメージセンサの一例を示す。参照電圧放電型ＡＤ変換器は、電圧比較器とデジタルメモリを有することはランプ型ＡＤ変換器と同じであるが、一度比較器に一定の参照電圧を電荷として蓄積し、それをカレントミラー回路３２１５で電圧・電流変換された画素信号に比例した電流で放電し、比較器が反転するまでの時間をカウントする。

図１６は特許文献２に示される逐次比較型ＡＤ変換器を有するイメージセンサの一例である。逐次比較型は、各列に電圧比較器とデジタルメモリ、およびデジタル・アナログ変換器（Ｄ／Ａコンバーター）を用いた参照電圧発生器を有している。電圧比較器の一端には画素からの信号、もう一端には参照電圧発生器からの電圧が加えられている。参照電圧発生器は比較器の比較結果を基に、逐次、値を変化させていき、たとえば８ビットＡＤ変換の際は８ステップの処理時間で変換を終了する。

上記従来の方式は、一つの参照電圧と画素信号を、放電・充電時間を用いて比較するのではなく、何種類かの参照電圧を参照電圧発生器により比較器に逐次入力していき、画素信号と一致するまでの時間をカウントする。したがって、複数の参照電圧をばらつきなく発生する必要があるため、製造歩留まりや回路上大きくなってしまうことになる。
特開平０５−０４８４６０号 米国特許第５８８０６９１号 特開２００２−０３３９６２号

上記、列並列にＡＤ変換器を内蔵したイメージセンサにおいては、回路規模を小さく保ったままＡＤ変換器の高速化、高精度化を図る上での問題が生じている。代表例としてあげたＡＤ変換器を内蔵するイメージセンサについて、具体的にどのような理由で回路規模を小さく保ったまま高速化・高精度化を実現するのが困難なのかを以下に述べる。

第一に、ランプ型ＡＤを用いたイメージセンサにおいては、ビット数を増やす際に変換レートが遅くなってしまうという問題がある。ランプ型ＡＤ変換器においては、Ｎビットの変換を行う際に２のＮ乗の比較ステップを必要とし、たとえばＮ＝１２の場合は４０９６ステップという膨大な比較ステップ数を必要とする。

第二に、ランプ型ＡＤを用いたイメージセンサにおいては、一ステップあたりの単位時間の短縮が難しいため、さらなる多ビット化において高速化が困難という問題がある。三角波はアナログ電圧としてセンサ全面に供給されるため、一ステップの期間は、チップ全体で三角波の出力が安定するのに必要な、ＲＣ時定数で決定される一定の時間以上に縮めることが原理的に不可能である。ゆえに、さらなる多ビット化において、ステップ数が増えてしまった場合、一ステップあたりの時間を縮めて高速化を図ることができない。

第三に、参照電圧放電型ＡＤ変換器を有するイメージセンサにおいては、一定の電圧を放電していく際に画素の信号レベルが著しく低いと電流値も著しく低くなり、そのために非常に長い時間待たないと放電による比較器の反転が起こらず、高速化に原理的に不適切である。

第四に、逐次比較型ＡＤを用いたイメージセンサにおいては、チップ面積の増大が問題となる。逐次比較型ＡＤ変換器は、その原理上、参照電圧発生のためのＤ／Ａコンバータの精度が大変重要となる。精度を保つためには、製造プロセスのばらつきの影響が実効的に無視できる程度の余裕を持たせて回路設計を行う必要があり、結果として参照電圧発生のための抵抗や容量がチップ上非常に大きくなり、チップ面積の増大につながる。
上記の問題にみられるように、現在、回路サイズをイメージセンサに最適な規模にコンパクトに納められる、高精度・高速な列並列ＡＤ変換器を搭載したイメージセンサを実現する解がない状況にある。

そこで、本発明は、列並列ＡＤ変換器を有する撮像装置において、コンパクトな回路規模に納めながら、列ごとに高速・高精度なＡＤ変換器を並べた撮像装置を提供することを目的とする。

本発明の撮像装置は、行列状にセンシング素子が並べられ、該センシング素子の列ごとにＡＤ変換器が設けられている撮像装置において、列に沿った方向に配置された前記センシング素子は垂直出力線に選択的に接続され、前記垂直出力線と前記ＡＤ変換器は、前記センシング素子のノイズ信号をセンシング後の信号から除去する機能を有するノイズ除去回路を少なくとも介して接続されており、前記ＡＤ変換器は積分器を有し、前記積分器は、演算増幅器と、前記演算増幅器の一方の入力端子に接続される抵抗と、該一方の入力端子と前記演算増幅器の出力端子との間に接続される容量とを備え、前記抵抗はスイッチドキャパシタにより構成され、前記ＡＤ変換器は、アナログ信号となる前記センシング素子の信号に対応した電気信号を初期値として記憶部に保持し、そののちに入力される第一の固定信号により前記記憶部の充電もしくは放電を行い、前記放電もしくは充電の開始時間から前記記憶部の電気信号が参照信号に達するまで時間を離散的に計測し、その後入力される第二の固定信号により前記記憶部の放電もしくは充電を行い、計測後の前記記憶部の前記参照信号を超えた電気信号が前記参照信号に達するまでの時間を離散的に計測してデジタル値とし、前記第一の固定信号および前記第二の固定信号は、複数の前記ＡＤ変換器に対して共通に与えられ、一の行における前記ＡＤ変換器からのＡＤ変換後のデジタルデータ出力動作が終了する前に、別の行の読み出しを開始することを特徴とする。
また本発明の撮像装置は、行列状にセンシング素子が並べられ、該センシング素子の列ごとにＡＤ変換器が設けられている撮像装置において、列に沿った方向に配置された前記センシング素子は垂直出力線に選択的に接続され、前記垂直出力線と前記ＡＤ変換器は、前記センシング素子のノイズ信号をセンシング後の信号から除去する機能を有するノイズ除去回路を少なくとも介して接続されており、前記ＡＤ変換器は積分器を有し、前記積分器は、演算増幅器と、前記演算増幅器の一方の入力端子に接続される抵抗と、該一方の入力端子と前記演算増幅器の出力端子との間に接続される容量とを備え、前記抵抗はスイッチドキャパシタにより構成され、前記ＡＤ変換器は、アナログ信号となる前記センシング素子の信号に対応した電気信号を初期値として記憶部に保持し、そののちに入力される第一の固定信号により前記記憶部の充電もしくは放電を行い、前記放電もしくは充電の開始時間から前記記憶部の電気信号が参照信号に達するまで時間を計測し、参照信号を超えた電気信号と前記参照信号との差分電圧が反転増幅され、その反転増幅された電気信号が前記記憶部に保持され、その後入力される第二の固定信号により前記記憶部の放電もしくは充電を行い、前記記憶部の前記反転増幅された電気信号が前記参照信号に達するまでの時間を離散的に計測してデジタル値とし、前記第一の固定信号および前記第二の固定信号は、複数の前記ＡＤ変換器に対して共通に与えられ、一の行における前記ＡＤ変換器からのＡＤ変換後のデジタルデータ出力動作が終了する前に、別の行の読み出しを開始することを特徴とする。

ここで、「離散的に計測」とは、デジタル的に計測するの意である。本発明では、充電又は放電の時間を計測するが、その計測には例えばデジタルのカウンタを用い、そのカウンタは１，２，３，４，５・・・とカウントアップしていく。このような撮像装置によれば、列並列ＡＤ変換器を有する撮像装置において、コンパクトな回路規模に納めながら、列ごとに高速・高精度なＡＤ変換器を並べた撮像装置を提供することができる。また、列並列にＡＤ変換器を有する撮像装置においてさらに高速化を図ることが可能であり、ある行のセンシング素子からの信号読み出しからデジタルデータ出力までの時間に必要な時間よりも短い時間で実効的に各行のデータを読み出すことができる。また、垂直出力線とＡＤ変換器がノイズ除去回路を少なくとも介して接続されるので、ＡＤ変換後にノイズレベルを信号レベルから減算する手法に比べて、列並列にＡＤ変換器を有する撮像装置のＡＤ変換のダイナミックレンジを広げることができる。また、積分器を精度良く構成することができ、センシング素子の信号のレベルによらない、線形性の良い、高精度なＡＤ変換器を撮像装置上に設けることができる。さらに積分器が備える抵抗をスイッチドキャパシタにより構成することで、積分器に必要な抵抗を容量で構成でき、その等価抵抗値を制御により可変にすることができるようになり、列並列にＡＤ変換器を有する撮像装置のＡＤ変換特性を必要に応じて変更することができる。

本発明の撮像装置において、前記第一の固定信号および前記第二の固定信号は同一の信号であることが好ましい。

このような撮像装置によれば、必要とされる固定電圧生成回路を一つにまとめることができ、回路の小規模化が可能となる。

本発明の撮像装置においては、前記参照信号を超えた電気信号が前記参照信号に達するように充電もしくは放電する過程を２度以上繰り返すことが好ましい。

このような撮像装置によれば、列ごとにＡＤ変換器を有する撮像装置のＡＤ変換時の、さらなるステップ数の削減が可能となる。

本発明の撮像装置においては、前記参照信号を超えた電気信号が前記参照信号に達するように、再度充電もしくは放電する過程は、前記センシング素子の列ごとに設けられた２つ以上のＡＤ変換器の同期動作で行われることが好ましい。

このような撮像装置によれば、列に並列に並べられたＡＤ変換器が必要とするカウンタ信号を、一つのカウンタから発生させることができ、大幅な回路規模の削減が可能となる。

本発明の撮像装置においては、前記初期値は前記センシング素子の信号を決められた時間積分することで決定され、かつ決定された前記初期値は前記積分器を用いて充電もしくは放電されることが好ましい。

このような撮像装置によれば、各列の放電の時定数の違いを各列で補正することができ、ばらつきの少ないＡＤ変換結果を得る撮像装置を実現することができる。

本発明の撮像装置においては、前記撮像装置がカウンタを有し、前記ＡＤ変換器は積分器、比較器、メモリを備え、前記積分器の出力は前記比較器の入力端子に接続され、前記比較器の出力は前記メモリの取り込みトリガ端子に接続され、前記カウンタの出力は前記メモリの入力端子に接続されており、前記メモリに記憶される前記カウンタの出力が前記デジタル値であることが好ましい。

このような撮像装置によれば、単純な回路で精度良いＡＤ変換器を列ごとに設けた撮像装置を実現することができる。

本発明の撮像装置において、前記記憶部は例えば前記積分器の出力部（積分器の出力部の容量）である。

本発明の撮像装置においては、列方向に配置された前記センシング素子は垂直出力線に選択的に接続され（垂直出力線に接続する際に、スイッチなど、各行を選択する機能を有する素子を介して接続される）、前記垂直出力線と前記ＡＤ変換器は少なくとも電圧増幅器を介して接続されることが好ましい。

このような撮像装置によれば、信号を増幅することで実効的な入力換算ノイズを減らすことができて、列並列にＡＤ変換器を有する撮像装置のＡＤ変換のサンプルホールド時の固定パターンノイズや、ＡＤ変換時のランダムノイズ、量子化誤差などの影響を低減することができる。

本発明の撮像装置においては、前記参照信号を超えた電気信号と前記参照信号との差分電圧は充電もしくは放電される前に増幅手段を用いて増幅されることが好ましい。

このような撮像装置によれば、比較器の切り分け精度に余裕を持たせることができ、列ごとにＡＤ変換器を有する撮像装置の、ＡＤ変換器を構成する部品のサイズ、部品点数を小規模に抑えながら同等の効果を得ることができる。

本発明の撮像装置においては、前記参照信号を超えた電気信号と前記参照信号との差分電圧は第一の端子に保持され、前記増幅手段が第一の端子が保持する前記差分電圧をサンプルホールドした後に増幅器を介して電圧増幅し、前記電圧増幅後の電圧を前記第一の端子に上書きすることが好ましい。

このような撮像装置は、増幅器により所望のゲインを調整する事ができ、設計の自由度を増すことができる。

以上説明したように、本発明によれば、列並列ＡＤ変換器を有する撮像装置において、コンパクトな回路規模に納めながら、列ごとに高速・高精度なＡＤ変換器を並べた撮像装置を提供することができる。

（第一の実施形態）
図１は第一の実施形態を説明する図面である。本実施形態、およびこれ以降の実施形態では、特に必要のない限り、スイッチやオペアンプなどをモデル化して図示することとする。また、周辺の動作に必要なスイッチなども、特に必要のない限り省略している。以下の例は実施の形態をそれらに限定するものではないことは言うまでもない。

第一の実施形態はＮビットのＡＤ変換を行う際に、比較ステップを２のＮ乗回よりも大幅に削減することを目的としている。また、従来のようにアナログの三角波を印加する必要が無く、固定電圧を全ＡＤ変換器に供給する方式を採用することで、一ステップあたりの時間を短縮でき、比較速度を格段に高速化することを併せて目的としている。また、従来の逐次比較型ＡＤ変換器を用いるイメージセンサに必要とされるような専用のＤＡＣを必要としない手法をもちい、回路規模の大幅な簡略化を図ることも目的としている。

図１において、１０１は画素であり、画素１０１からの出力はＣＤＳ（相関二重サンプリング）回路１０２、サンプルホールド（Ｓ／Ｈ）回路１０３、バッファ１０４、スイッチ１１９を経由して積分器の出力端子１１０に接続されている。

積分器の入力端子（−）には、スイッチ１０５、１０６を用いた切り替えにより、端子１０７、１０８からＶ＿ＤＥ１、ＶＤＥ＿２と、二種類の値の異なる固定電圧が抵抗とスイッチ１２０を介して印加されるようになっている。また積分器のもう一方の入力端子（＋）には参照電圧１０９が印加されるようになっている。固定電圧Ｖ＿ＤＥ１は積分器の参照電圧Ｖ＿ＲＥＦ１０９よりも低い電位に、固定電圧Ｖ＿ＤＥ２は参照電圧Ｖ＿ＲＥＦ１０９よりも高い電位にある。

積分器は固定のＲＣ時定数を持ち、積分出力１１０は比較器１１１にてしきい値処理される。比較器１１１のトリガ出力１１２は順序回路１１３を通じて上位ｎビットを保持するメモリユニット１１４、もしくは下位ｍビットを保持するメモリユニット１１５のデータ取り込みタイミングを制御する。それぞれのメモリユニットの入力には共通のカウンタ１１６が接続されている。

またそれらメモリユニットは選択的に共通水平信号線１１７に接続され、バッファ１１８を介して外部にデジタル出力される。

メモリユニットから水平デジタル信号線１１８の選択的出力を行う実現手段は様々あるが、たとえばスイッチ一つ一つのON/OFF端子を制御可能にしておき、外部からONしたい端子のみにON信号を与える方法、もしくはそれでは端子数が激増してしまうために、一度制御側でエンコードしてチップに与え、チップ側でデコードしてスイッチをON・OFF制御する方法、またはデジタルシフトレジスタと呼ばれるものでON信号を一列ずつ伝搬させていく方法などがある。

次に本回路の動作を図２と併せて説明する。スイッチ１１９をオン（ＯＮ）し、時刻２０１に積分器の出力を画素の信号電圧２０２にセットする。次にスイッチ１１９をオフ（ＯＦＦ）しスイッチ１０５とスイッチ１２０をＯＮし（スイッチ１２０をＯＮしたときにカウンタのカウントが開始される）、負の傾きで積分を開始する。ある時刻２０３に積分器の出力は比較電圧を下回り、この時点で上位ｎビットのメモリユニット１１４にカウンタの値が取り込まれ、上位ｎビットのＡＤ変換が終了する。終了した時点でスイッチ１２０がオフされて（順序回路１１３の出力でスイッチ１２０を制御する）積分が一度中断されるが、スイッチは離散時間で制御されている（デジタル的に設定された時間で制御される）ために積分器の出力と比較電圧の差は０にならず、両者の間には電位差Ｖ＿ＤＩＦＦ２０４が存在する。

次のステップで、一回目の比較電位差Ｖ＿ＤＩＦＦ２０４を再度積分することで下位ｍビットの変換を行う。具体的にはスイッチ１０６とスイッチ１２０をオン（ＯＮ）し、Ｖ＿ＤＥ２を積分器に印加する。Ｖ＿ＤＥ２は積分器の参照電圧Ｖ＿ＲＥＦよりも高い電位にあるので、次の積分は時間に対して正の傾きで進行する。時刻２０５に再度比較器の参照電圧と積分器の出力が交わり、トリガがメモリに送られて、カウンタの値が下位ｍビットのメモリユニット１１５に取り込まれ、下位ｍビットのＡＤ変換が終了する。

本実施形態の構成はイメージセンサにおいて特に好適に用いられる。列に並列に精度の高いＡＤ変換器をイメージセンサに搭載する場合、レイアウト上の制約から、回路規模はなるべくコンパクトに納めなくてはならなかったが、逐次比較型ＡＤ変換器や、ステップ数が非常にかさむランプ型ＡＤ変換器などはその要望を満たせなかった。

本構成を用いることで、１２ビットをたとえば上位６ビット、下位６ビットと分けたことで、比較ステップ数を１２８ステップと、従来のランプ型ＡＤ変換器にくらべてもステップ数を激減させることができる。また、回路規模に関しても、従来のランプ型にくらべ、回路構成素子は積分器を追加するだけでよく、回路規模の増加は小さく納めることが可能となった。逐次比較型ＡＤ変換器と比較しても、精度の良いＤＡＣを用いる必要が無くなり、回路規模の削減が可能となっている。

また、本構成を用いることにより、各ＡＤ変換器の内部の積分器は、全面に与えられた固定電圧Ｖ＿ＤＥ１、Ｖ＿ＤＥ２を用いてＡＤ変換を行うので、三角波（ランプ電圧）の安定のための待ち時間を設ける必要が無く、ランプ型ＡＤ変換器に比べてもステップ一つあたりの時間の短縮ができ、ＡＤ変換自身に要する時間を短縮することができる。

また、本実施形態においてはバッファを１倍のものとしているが、たとえば１以上や１以下でもよい。また、可変にしたり、画素からの信号に対して適応的にゲインをコントロールできるものでも良い。１以上にすればバッファ以降に発生する入力換算ノイズを減らすことができる利点があり、１以下にすればＡＤ変換器の入力ダイナミックレンジを増やせる利点がある。これらは仕様で決定される設計項目である。

また、本実施形態ではＣＤＳで画素のノイズを除去しているが、仕様や画素の種類によっては必要ない場合もあり、その場合は取り去ることができる。またＣＤＳの手法も様々あるが、いかなるものを用いても良い。それはこのＣＤＳの構成が本発明の効果に直接寄与していないことからも自明である。

また、固定電圧Ｖ＿ＤＥ１とＶ＿ＤＥ２の二つの電圧で正の電圧方向、および負の電圧方向への積分の傾きを制御している。それらの値はＡＤ変換に費やすことのできる時間や、必要な精度によって決定される設計パラメーターの一つである。

また、今回はＮビットの変換を上位ｎビット、下位ｍビットと分けて行い、Ｎ＝ｎ＋ｍとなるようにしたが、たとえば３回にわけて、Ｎ＝ｌ＋ｎ＋ｍになるような上位ビット、中位ビット、下位ビットの振り分けを行っても良い。その際は新しい積分用電圧を増やし、 またそれぞれの電圧値を適宜変更すればよい。

また、図２の動作図においては、上位ビットの変換が終了した後、すぐ下位ビットの変換を開始していたが、カウンタ１１６はセンサ全体で同期して動くので、複数の列にて変換する際は、ある上位ビットの変換が終了した後も、すべての列の上位ビット変換終了を待って（各列で上位ビットの変換に差が生じた場合にすべての列の上位ビット変換終了を待つ）次の下位ビットの変換に移行する。
上記の説明は一次元のライン動作についての説明であるが、次に、図３から図５までを用いて２次元的に動作させた場合について説明する。図３は最も簡単な例であり、３０１でＣＤＳにてリセットレベルを減算し、３０２でＡＤ変換を行い、最後にＡＤ変換の結果のデジタルデータを３０３で外部に出力するという一連の動作を一行ごとに繰り返す。この手法を取り入れることで、ノイズの少ないＡＤ変換が可能となっている。

３０１はセンシング素子からの信号出力がＣＤＳ１０２に入力されてから、ＣＤＳ１０２の出力が積分器の出力１１０に印加され、スイッチ１１９がオフされるまでの期間、３０２は時刻２０２においてスイッチ１０５，１２０をオンして積分を開始しメモリユニット１１４に上位ｎビットのデータを取り込み、さらにスイッチ１０６，１２０をオンして積分を開始しメモリユニット１１５に下位ｍビットのデータを取り込む（時刻２０５）まで期間、３０３は配列されたメモリユニット１１４，１１５から順次バッファ１１８を介してｎ＋ｍビットのＡＤ変換結果が外部に出力される期間である。

図４はスピードを向上させるための一手段であり、Ｎ行目のＡＤ変換結果を出力する間にＣＤＳにてリセットレベルを減算することを行う。動作を多重化することでＡＤ変換のスループットおよび画像データ読み出しのスループットを向上させることが可能となっている。また、前記のノイズであるが設計によって無視できる範囲までおさえることも十分可能である。

図５はさらにスピードを向上させるための手段の一例であり、Ｎ＋１行目のＡＤ変換を５０１にて行う間に、Ｎ行目のＡＤ変換結果を５０２にて出力し、かつＮ＋２行目のＣＤＳを５０３にて行うようにした。これにより図４の回路動作に比べてさらにＡＤ変換のスループットが向上し、画像データを高速に読み出すことが可能になった。

以上、図３から図５まで様々な動作モードを例示したが、これらの例に限定する必要はない。

センシング素子の画素が光電変換画素である場合の構成例を図１２に示す。図１２に示す画素はＣＭＯＳセンサの一画素を示している。

図１２において、ＰＤはホトダイオード、Ｑ１はホトダイオードに蓄積された電荷をフローティングディフュージョン（ＦＤ）領域（浮遊拡散領域）に転送する転送用ＭＯＳトランジスタ、Ｑ２はＦＤ領域をリセットするリセット用ＭＯＳトランジスタ、Ｑ３は増幅用トランジスタ、Ｑ４は選択用ＭＯＳトランジスタである。

信号φＲＳＴをハイレベルとしてリセット用ＭＯＳトランジスタＱ２をオンしてＦＤ領域をリセットし、ノイズ信号Ｎとして選択トランジスタＱ４を介して出力する。そして、ホトダイオードＰＤに蓄積された電荷を信号φＴＸをハイレベルとして転送用ＭＯＳトランジスタＱ１を介してにＦＤ領域に読み出す。この浮遊拡散領域ＦＤの容量Ｃ_FDにより信号電荷Ｑ_sig をＱ_sig ／Ｃ_FDに電圧変換し、浮遊拡散領域ＦＤとゲートが接続される増幅用ＭＯＳトランジスタにより信号が増幅されて、選択用ＭＯＳトランジスタから信号Ｓを読み出す。信号ＳはＣＤＳ回路によりノイズ信号Ｎが減算処理される。このような画素が行列状に配されて図１の画素部１０２が構成される。行方向に配された一画素行の各画素は、転送用トランジスタＱ１のゲートが共通の転送線に接続され、リセット用トランジスタＱ２のゲートが共通のリセット線に接続され、選択用トランジスタＱ４のゲートが共通の選択線に接続され、不図示の垂直走査回路により、行ごとに順次、φＲＳＴ，φＴＸ，φＴが各行ごとに設けられたリセット線、転送線、選択線に印加されて、行ごとに信号転送動作、リセット動作、画素選択動作（信号出力動作）が制御される。なお、１つの増幅用トランジスタＱ３のゲートに複数の転送トランジスタを介して複数のホトダイオードを接続し、増幅用トランジスタ、リセット用トランジスタを共用するような構成としてもよい。

（第二の実施形態）
図６は本発明の第二の実施形態を説明する図である。第一の実施形態では積分器の出力に直接画素の信号の値を書き込んでいたが、本実施形態では画素の信号も併せて積分している。

画素６０１からの出力はＣＤＳ回路６０２にてリセットレベルを除去され、それがサンプル・ホールド（Ｓ／Ｈ）回路６０３にて保持されてバッファ６０４、スイッチ６０５を介して積分器に入力される。積分器の入力はスイッチ６０５にて、画素からの信号、もしくは積分用固定電圧６０６の両者を切り換えることが可能となっている。

また積分用固定電圧はスイッチ６０７によって、固定電圧をＶ＿ＤＥ１（６０８）とＶ＿ＤＥ２（６０９）の二種類を設定することが可能になっている。６１０は積分器の出力部である。カウンタ６１１が上位ビット（ｎビット）保持用メモリユニット６１２、下位ビット（ｍビット）保持用メモリユニット６１３に接続されており、メモリユニットは比較器６１４からのトリガを受けて、カウンタの値をラッチする。

次に図７を併せて用いて回路動作を説明する。図７は積分器の出力部６１０の信号の時間に対する変化を示したものである。まず期間７０１にて積分器をリセットして出力をＶ＿ＲＥＦに初期化し、その後時刻７０２にスイッチ６０５をフローティングから画素からの信号へ切り換えて入力電圧を積分する。一定時間、入力信号を積分することで最終到達点７０３は入力信号の大きさというパラメータのみで決定されることとなる。

その後スイッチ６０５を積分用電圧側に切り換え、スイッチ６０７をＶ＿ＤＥ１側にセットし、Ｖ＿ＲＥＦ方向へ負の傾きで積分を開始する。時刻７０４に積分器の出力はＶ＿ＲＥＦと交差するが、その際にメモリにトリガ信号を送り、メモリには上位ｎビットがラッチされる。

第一の実施形態と同じように、カウンタ６１１やスイッチ６０５は離散時間で制御されているので、比較電圧との差Ｖ＿ＤＩＦＦ７０５が生じる。第一の実施形態と同様な手法で、Ｖ＿ＤＥ２を用いて再度正の傾きで積分し、比較器が再度反転する時間７０６を計測することで下位ビットの変換を終了する。

なお、本実施形態の２次元センサとしての動作は第一の実施形態と同様である。

本実施形態は、実施形態１の効果をすべて享受しながら、以下の改善を図ることができる。実施形態１は、入力信号は積分せず、固定電圧と固定のＲＣ時定数で放電していきその放電時間を計測するため、列ごとにＲＣ時定数にずれがあると放電の特性に差が出てそれがＡＤ変換の列間ばらつきにつながる場合がある。

イメージセンサにおいてはこの列間ばらつきが目に見える形で画像に影響しやすいため、極力そのばらつきをおさえることが好ましい。本実施形態では、入力も出力も同じ積分器で、同じＲＣ時定数で積分するために、たとえ列ごとのＡＤＣのＲＣ時定数に誤差があってもその誤差を無効化することが可能となる。

（第三の実施形態）
図８は本発明の第三の実施形態を説明する図である。構成はスイッチドキャパシタ８０１をのぞいて図１と同様である。スイッチ８０２を切り換えながらスイッチドキャパシタ８０１を等価的な抵抗として動作させることで積分器動作を実現している。

本回路を用いた際のラインとしての動作、および２次元センサとしての動作は第一の実施形態と同様である。第一の実施形態に対する利点は、積分器のＲＣ時定数を決定する際に、もし抵抗を用いた場合は固定値になってしまうが、スイッチドキャパシタを用いた場合はスイッチの周波数を切り換えることで様々な抵抗値を実現することができるようになったことである。これにより用途に応じた動作の切り替えが可能となった。

（第四の実施形態）
次に本発明の第四の実施形態を図９を用いて説明する。本回路ではそのまま再度積分動作に用いていた電圧残り分を、一度増幅することで感度の低い比較器を用いることができるようにしている。

具体的な動作は以下の通りである。本実施形態の説明においては増幅部分に重きを置くので、それ以外の周りの画素などは省略している。ここで省略したその他の点は基本的に以前の実施形態と同様である。

まず本回路は、スイッチ９０１をオンして容量Ｃｏ（９０２）を無効化した状態で積分器９０８の出力９０３をＶ＿ＲＥＦにリセットした後、端子９０４に印加された画素からの信号Ｖ＿ＰＩＸをスイッチ９０５、９０６を切り換え、バッファ９０７を介して積分器９０８へ入力する。

積分器９０８は演算増幅器（オペアンプ）９１４、容量Ｃｉｎｔ（９０９）、容量Ｃｒ（９１０）を有しており、その出力端子９０３は比較器９１１の一方の入力端子（＋）に入力されている。演算増幅器９１４の入力端子（−）は、抵抗を介してバッファ９０７の出力部と接続されるとともに、比較器９１１の他方の端子（−）に接続されている。

比較器９１１はさらに比較器９１２の入力端子（＋）に接続され、比較器のゲインが上げられている。またスイッチ９０６にて比較器９１１の出力を積分器にフィードバックできるようにしている。９１３は積分用の電圧Ｖ＿ＤＥ１を印加する端子である。演算増幅器９１４の入力端子（＋）と比較器９１２の他方の入力端子（−）とには参照電圧Ｖ＿ＲＥＦが印加される。

次に本回路の動作を図１０を用いて説明する。画素からの信号を積分する動作、およびＶ＿ＤＥ１で積分して上位ビットの変換結果を得るまでは今までの実施形態と同様である。次に差分１００１に対して再度ＡＤ変換を行うが、この際にまずは時刻１００２にてスイッチ９０１を開放し、スイッチ９０６を比較器９１１の出力から積分器の入力まで帰還がかかるように接続する。演算増幅器９１４の反転入力部（−）と比較器９１１の反転入力部（−）で仮想接地が成り立ち、かつ容量９１０の電荷がすべて容量９０２に保持されるので、最終的には積分器の出力は比較電圧差１００１の−（Ｃｒ／Ｃｏ）倍まで増幅され、図１０の１００３まで到達する。

次にスイッチ９０５とスイッチ９０６をＶ＿ＤＥ１側に再度接続し、スイッチ９０１を開放し、増幅された差分のＡＤ変換を再度開始する。差分は反転増幅されているため、二回目の積分動作も負の傾きを持たせて行えばよく、そのために同一の極性Ｖ＿ＤＥ１を用いることができる。他の従来例同様、再度比較器が反転したときに下位ビットの変換を終了する。

本実施形態は、上述した各実施形態と同様の効果が得られるのに加え、次の新たな効果得られる。従来のランプ型ＡＤ変換器を用いたイメージセンサなどに用いられている比較器を用いる形式の変換器では、ビット数を増やす際に比較器に要求される切り分け性能が厳しくなっていくという問題があった。

ステップ数を増やした場合、一ステップあたりの電圧変化量は三角波の振幅を前述のステップ数で割った値、もしくは積分の一ステップあたりの変化量となり、たとえば１２ビットの変換精度において１Ｖという三角波の振幅を仮定した場合、比較器には１Ｖ／４０９６、つまり２４４マイクロボルトという値を正確に切り分けるだけの非常に高いゲインが必要とされ、回路規模や消費電力の面で困難さが著しく増加する。

本実施形態では、積分の残り分１００１が電圧増幅されているので、比較器の切り分け精度への要求が緩和され、結果としてＡＤ変換の精度向上につながる。

また、ここで差分増幅時のゲインの設定によっては、同一のＶ＿ＤＥ１を用いてしまっては積分定数が一致せず、結果として正しいＡＤ変換が行えないと言うことも起こり得る。そのようなときは、たとえばもう一つの異なる積分用電圧を用いたり、もしくは積分器の抵抗を可変にしたり、第三の従来例の手法を用いてスイッチトキャパシタのスイッチング周波数を可変にしたりすることで解決することが可能である。これらは設計項目である。

図１１は図９に示した実施形態における、差分増幅の動作を、異なる回路で実現したものである。回路ブロック１１０１をもちいて、積分器の出力１１０２の比較参照電圧からの差分を反転増幅する。ここではマイナス８倍増幅するアンプを用いている。ｎＭＯＳトランジスタ１１０３とオペアンプ１１０４で構成されるボルテージフォロアがスイッチ１１０５を介して接続されており、端子１１０２を増幅した電圧で書き換える（上書きする）ことが可能になっている。ｎＭＯＳトランジスタ１１０３をここで用いたのは二つのオペアンプの出力抵抗で決まる抵抗分割による電圧変化を防ぐためのものであり、この手法に限定されるものではない。

本手法によれば、図９に示した回路とほぼ同様の効果を得ることができ、なおかつ電圧増幅の方式を様々選択することができ、より自由度の高い設計を行うことができるようになった。

図１３に基づいて、本発明に係わる固体撮像装置をスチルカメラに適用した場合の一実施形態について詳述する。

図１３は、本発明に係わる固体撮像装置を「スチルビデオカメラ」に適用した場合を示すブロック図である。

図１３において、２１０１はレンズのプロテクトとメインスイッチを兼ねるバリア、２１０２は被写体の光学像を固体撮像素子（撮像装置）２１０４に結像させるレンズ、２１０３はレンズ２１０２を通った光量を可変するための絞り、２１０４はレンズ２１０２で結像された被写体を画像信号として取り込むための固体撮像素子、２１０７は出力された画像データに各種の補正を行ったりデータを圧縮する信号処理部、２１０８は固体撮像素子２１０４、撮像信号処理回路２１０５、信号処理部２１０７に、各種タイミング信号を出力するタイミング発生部、２１０９は各種演算とスチルビデオカメラ全体を制御する全体制御・演算部、２１１０は画像データを一時的に記憶する為のメモリ部、１１は記録媒体に記録または読み出しを行うためのインターフェース部、２１１２は画像データの記録または読み出しを行う為の半導体メモリ等の着脱可能な記録媒体、２１１３は外部コンピュータ等と通信する為のインターフェース部である。

次に、前述の構成における撮影時のスチルビデオカメラの動作について説明する。

バリア２１０１がオープンされるとメイン電源がオンされ、次にコントロール系の電源がオンし、撮像系回路の電源がオンされる。

それから、露光量を制御する為に、全体制御・演算部２１０９は絞り２１０３を開放にし、固体撮像素子２１０４から出力された信号は、信号処理部２１０７に入力される。
そのデータを基に露出の演算を全体制御・演算部２１０９で行う。

この測光を行った結果により明るさを判断し、その結果に応じて全体制御・演算部２１０９は絞りを制御する。

次に、固体撮像素子２１０４から出力された信号をもとに、高周波成分を取り出し被写体までの距離の演算を全体制御・演算部２１０９で行う。その後、レンズを駆動して合焦か否かを判断し、合焦していないと判断した時は、再びレンズを駆動し測距を行う。

そして、合焦が確認された後に本露光が始まる。

露光が終了すると、固体撮像素子２１０４から出力された画像信号は、信号処理部２１０７を通り全体制御・演算部２１０９によりメモリ部に書き込まれる。

その後、メモリ部２１１０に蓄積されたデータは、全体制御・演算部２１０９の制御により記録媒体制御Ｉ／Ｆ部を通り半導体メモリ等の着脱可能な記録媒体２１１２に記録される。
また、外部Ｉ／Ｆ部２１１３を通り直接コンピュータ等に入力して画像の加工を行ってもよい。

本発明はＣＣＤ、ＣＭＯＳイメージセンサ、近赤外や遠赤外イメージセンサなどの撮像装置において、列ごとに高速・高精度なＡＤ変換器を並べた撮像装置に適用される。

本発明の第一の実施形態の回路構成の一例を示す図面である。 本発明の第一の実施形態の動作の一例を示す図面である。 本発明の第一の実施形態の動作の一例を示す図面である。 本発明の第一の実施形態の動作の一例を示す図面である。 本発明の第一の実施形態の動作の一例を示す図面である。 本発明の第二の実施形態の回路構成の一例を説明する図面である。 本発明の第二の実施形態の動作の一例を示す図面である。 本発明の第三の実施形態の回路構成の一例を説明する図面である。 本発明の第四の実施形態の回路構成の一例を説明する図面である。 本発明の第四の実施形態の動作の一例を示す図面である。 本発明の第四の実施形態の回路構成の別な例を説明する図面である。 ＣＭＯＳセンサの一画素を示す図面である。 本発明に係わる固体撮像装置を「スチルビデオカメラ」に適用した場合を示すブロック図である。 従来の例を説明する図面である。 従来の例を説明する図面である。 従来の例を説明する図面である。

符号の説明

１０１ 画素（センシング素子）
１０２ ＣＤＳ回路
１０３ サンプルホールド回路
１０４ バッファ
１０５，１０６ スイッチ
１０７，１０８ 端子
１０９ 参照電圧
１１０ 積分器の出力端子
１１１ 比較器
１１２ トリガ出力
１１３ 順序回路
１１４，１１５ メモリユニット
１１６ カウンタ
１１７ 共通水平信号線
１１８ バッファ
１１９，１２０ スイッチ
２０１，２０３，２０５ 時刻
２０２ 画素信号電圧
２０４ 電位差
３０１ ＣＤＳ期間
３０２ ＡＤ変換期間
３０５ デジタルデータ（ＡＤ変換結果）出力期間
４０１ Ｎ行目デジタルデータ（ＡＤ変換結果）出力期間
４０２ Ｎ＋＿１行目ＣＤＳ期間
５０１ Ｎ＋１行目のＡＤ変換期間
５０２ Ｎ行目のＡＤ変換結果出力期間
５０３ Ｎ＋２行目のＣＤＳ期間
６０１ 画素
６０２ ＣＤＳ
６０３ サンプルホールド
６０４ バッファ
６０５ スイッチ
６０６，６０８，６０９ 固定電圧
６０７ スイッチ
６１０ 積分器の出力部
６１１ カウンタ
６１２，６１３ メモリ
６１４ 比較器
７０１，７０２，７０４，７０６ 時刻
７０３ 最終到達点
７０５ 電圧差
８０１ スイッチドキャパシタ
８０２ スイッチ
９０１ スイッチ
９０２ 容量Ｃｏ
９０３ 積分器出力
９０４ 端子
９０５，９０６ スイッチ
９０７ バッファ
９０８ 積分器
９０９ 容量Ｃｉｎｔ
９１０ 容量Ｃｒ
９１１，９１２ 比較器
９１３ 端子
９１４ 演算増幅器
１００１ 差分電圧
１００２ 時刻
１００３ 増幅後の差分電圧
１１０１ 増幅のための回路ブロック
１１０２ 積分器の出力
１１０３ ｎＭＯＳトランジスタ
１１０４ 演算増幅器
１１０５ スイッチ

Claims (12)

1. 行列状にセンシング素子が並べられ、該センシング素子の列ごとにＡＤ変換器が設けられている撮像装置において、
   列に沿った方向に配置された前記センシング素子は垂直出力線に選択的に接続され、前記垂直出力線と前記ＡＤ変換器は、前記センシング素子のノイズ信号をセンシング後の信号から除去する機能を有するノイズ除去回路を少なくとも介して接続されており、
   前記ＡＤ変換器は積分器を有し、前記積分器は、演算増幅器と、前記演算増幅器の一方の入力端子に接続される抵抗と、該一方の入力端子と前記演算増幅器の出力端子との間に接続される容量とを備え、前記抵抗はスイッチドキャパシタにより構成され、
   前記ＡＤ変換器は、アナログ信号となる前記センシング素子の信号に対応した電気信号を初期値として記憶部に保持し、そののちに入力される第一の固定信号により前記記憶部の充電もしくは放電を行い、前記放電もしくは充電の開始時間から前記記憶部の電気信号が参照信号に達するまで時間を計測し、その後入力される第二の固定信号により前記記憶部の放電もしくは充電を行い、計測後の前記記憶部の前記参照信号を超えた電気信号が前記参照信号に達するまでの時間を計測してデジタル値とし、
   前記第一の固定信号および前記第二の固定信号は、複数の前記ＡＤ変換器に対して共通に与えられ、
   一の行における前記ＡＤ変換器からのＡＤ変換後のデジタルデータ出力動作が終了する前に、別の行の読み出しを開始することを特徴とする撮像装置。
2. 行列状にセンシング素子が並べられ、該センシング素子の列ごとにＡＤ変換器が設けられている撮像装置において、
   列に沿った方向に配置された前記センシング素子は垂直出力線に選択的に接続され、前記垂直出力線と前記ＡＤ変換器は、前記センシング素子のノイズ信号をセンシング後の信号から除去する機能を有するノイズ除去回路を少なくとも介して接続されており、
   前記ＡＤ変換器は積分器を有し、前記積分器は、演算増幅器と、前記演算増幅器の一方の入力端子に接続される抵抗と、該一方の入力端子と前記演算増幅器の出力端子との間に接続される容量とを備え、前記抵抗はスイッチドキャパシタにより構成され、
   前記ＡＤ変換器は、アナログ信号となる前記センシング素子の信号に対応した電気信号を初期値として記憶部に保持し、そののちに入力される第一の固定信号により前記記憶部の充電もしくは放電を行い、前記放電もしくは充電の開始時間から前記記憶部の電気信号が参照信号に達するまで時間を計測し、参照信号を超えた電気信号と前記参照信号との差分電圧が反転増幅され、その反転増幅された電気信号が前記記憶部に保持され、その後入力される第二の固定信号により前記記憶部の放電もしくは充電を行い、前記記憶部の前記反転増幅された電気信号が前記参照信号に達するまでの時間を計測してデジタル値とし、
   前記第一の固定信号および前記第二の固定信号は、複数の前記ＡＤ変換器に対して共通に与えられ、
   一の行における前記ＡＤ変換器からのＡＤ変換後のデジタルデータ出力動作が終了する前に、別の行の読み出しを開始することを特徴とする撮像装置。
3. 前記第一の固定信号および前記第二の固定信号は同一の信号であることを特徴とする請求項２に記載の撮像装置。
4. 前記参照信号を超えた電気信号が前記参照信号に達するように再度充電もしくは放電する過程を２度以上繰り返すことを特徴とする請求項１に記載の撮像装置。
5. 前記参照信号を超えた電気信号が前記参照信号に達するように、再度充電もしくは放電する過程は、前記センシング素子の列ごとに設けられた２つ以上のＡＤ変換器の同期動作で行われることを特徴とする請求項１又は４に記載の撮像装置。
6. 前記反転増幅された電気信号が前記参照信号に達するように再度充電もしくは放電する過程を２度以上繰り返すことを特徴とする請求項２又は３に記載の撮像装置。
7. 前記反転増幅された電気信号が前記参照信号に達するように、再度充電もしくは放電する過程は、前記センシング素子の列ごとに設けられた２つ以上のＡＤ変換器の同期動作で行われることを特徴とする請求項２、３および６のいずれか１項に記載の撮像装置。
8. 前記初期値は前記センシング素子の信号を決められた時間積分することで決定され、かつ決定された前記初期値は前記積分器を用いて充電もしくは放電されることを特徴とする請求項１〜７のいずれか１項に記載の撮像装置。
9. 前記撮像装置はカウンタを有し、前記ＡＤ変換器は積分器、比較器、メモリを備え、前記積分器の出力は前記比較器の入力端子に接続され、前記比較器の出力は前記メモリの取り込みトリガ端子に接続され、前記カウンタの出力は前記メモリの入力端子に接続されており、前記メモリに記憶される前記カウンタの出力が前記デジタル値であることを特徴とする請求項１〜８のいずれか１項に記載の撮像装置。
10. 前記記憶部は前記積分器の出力部であることを特徴とする請求項８又は９に記載の撮像装置。
11. 前記垂直出力線と前記ＡＤ変換器は少なくとも電圧増幅器を介して接続されることを特徴とする請求項１〜１０のいずれか１項に記載の撮像装置。
12. 請求項１〜１１のいずれか１項に記載の撮像装置と、該撮像装置へ光を結像する光学系と、該撮像装置からの出力信号を処理する信号処理回路とを有することを特徴とする撮像システム。