JPS581568B2 - アナログ・デジタル変換装置 - Google Patents

Description

【発明の詳細な説明】 三重積分型のアナログ・デジタル変換装置は二重積分型
に比較して、変換速度を損うことなく、高精度を得るこ
とができる。

しかし従来は可逆計数器を必要としたから装置を安価に
製作し得ない欠点があった。

また第３積分期間においてレベル比較器の基準レベルを
変換することにより、上述の可逆計数器を必要としない
ようにすることができる。

しかしレベル比較器に加える基準電圧源を必要とし、構
成が複雑になる欠点がある。

本発明はこのような欠点がなく、簡単な構成をもって安
価に製作し得る三重積分型のアナログ・デジタル変換装
置を提供するものである。

第１図は本発明実施例の構成を示したもので、端子Ｅｘ
に変換しようとする入力電圧が加えられて、端子＋Ｅｒ
，−Ｅｒにそれぞれ正および負の第１基準電圧が加えら
れる。

これらの電圧はスイッチＳ１またはＳ２，Ｓ３を介して
抵抗Ｒ１に加えられ、該抵抗を介して差動増幅器回路Ａ
の反転入力端に加えられる。

また端子十Ｅｒ，−Ｅｒの電圧はスイッチＳ４またはＳ
，を介して抵抗Ｒ２，Ｒ３，Ｒ４の直列回路に加えられ
るが、スイッチＳ６を介して上記抵抗Ｒ２とＲ３の接続
部を抵抗Ｒ１の入力端に接続し、かつ抵抗Ｒ３とＲ４の
接続部を差動増幅回路Ａの非反転入力端に接続してある
。

増幅回路Ａは前記入力抵抗Ｒ１および帰還コンデンＣと
共に積分器を構成するもので、コンデンサＣと並列にリ
セット用のスイッチＳ７を接続してある。

この積分器の出力をレベル比較器Ｌに加え、更にその出
力をクロツクパルス発生器Ｐの出力パルスと共に同期回
路Ｔに加えてある。

同期回路Ｔは、レベル比較器Ｌの出力信号を加えられた
のち最初のクロックパルスと同期して制御器Ｋに信号を
加える。

更にク田ンクパルス発生器Ｐの出力パルスは、ゲート制
御回路ＺおよびゲートＧに加えられて、ゲートＧの出力
パルスが制御器Ｋに加えられると共に該制御器からゲー
ト制御回路Ｚに信号が加えられる。

かつ制御器Ｋには加算計数器Ｎを接続してある。

上述の装置において、まず第１積分期間Ｔ１の開始に際
しては、制御器Ｋの信号によってリセットスイッチＳ７
が開放し、Ｓ１が閉成する。

従って増幅回路Ａと入力抵抗Ｒ１および帰還コンデンサ
Ｃよりなる積分器で端子Ｅｘの入力電圧が積分されて、
その出力電圧が第２図ａのように例えば正方向へ直線的
に増大する。

またクロツクパルス発生器Ｐの出力パルスｂがゲートＧ
を介して制御器Ｋに加っているから、該制御器はこのク
ロツクパルスの計数により一定時間Ｔ１を経過したとき
、第２図ＣのようにスイッチＳ１を開くと共にｅのよう
に前記入力電圧と逆の極性を有する第１基準電圧端子＋
Ｅｒに接続されたスイッチＳ２を閉成して、第２積分期
間Ｔ２に入る。

第２積分期間Ｔ２においては、第１基準電圧Ｅｒが積分
されて、積分器の出力電圧ａは上記基準電圧によって定
まる傾斜角で直線的に低下する。

かつこの第２積分期間Ｔ２の開始と同時に制御器Ｋから
ゲート制御回路Ｚに信号が加えられて、該回路Ｚが第２
図ｇのように一定時間幅の制御信号をゲートＧに加える
から、制御器Ｋに加わるクロックパルスｈが上記信号に
よって一定時間の間だけ遮断される。

更に第１積分期間Ｔ１の終了と同時に計数器Ｎがリセッ
トされて、第２積分期間に入ったとき該計数器の下から
２桁目にクロツクパルスが加わる。

従って計数器Ｎは第２積分期間Ｔ２の開始後一定数のク
ロツクパルスが送出された時点から第２図ｉの該クロツ
クパルスの計数を開始する。

このようにして第２積分期間が進行し、積分器の出力レ
ベルが前記基準レベルを通過すると、レベル比較器Ｌの
出力信号ｄが消滅し、同期回路Ｔは次のクロツクパルス
と同期して制御器Ｋに第２積分期間の終了信号を加える
。

第２積分期間の終了と同時に制御器Ｋは、スイッチＳ２
を開いて第２図ｆのようにスイッチＳ４およびＳ６を閉
じる。

このため基準電圧＋Ｅｒが抵抗Ｒ２，Ｒ３，Ｒ４で分圧
されて、抵抗Ｒ４の電圧が積分器を構成する差動増幅回
路Ａの非反転入力端に加わる。

従って上記積分器の出力電圧レベルが第２図ａに示した
ように再び基準レベルをよぎって上記電圧だけ上昇する
。

かつ抵抗Ｒ３の両端間に現れる第２基準電圧が、スイッ
チＳ６を介して積分されるから、この第３積分期間Ｔ３
においては積分器の出力が第２積分期間より小さい一定
の傾斜角をもって直線的に低下する。

また第３積分期間においては、制御器Ｋから計数器Ｎの
最下位の桁にクロツクパルス」が加えられる。

このようにして第３積分期間Ｔ３が進行し、積分器の出
力レベルが基準レベルを通過すると、レベル比較器の出
力ｄが消滅するから、同期回路Ｔは次のクロックパルス
と同期して制御器Ｋに信号を加える。

制御器Ｋはこの信号によって、計数器Ｎに加えるクロツ
クパルスを遮断すると共にスイッチＳ４，Ｓ６を開放し
、Ｓ７を閉成して、一回の変換動作が終了する。

上述の動作において、第１積分期間に積分器のコンデン
サＣに充電される電荷Ｑ１は（Ｅｘ／Ｒｔ）Ｔ１である
から、該積分器の出力電圧Ｖ１は、Ｖｉ＝Ｑｔ／Ｃ＝（
Ｅｘ／ＣＲ１）Ｔ１ （１）で与えられる。

また第２積分期間における積分器の出力電圧の変化■２
は同様にして、 ■２−（Ｅｒ／ＣＲ１）Ｔ２ （２）であ
る。

かつ計数器Ｎの進数をＭ任意の整数をｎとするとき、前
記第２基準電圧をＥｒ／Ｍｎに選定する。

すなわちＭを１０，ｎを１とするとこの第２基準電圧が
Ｅｒ／１０となるように抵抗Ｒ２，Ｒ３，Ｒ４を選定す
るもので、第３積分期間においては第３図の回路が構成
されるから、この期間における積分器の出力電圧の変化
■３は、 Ｖ３−（Ｅｒ／１０ＣＲｔ）Ｔ３ （３）で
ある。

更に第２積分期間の終了時における積分器の出力レベル
の変化、すなわち抵抗Ｒ４の電圧をＥ。

とすると、■１＝■２＋■３−Ｅｏ
（４）であるから、上記（１）〜（４）式によって、が
得られる。

従ってゲート制御信号ｇの時間幅、すなわち第２積分期
間Ｔ２の初期において計数器Ｎに加わるクロックパルス
が遮断される数を上記レベル変化Ｅ。

に応じて適当に設定すると共に前述のように第２積分期
間はクロツクパルスを計数器の下から２桁目に加え、第
３積分期間は最下位の桁に加えることにより入力電圧Ｅ
ｘに相当するデジタル量が得られる。

上述のように本発明の装置は、可逆計数器を用いること
なく三重積分による高精度、高速度のアナログ・デジタ
ル変換を行い得ると共に第２積分期間の終了をクロツク
パルスに同期させるからレベル比較器に高速性を必要と
しないもので、この装置を安価に製作することができる
。

かつ第２積分期間の終了時に積分器を構成する増幅回路
の非反転入力端に一定電圧を加えて、該積分器の出力レ
ベルを変化するから、回路構成も簡単である。

【図面の簡単な説明】

第１図は本発明実施例の構成を示した図、第２図は第１
図における同一符号の部分の信号波形を示したタイムチ
ャート第３図は第３積分期間における第１図の装置の一
部の回路図である。 なお図において、ＥＸは被変換電圧の入力端子、＋Ｅｒ
，−Ｅｒは第１基準電圧端子、Ａは差動増幅回路、Ｌは
レベル比較器、Ｔは同期回路、Ｐはクロツクパルス発生
器、Ｇはゲート、Ｚはゲート制御回路、Ｋは制御器、Ｎ
は計数器である。

Claims (1)

【特許請求の範囲】
1. １ 予め定められた時間幅を有する第１積分期間におい
   て入力電圧を積分器で基準レベルから積分する手段と、
   上記第１積分期間に続く第２積分期間において上記入力
   電圧と逆の極性を有する第１基準電圧を上記積分器で積
   分してその出力レベルが前記基準レベルを通過したのち
   クロツクパルスと同期して上記積分を終了する手段と、
   上記第２積分期間の開始後予め定められた一定数のクロ
   ックパルスが送出されてから該第２積分期間が終了する
   まで上記クロツクパルスを計数器における上位の桁に印
   加してこれを計数する手段と、上記第２積分期間が終了
   したとき前記積分器を構成する差動増幅回路の非反転入
   力端に前記一定数のクロックパルスに対応した電圧を印
   加して積分器の出力レベルを前記第２積分期間において
   基準レベルを通過する前の状態に復帰する手段と、上記
   第２積分期間に続く第３積分期間において前記第１基準
   電圧と同一の極性を有しかつ該第１基準電圧との比が前
   記計数器における進数の整数乗分の１に相当する第２基
   準電圧を前記積分器に加えてその出力レベルが前記基準
   レベルに達するまで積分する手段と、上記第３積分期間
   中前記クロツクパルスを前記計数器の下位の桁に印加す
   る手段とよりなることを特徴とするアナログ・デジタル
   変換装置。