JPH0583007B2 - - Google Patents
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- JPH0583007B2 JPH0583007B2 JP60092018A JP9201885A JPH0583007B2 JP H0583007 B2 JPH0583007 B2 JP H0583007B2 JP 60092018 A JP60092018 A JP 60092018A JP 9201885 A JP9201885 A JP 9201885A JP H0583007 B2 JPH0583007 B2 JP H0583007B2
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- 230000010354 integration Effects 0.000 claims description 20
- 239000003990 capacitor Substances 0.000 claims description 17
- 238000009499 grossing Methods 0.000 claims 1
- 239000000872 buffer Substances 0.000 description 12
- 238000010586 diagram Methods 0.000 description 7
- 230000010355 oscillation Effects 0.000 description 2
- 230000007423 decrease Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、二重積分型Ａ−Ｄ変換器に関する。
（従来技術）
高精度が要求される電子秤には、アナログ信号
をデジタル信号に変換する変換器（以下Ａ−Ｄ変
換器という）として、二重積分型Ａ−Ｄ変換器が
用いられている。
をデジタル信号に変換する変換器（以下Ａ−Ｄ変
換器という）として、二重積分型Ａ−Ｄ変換器が
用いられている。
このようなＡ−Ｄ変換器の未知入力積分時間を
コンピユータで自由に変更できるようにしたもの
としては、第１０図のような構成のものが提案さ
れている。図において、Ａはバツフア、Ｂは積分
器、Ｃは比較器、Ｄはゼロクロス検出器、Ｅはフ
リツプフロツプ、Ｆはカウンタ、ＧはCPUであ
る。
コンピユータで自由に変更できるようにしたもの
としては、第１０図のような構成のものが提案さ
れている。図において、Ａはバツフア、Ｂは積分
器、Ｃは比較器、Ｄはゼロクロス検出器、Ｅはフ
リツプフロツプ、Ｆはカウンタ、ＧはCPUであ
る。
次に、この回路の動作を第１１図のタイミング
チヤートにより説明する。
チヤートにより説明する。
時刻t1でCPUから積分開始のスタートパルスが
出力されると、インバータＨで反転された出力信
号によりカウンタＦをクリアすると共に、スイツ
チS1をオンにして未知入力電圧VINをバツフアＡ
を介して積分器Ｂに入力し、未知入力電圧を積分
を開始する［波形ロ］。同時に、フリツプフロツ
プＥがセツトされて、Ｑ端子よりパルスが出力さ
れる［波形ハ］。なお、このフリツプフロツプＥ
は、入力パルスのＨからＬへの立ち下がりでセツ
ト、リセツトされる構成となつている。
出力されると、インバータＨで反転された出力信
号によりカウンタＦをクリアすると共に、スイツ
チS1をオンにして未知入力電圧VINをバツフアＡ
を介して積分器Ｂに入力し、未知入力電圧を積分
を開始する［波形ロ］。同時に、フリツプフロツ
プＥがセツトされて、Ｑ端子よりパルスが出力さ
れる［波形ハ］。なお、このフリツプフロツプＥ
は、入力パルスのＨからＬへの立ち下がりでセツ
ト、リセツトされる構成となつている。
未知入力電圧積分時間が終了する、時刻t2で
CPUよりのスタートパルスがオフになり［波形
イ］、スイツチS1をオフ、スイツチS2をオンし、
基準電圧VrefをバツフアＡを介して積分器Ｂに
入力する。このときカウントをスタートする。積
分器Ｂからは、基準電圧逆積分モードの出力が得
られる。
CPUよりのスタートパルスがオフになり［波形
イ］、スイツチS1をオフ、スイツチS2をオンし、
基準電圧VrefをバツフアＡを介して積分器Ｂに
入力する。このときカウントをスタートする。積
分器Ｂからは、基準電圧逆積分モードの出力が得
られる。
ところで、二重積分型Ａ−Ｄ変換器は、積分器
を含む系のオフセツトを補正するため、補正回路
が設けられるが、この補正回路は、積分器の出力
側に接続した比較器の出力を、その前段の積分器
に負帰還する構成であるので、時刻t3でカウント
をストツプして、積分器のオフセツト補正モード
に入ると、比較器の出力は“Ｈ”と“Ｌ”の状態
を繰り返す発振状態となる［波形ホ］。
を含む系のオフセツトを補正するため、補正回路
が設けられるが、この補正回路は、積分器の出力
側に接続した比較器の出力を、その前段の積分器
に負帰還する構成であるので、時刻t3でカウント
をストツプして、積分器のオフセツト補正モード
に入ると、比較器の出力は“Ｈ”と“Ｌ”の状態
を繰り返す発振状態となる［波形ホ］。
このような発振状態が生じると、積分モードを
切換え制御するフリツプフロツプには比較器出力
を直接に入力することはできないので（フリツプ
フロツプのリセツト、セツト端子が同時にアクテ
イブになるおそれがある）、比較器の出力段に、
マルチバイブレータ、論理回路等からなるゼロク
ロス検出器Ｄを設けて、時刻t3で一発パルスを出
力させ、これを積分器のモード切換え制御用のフ
リツプフロツプに入力するようにしていた［波形
ト］。
切換え制御するフリツプフロツプには比較器出力
を直接に入力することはできないので（フリツプ
フロツプのリセツト、セツト端子が同時にアクテ
イブになるおそれがある）、比較器の出力段に、
マルチバイブレータ、論理回路等からなるゼロク
ロス検出器Ｄを設けて、時刻t3で一発パルスを出
力させ、これを積分器のモード切換え制御用のフ
リツプフロツプに入力するようにしていた［波形
ト］。
これによつて、フリツプフロツプＥはリセツト
され、Ｑ端子からの出力パルスはゼロクロス信号
として、CPUに入力される［波形ト］。
され、Ｑ端子からの出力パルスはゼロクロス信号
として、CPUに入力される［波形ト］。
（従来技術の問題点）
このように、従来の二重積分型Ａ−Ｄ変換器
は、複雑な回路構成のゼロクロス検出器を必要と
し、部品点数が増大し、コストアツプになるとい
う問題があつた。
は、複雑な回路構成のゼロクロス検出器を必要と
し、部品点数が増大し、コストアツプになるとい
う問題があつた。
また、オフセツトモードにおいては、積分器の
入力レベルは、その前段バツフアのオフセツト電
圧相当値ではないので、積分器の他方の入力側に
接続されるオフセツト補正電圧をチヤージするコ
ンデンサCoには、バツフア、積分器、比較器か
らなる系全体のオフセツト電圧は正確にチヤージ
されないという問題があつた。
入力レベルは、その前段バツフアのオフセツト電
圧相当値ではないので、積分器の他方の入力側に
接続されるオフセツト補正電圧をチヤージするコ
ンデンサCoには、バツフア、積分器、比較器か
らなる系全体のオフセツト電圧は正確にチヤージ
されないという問題があつた。
（発明の目的）
本発明の目的は、従来技術の問題点を解消し、
ゼロクロス検出器を簡単な回路構成とすると共
に、系全体のオフセツト電圧が積分器の入力側に
接続したコンデンサにチヤージされるようにし
て、特性を改善した二重積分型Ａ−Ｄ変換器を提
供するものである。
ゼロクロス検出器を簡単な回路構成とすると共
に、系全体のオフセツト電圧が積分器の入力側に
接続したコンデンサにチヤージされるようにし
て、特性を改善した二重積分型Ａ−Ｄ変換器を提
供するものである。
（発明の概要）
本発明の二重積分型Ａ−Ｄ変換器は、次のよう
に構成される。即ち、未知入力電圧と、基準電圧
のいずれかの信号が一方端子に入力される積分器
と、積分器の出力端に接続され、所定値を閾値と
して該積分器の出力電圧を判別すると共に、出力
段にはコレクタとエミツタのそれぞれに外部電源
を接続自在な出力トランジスタを配設した比較器
と、前記出力トランジスタのコレクタと積分器の
他方端子の間に比較器出力を負帰還せしめる、オ
フセツト補正モードでオンするスイツチと抵抗Ｒ
０の直列回路と積分器の他方端子と接地間に接続
されたコンデンサＣ０とで構成されるオフセツト
補正回路と、比較器の出力パルスで、積分器の動
作モードを積分モードからオフセツト補正モード
に切換えるフリツプフロツプと、逆積分時間を計
測するカウンタと、を具備し、逆積分モードにお
ける積分器出力のゼロクロス時点で比較器の出力
の反転でフリツプフロツプをリセツトし、該リセ
ツト信号によりカウンタの動作をストツプすると
共に、前記スイツチをオンして積分器をオフセツ
ト補正モードに移行させ、積分器から比較器に至
る全体のオフセツト電圧を前記コンデンサＣ０に
チヤージする動作中において前記オフセツト補正
回路のコンデンサのチヤージ電圧を平滑化するた
めの積分回路として、前記外部電源と比較器の出
力トランジスタのコレタ間に接続された抵抗Rc
と、該出力トランジスタのコレクタと積分器の前
記コンデンサＣ０が接続された入力端子間に接続
されたコンデンサCc（ただし、Co≫Cc）とを設
けたことを特徴とするものである。
に構成される。即ち、未知入力電圧と、基準電圧
のいずれかの信号が一方端子に入力される積分器
と、積分器の出力端に接続され、所定値を閾値と
して該積分器の出力電圧を判別すると共に、出力
段にはコレクタとエミツタのそれぞれに外部電源
を接続自在な出力トランジスタを配設した比較器
と、前記出力トランジスタのコレクタと積分器の
他方端子の間に比較器出力を負帰還せしめる、オ
フセツト補正モードでオンするスイツチと抵抗Ｒ
０の直列回路と積分器の他方端子と接地間に接続
されたコンデンサＣ０とで構成されるオフセツト
補正回路と、比較器の出力パルスで、積分器の動
作モードを積分モードからオフセツト補正モード
に切換えるフリツプフロツプと、逆積分時間を計
測するカウンタと、を具備し、逆積分モードにお
ける積分器出力のゼロクロス時点で比較器の出力
の反転でフリツプフロツプをリセツトし、該リセ
ツト信号によりカウンタの動作をストツプすると
共に、前記スイツチをオンして積分器をオフセツ
ト補正モードに移行させ、積分器から比較器に至
る全体のオフセツト電圧を前記コンデンサＣ０に
チヤージする動作中において前記オフセツト補正
回路のコンデンサのチヤージ電圧を平滑化するた
めの積分回路として、前記外部電源と比較器の出
力トランジスタのコレタ間に接続された抵抗Rc
と、該出力トランジスタのコレクタと積分器の前
記コンデンサＣ０が接続された入力端子間に接続
されたコンデンサCc（ただし、Co≫Cc）とを設
けたことを特徴とするものである。
（実施例）
以下、図により本発明の実施例について説明す
る。第１図は本発明の二重積分型Ａ−Ｄ変換器を
電子秤に用いた例の回路図である。この例におい
ては、ロードセルＪにより検出される重量信号を
前段増幅器Ｋを介してローパスフイルタＬより出
力して、二重積分型Ａ−Ｄ変換器の未知入力電圧
としている。
る。第１図は本発明の二重積分型Ａ−Ｄ変換器を
電子秤に用いた例の回路図である。この例におい
ては、ロードセルＪにより検出される重量信号を
前段増幅器Ｋを介してローパスフイルタＬより出
力して、二重積分型Ａ−Ｄ変換器の未知入力電圧
としている。
本発明の二重積分型Ａ−Ｄ変換器は、第１０図
に示した従来例のものとは、次の点で相違してい
る。
に示した従来例のものとは、次の点で相違してい
る。
(1) 比較器は、所定値を閾値として、積分器Ｂの
出力値の大小を判別すると共に、出力側にはコ
レクタとエミツタに対してそれぞれ外部の所望
の電圧を接続できるようにした、いわゆるオー
プンコレクタ接続の出力トランジスタを備えた
ものを使用し、比較器のノンインバータ端子の
電圧が前記閾値（接地電圧）よりも大きいとき
にはその出力電圧が＋V1であり、閾値よりも
低いときにはその出力電圧は−V2となる。
出力値の大小を判別すると共に、出力側にはコ
レクタとエミツタに対してそれぞれ外部の所望
の電圧を接続できるようにした、いわゆるオー
プンコレクタ接続の出力トランジスタを備えた
ものを使用し、比較器のノンインバータ端子の
電圧が前記閾値（接地電圧）よりも大きいとき
にはその出力電圧が＋V1であり、閾値よりも
低いときにはその出力電圧は−V2となる。
(2) オフセツト補正回路に、一方の電源＋V1と
出力トランジスタのコレクタ間に接続された抵
抗Rcと、該コレクタと積分器のコンデンサＣ
０が接続された入力端子間に接続されたコンデ
ンサCcからなる積分回路（ローパスフイルタ）
を付加して、オフセツト補正モード時に比較器
からパルスが出力されるように、Rc，Ccの定
数を設定している。
出力トランジスタのコレクタ間に接続された抵
抗Rcと、該コレクタと積分器のコンデンサＣ
０が接続された入力端子間に接続されたコンデ
ンサCcからなる積分回路（ローパスフイルタ）
を付加して、オフセツト補正モード時に比較器
からパルスが出力されるように、Rc，Ccの定
数を設定している。
(3) オフセツト補正モードでは、積分器の入力レ
ベルがその前段のバツフアのオフセツト電圧値
或はグランドレベルとなるようにして、その前
段のバツフアから比較器に到るまでの系全体の
オフセツト電圧が、積分器の入力側に接続され
たオフセツト補正電圧をチヤージするコンデン
サCoにチヤージされるようにしている。なお、
コンデンサの容量は、Co≫Ccに設定する。
ベルがその前段のバツフアのオフセツト電圧値
或はグランドレベルとなるようにして、その前
段のバツフアから比較器に到るまでの系全体の
オフセツト電圧が、積分器の入力側に接続され
たオフセツト補正電圧をチヤージするコンデン
サCoにチヤージされるようにしている。なお、
コンデンサの容量は、Co≫Ccに設定する。
次に、本発明による二重積分型Ａ−Ｄ変換器の
オフセツト補正モード時の動作を、第２図のタイ
ミングチヤートにより説明する。なお、第１０
図、第１１図の従来例と同一の動作については説
明を省略する。
オフセツト補正モード時の動作を、第２図のタイ
ミングチヤートにより説明する。なお、第１０
図、第１１図の従来例と同一の動作については説
明を省略する。
積分器Ｂに入力される未知入力電圧が（＋）極
性の場合には、積分モードにおける比較器の出力
は、＋V1に保持されている。そして、積分器出力
のゼロクロス時点では比較器は反転して出力はほ
ぼ−V2となり、これによりフリツプフロツプＥ
がパルスホの立下りでリセツトされて、Ｑ端子よ
りパルストが出力され、カウンタＦの動作がスト
ツプし、オフセツト補正回路のスイツチS3が閉じ
て、オフセツト補正モードに移行する。オフセツ
ト補正モードに移行すると、比較器Ｃの出力がほ
ぼ−V2であるところに、RoCoの積分回路が形成
されるので、積分器のノンインバータ端子側の電
位は漸次降下し始める。その後、その電位が積分
器のインバータ端子の電位、即ち、バツフアＡの
オフセツト電圧相当の電位より少しでも下がる
と、積分器Ｂの出力は漸次減少し、これにより比
較器Ｃのオペアンプが反転してその出力段のトラ
ンジスタTrがオフとなる。すると、電流は＋V1
側からRcCc回路を介してRoCoに流れる。しかし
ながら、RoCO≫RcCcに設定してあるので、積
分器のノンインバータ端子の電位は徐々にしか上
昇しない。そして、その電位が積分器のインバー
タ端子の電位よりも僅かでも超えると、再び積分
器出力は漸次増加し、比較器の出力段にあるトラ
ンジスタTrは直ちにオンとなつて、比較器の出
力はほぼ−V2に保持される［波形ホ］。
性の場合には、積分モードにおける比較器の出力
は、＋V1に保持されている。そして、積分器出力
のゼロクロス時点では比較器は反転して出力はほ
ぼ−V2となり、これによりフリツプフロツプＥ
がパルスホの立下りでリセツトされて、Ｑ端子よ
りパルストが出力され、カウンタＦの動作がスト
ツプし、オフセツト補正回路のスイツチS3が閉じ
て、オフセツト補正モードに移行する。オフセツ
ト補正モードに移行すると、比較器Ｃの出力がほ
ぼ−V2であるところに、RoCoの積分回路が形成
されるので、積分器のノンインバータ端子側の電
位は漸次降下し始める。その後、その電位が積分
器のインバータ端子の電位、即ち、バツフアＡの
オフセツト電圧相当の電位より少しでも下がる
と、積分器Ｂの出力は漸次減少し、これにより比
較器Ｃのオペアンプが反転してその出力段のトラ
ンジスタTrがオフとなる。すると、電流は＋V1
側からRcCc回路を介してRoCoに流れる。しかし
ながら、RoCO≫RcCcに設定してあるので、積
分器のノンインバータ端子の電位は徐々にしか上
昇しない。そして、その電位が積分器のインバー
タ端子の電位よりも僅かでも超えると、再び積分
器出力は漸次増加し、比較器の出力段にあるトラ
ンジスタTrは直ちにオンとなつて、比較器の出
力はほぼ−V2に保持される［波形ホ］。
以後、このような動作を繰り返しながら、比較
器出力は、オフセツト補正モードの間、ほぼ＋
V1と−V2の中間レベルに保持され、コンデンサ
Coの端子間電圧は、バツフアＡから比較器Ｃに
到るまでの系全体のオフセツト電圧相当値に保持
される。
器出力は、オフセツト補正モードの間、ほぼ＋
V1と−V2の中間レベルに保持され、コンデンサ
Coの端子間電圧は、バツフアＡから比較器Ｃに
到るまでの系全体のオフセツト電圧相当値に保持
される。
第３図は、上記実施例のスイツチング動作を示
す回路図である。未知入力電圧積分期間には、第
３図ａに示すように、スイツチS1，S5をオン、ス
イツチS2，S3，S4，S6をオフにする。次に、基準
電圧逆積分期間には、第３図ｂに示すように、ス
イツチS1をオフ、スイツチS2をオンにし、残りの
スイツチS3〜S6は、第３図ａと同様にしておく。
オフセツト電圧補正期間には、第３図ｃに示すよ
うに、スイツチS1，S2をオフにしてスイツチS4を
オンし、バツフアをグランドレベルに保持し、ス
イツチS5をオフ、S6をオン、S3をオンにして、オ
フセツト補正回路を作動させる。
す回路図である。未知入力電圧積分期間には、第
３図ａに示すように、スイツチS1，S5をオン、ス
イツチS2，S3，S4，S6をオフにする。次に、基準
電圧逆積分期間には、第３図ｂに示すように、ス
イツチS1をオフ、スイツチS2をオンにし、残りの
スイツチS3〜S6は、第３図ａと同様にしておく。
オフセツト電圧補正期間には、第３図ｃに示すよ
うに、スイツチS1，S2をオフにしてスイツチS4を
オンし、バツフアをグランドレベルに保持し、ス
イツチS5をオフ、S6をオン、S3をオンにして、オ
フセツト補正回路を作動させる。
第４図は、未知入力電圧を（−）極性にした場
合の回路構成である。
合の回路構成である。
この実施例では、積分モードにおける比較器の
出力は“Ｌ”レベルに保持されるので、比較器の
出力段にインバータH3を付加して、フリツプフ
ロツプＥのリセツト端子に対する動作レベルが第
１の実施例のものと等しくなるようにしている。
なお、スイツチS1〜S6は、電子スイツチで表示し
ている。
出力は“Ｌ”レベルに保持されるので、比較器の
出力段にインバータH3を付加して、フリツプフ
ロツプＥのリセツト端子に対する動作レベルが第
１の実施例のものと等しくなるようにしている。
なお、スイツチS1〜S6は、電子スイツチで表示し
ている。
第２の実施例も第１の実施例とほぼ同様の動作
となるが、第２図のタイムチヤートにおいて、
ホ，ヘの部分の波形が第５図のように異なつてい
る。
となるが、第２図のタイムチヤートにおいて、
ホ，ヘの部分の波形が第５図のように異なつてい
る。
以下、第２の実施例の動作について説明する。
未知入力電圧が（−）極性のときには、積分モ
ードにおける比較器出力は、ほぼ−V2レベルと
なつている。そして、基準電圧による逆積分が終
了すると、比較器を構成するオペアンプが反転し
て、その出力段のトランジスタTrがオフとなる。
そうすると、電流は＋V1側からRcCcCoを介して
流れて比較器の出力レベルが漸次上昇する。そし
て、その出力が所定の値を超えた時点で、インバ
ータＨの出力が“Ｈ”レベルから“Ｌ”レベルに
反転し、その立ち上がりでフリツプフロツプＥが
リセツトされ、カウンタがストツプしてオフセツ
ト補正モードに移行する。
ードにおける比較器出力は、ほぼ−V2レベルと
なつている。そして、基準電圧による逆積分が終
了すると、比較器を構成するオペアンプが反転し
て、その出力段のトランジスタTrがオフとなる。
そうすると、電流は＋V1側からRcCcCoを介して
流れて比較器の出力レベルが漸次上昇する。そし
て、その出力が所定の値を超えた時点で、インバ
ータＨの出力が“Ｈ”レベルから“Ｌ”レベルに
反転し、その立ち上がりでフリツプフロツプＥが
リセツトされ、カウンタがストツプしてオフセツ
ト補正モードに移行する。
オフセツト補正モードに移行すると、新たに、
RoCoの積分回路が形成されるので、“Ｈ”レベ
ルに保持された比較器の出力により、積分器のノ
ンインバータ端子の電位が漸次上昇する。そし
て、その電位が積分器のインバータ端子の電位を
僅かでも超えると、積分器出力が漸次増加し、そ
れにより比較器も反転して、その出力がほぼ−
V2レベルになる。
RoCoの積分回路が形成されるので、“Ｈ”レベ
ルに保持された比較器の出力により、積分器のノ
ンインバータ端子の電位が漸次上昇する。そし
て、その電位が積分器のインバータ端子の電位を
僅かでも超えると、積分器出力が漸次増加し、そ
れにより比較器も反転して、その出力がほぼ−
V2レベルになる。
それ以後は、第１実施例の場合と同様な動作を
繰り返して、比較器出力がほぼ＋V1と−V2の中
間レベルに保持されると共に、コンデンサCoの
端子間電圧は、系全体のオフセツト電圧に保持さ
れる。
繰り返して、比較器出力がほぼ＋V1と−V2の中
間レベルに保持されると共に、コンデンサCoの
端子間電圧は、系全体のオフセツト電圧に保持さ
れる。
第６図〜第９図は、それぞれ本発明の異なる実
施例の回路図であり、積分器の入力側の接続を変
えているが、比較器の極性及びオフセツト補正回
路の構成は、第４図の第２の実施例と同様のもの
としている。
施例の回路図であり、積分器の入力側の接続を変
えているが、比較器の極性及びオフセツト補正回
路の構成は、第４図の第２の実施例と同様のもの
としている。
なお、第３図、第４図、第６図乃至第９図にお
いて、比較器を単に通常の増幅器の記号のみで表
現されているが、実際には該記号の中には第１図
に１点鎖線で囲まれて示されているような、オペ
レーシヨナル・アンプとその出力端子にオープン
コレクタ形の出力トランジスタがIC化されたか
たちで収納されているものである。
いて、比較器を単に通常の増幅器の記号のみで表
現されているが、実際には該記号の中には第１図
に１点鎖線で囲まれて示されているような、オペ
レーシヨナル・アンプとその出力端子にオープン
コレクタ形の出力トランジスタがIC化されたか
たちで収納されているものである。
（発明の効果）
以上、本発明によれば、複雑なゼロクロス検出
器が不要ととなり、積分器の出力段にオープンコ
レクタ接続のトランジスタを有する比較器を接続
し、オフセツト補正回路に積分回路（ローパスフ
イルタ）を付加するのみでオフセツトの補正を行
なうので、回路構成が簡略化され、部品点数を削
減して、ローコスト化が図れる。
器が不要ととなり、積分器の出力段にオープンコ
レクタ接続のトランジスタを有する比較器を接続
し、オフセツト補正回路に積分回路（ローパスフ
イルタ）を付加するのみでオフセツトの補正を行
なうので、回路構成が簡略化され、部品点数を削
減して、ローコスト化が図れる。
また、オフセツトモード時には、積分器の入力
レベルがその前後バツフアのオフセツト電圧値或
はグランドレベルとなるようにして、その前後の
バツフアから比較器に到るまでの系全体のオフセ
ツト電圧がオートゼロコンデンサCoにチヤージ
されるようにしたので、オフセツト補正が正確に
行なえる。
レベルがその前後バツフアのオフセツト電圧値或
はグランドレベルとなるようにして、その前後の
バツフアから比較器に到るまでの系全体のオフセ
ツト電圧がオートゼロコンデンサCoにチヤージ
されるようにしたので、オフセツト補正が正確に
行なえる。
第１図は、本発明の二重積分Ａ−Ｄ型変換器の
回路図、第２図はタイミングチヤート、第３図は
本発明の第１の実施例の動作を説明する要部回路
図、第４図は第２の実施例の動作を説明する要部
回路図、第５図は第２の実施例のタイミングチヤ
ート、第６図〜第９図は本発明の他の実施例の要
部回路図、第１０図は従来例の回路図、第１１図
は従来例のタイミングチヤートである。 Ａ…バツフア、Ｂ…積分器、Ｃ…比較器、Ｄ…
ゼロクロス検出器、Ｅ…フリツプフロツプ、Ｆ…
カウンタ、Ｇ…CPU、Ｈ，Ｈ，Ｈ…インバータ、
Ｉ…アンドゲート、Ｊ…ロードセル、Ｋ…前段増
幅器、Ｌ…ローパルフイルタ。
回路図、第２図はタイミングチヤート、第３図は
本発明の第１の実施例の動作を説明する要部回路
図、第４図は第２の実施例の動作を説明する要部
回路図、第５図は第２の実施例のタイミングチヤ
ート、第６図〜第９図は本発明の他の実施例の要
部回路図、第１０図は従来例の回路図、第１１図
は従来例のタイミングチヤートである。 Ａ…バツフア、Ｂ…積分器、Ｃ…比較器、Ｄ…
ゼロクロス検出器、Ｅ…フリツプフロツプ、Ｆ…
カウンタ、Ｇ…CPU、Ｈ，Ｈ，Ｈ…インバータ、
Ｉ…アンドゲート、Ｊ…ロードセル、Ｋ…前段増
幅器、Ｌ…ローパルフイルタ。
Claims (1)
- １ 未知入力電圧と、基準電圧のいずれかの信号
が一方端子に入力される積分器と、積分器の出力
端に接続され、所定値を閾値として該積分器の出
力電圧を判別すると共に、出力段にはコレクタと
エミツタのそれぞれに外部電源を接続自在な出力
トランジスタを配設した比較器と、前記出力トラ
ンジスタのコレクタと積分器の他方端子の間に比
較器出力を負帰還せしめる、オフセツト補正モー
ドでオンするスイツチを抵抗Ｒ０の直列回路と積
分器の他方端子と接地間に接続されたコンデンサ
Ｃ０とで構成されるオフセツト補正回路と、比較
器の出力パルスで、積分器の動作モードを積分モ
ードからオフセツト補正モードに切換えるフリツ
プフロツプと、逆積分時間を計測するカウンタ
と、を具備し、逆積分モードにおける積分器出力
のゼロクロス時点で比較器の出力の反転でフリツ
プフロツプをリセツトし、該リセツト信号により
カウンタの動作をストツプすると共に、前記スイ
ツチをオンして積分器をオフセツト補正モードに
移行させ、積分器から比較器に至る全体のオフセ
ツト電圧を前記コンデンサＣ０にチヤージする動
作中において前記オフセツト補正回路のコンデン
サのチヤージ電圧を平滑化するための積分回路と
して、前記外部電源と比較器の出力トランジスタ
のコレクタ間に接続された抵抗Rcと、該出力ト
ランジスタのコレクタと積分器の前記コンデンサ
Ｃ０が接続された入力端子間に接続されたコンデ
ンサCc（ただし、Co≫Cc）とを設けたことを特
徴とする二重積分型Ａ−Ｄ変換器。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9201885A JPS61251235A (ja) | 1985-04-29 | 1985-04-29 | 二重積分型ａ−ｄ変換器 |
| NZ215959A NZ215959A (en) | 1985-04-29 | 1986-04-28 | Double integral a/d converter with auto-zero offset correction |
| US06/856,963 US4739305A (en) | 1985-04-29 | 1986-04-29 | Double integral type A/D converter |
| EP86303253A EP0200533B1 (en) | 1985-04-29 | 1986-04-29 | Double integral type a/d converter |
| DE8686303253T DE3687997T2 (de) | 1985-04-29 | 1986-04-29 | A/d-wandler des doppelintegrationstyps. |
| AU56788/86A AU583617B2 (en) | 1985-04-29 | 1986-04-29 | Double integral type a/d converter |
| AU30997/89A AU3099789A (en) | 1985-04-29 | 1989-03-06 | Double integral type a/d converter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9201885A JPS61251235A (ja) | 1985-04-29 | 1985-04-29 | 二重積分型ａ−ｄ変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61251235A JPS61251235A (ja) | 1986-11-08 |
| JPH0583007B2 true JPH0583007B2 (ja) | 1993-11-24 |
Family
ID=14042790
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9201885A Granted JPS61251235A (ja) | 1985-04-29 | 1985-04-29 | 二重積分型ａ−ｄ変換器 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPS61251235A (ja) |
| AU (2) | AU583617B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4688017A (en) * | 1986-05-20 | 1987-08-18 | Cooperbiomedical, Inc. | Optical detector circuit for photometric instrument |
| JP2597404B2 (ja) * | 1989-05-31 | 1997-04-09 | 株式会社 寺岡精工 | 積分型ａ／ｄ変換器 |
| JP2887870B2 (ja) * | 1989-06-28 | 1999-05-10 | 株式会社イシダ | 二重積分型アナログ―ディジタル変換装置 |
| JP5696540B2 (ja) * | 2011-03-16 | 2015-04-08 | 株式会社リコー | Ａｄ変換器、ダイヤル式入力装置、及び抵抗−電圧変換回路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4942271A (ja) * | 1972-03-06 | 1974-04-20 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| AU554437B2 (en) * | 1983-02-16 | 1986-08-21 | Ishida Koki Seisakusho K.K. | Double integrating type a/d converter |
-
1985
- 1985-04-29 JP JP9201885A patent/JPS61251235A/ja active Granted
-
1986
- 1986-04-29 AU AU56788/86A patent/AU583617B2/en not_active Ceased
-
1989
- 1989-03-06 AU AU30997/89A patent/AU3099789A/en not_active Abandoned
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4942271A (ja) * | 1972-03-06 | 1974-04-20 |
Also Published As
| Publication number | Publication date |
|---|---|
| AU5678886A (en) | 1986-11-06 |
| JPS61251235A (ja) | 1986-11-08 |
| AU3099789A (en) | 1989-06-22 |
| AU583617B2 (en) | 1989-05-04 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |