JPS61251235A - 二重積分型ａ−ｄ変換器 - Google Patents
二重積分型ａ−ｄ変換器Info
- Publication number
- JPS61251235A JPS61251235A JP9201885A JP9201885A JPS61251235A JP S61251235 A JPS61251235 A JP S61251235A JP 9201885 A JP9201885 A JP 9201885A JP 9201885 A JP9201885 A JP 9201885A JP S61251235 A JPS61251235 A JP S61251235A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、二重積分型Ａ−Ｄ変換器に関する。
（従来技術）
高精度が要求される電子秤には、アナログ信号をデジタ
ル信号に変換する変換器（以下Ａ−Ｄ変換器という）と
して、二重積分型Ａ−Ｄ変換器が用いられている。
ル信号に変換する変換器（以下Ａ−Ｄ変換器という）と
して、二重積分型Ａ−Ｄ変換器が用いられている。
このようなＡ−Ｄ変換器の未知入力積分時間をコンピュ
ータで自由に変更できるようにしたものとしては、第１
０図のような構成のものが搗案されている０図において
、Ａはバッファ、Ｂは積分器、Ｃは比較器、Ｄはゼロク
ロス検出器、Ｅはフリップフロー、プ、Ｆはカウンタ、
ＧはＣＰｔＪである。
ータで自由に変更できるようにしたものとしては、第１
０図のような構成のものが搗案されている０図において
、Ａはバッファ、Ｂは積分器、Ｃは比較器、Ｄはゼロク
ロス検出器、Ｅはフリップフロー、プ、Ｆはカウンタ、
ＧはＣＰｔＪである。
次に、この回路の動作を第１１図のタイミングチャート
により説明する。
により説明する。
時刻ｔ工でＣＰＵから積分開始のスタートパルスが出力
されると、インバータＨで反転された出力信号によりカ
ウンタＦをクリアすると共に、スイッチＳｌをオンにし
て未知入力電圧ＶτＮをバッファＡを介して積分器Ｂに
入力し、未知入力電圧の積分を開始する［波形（ロ）］
、同時に、フリップフロップＥがセットされて、Ｑ端子
よりパルスが出力される［波形（ハ）］、なお、このフ
リップフロップＥは、入力パルスのＨからＬへの立ち下
がりでセット、リセットされる構成となっている。
されると、インバータＨで反転された出力信号によりカ
ウンタＦをクリアすると共に、スイッチＳｌをオンにし
て未知入力電圧ＶτＮをバッファＡを介して積分器Ｂに
入力し、未知入力電圧の積分を開始する［波形（ロ）］
、同時に、フリップフロップＥがセットされて、Ｑ端子
よりパルスが出力される［波形（ハ）］、なお、このフ
リップフロップＥは、入力パルスのＨからＬへの立ち下
がりでセット、リセットされる構成となっている。
未知入力電圧積分時間が終了する、時刻ｔ２でＣＰＵよ
りのスタートパルスがオフになり［波形（イ）］、スイ
ッチＳｌをオフ、スイッチＳ２を。
りのスタートパルスがオフになり［波形（イ）］、スイ
ッチＳｌをオフ、スイッチＳ２を。
オンし、基準電圧ＶｒｅｆをバッファＡを介して積分器
Ｂに入力する。このときカウントをスタートする。積分
器Ｂからは、基準電圧逆積分モードの出力が得られる。
Ｂに入力する。このときカウントをスタートする。積分
器Ｂからは、基準電圧逆積分モードの出力が得られる。
ところで、二重積分型Ａ−Ｄ変換器は、積分器を含む系
のオフセットを補正するため、補正回路が設けられるが
、この補正回路は、積分器の出力側に接続した比較器の
出力を、その前段の積分器に負帰還する構成であるので
、時刻１ｉ５でカウントをストップして、積分器のオフ
セット補正モードに入ると、比較器の出力は“Ｈ”と“
Ｌ″の状態を繰り返す発振状態となる［波形（ホ）］。
のオフセットを補正するため、補正回路が設けられるが
、この補正回路は、積分器の出力側に接続した比較器の
出力を、その前段の積分器に負帰還する構成であるので
、時刻１ｉ５でカウントをストップして、積分器のオフ
セット補正モードに入ると、比較器の出力は“Ｈ”と“
Ｌ″の状態を繰り返す発振状態となる［波形（ホ）］。
このような発振状態が生じると、積分モードを切換え制
御するフリップフロップには比較器出力を直接に入力す
ることはできないので（フリップフロップのリセット、
セット端子が同時にアクティブになるおそれがある）、
比較器の出力段に、マルチバイブレータ、論理回路等か
らなるゼロクロス検出器りを設けて、時刻ｔ３で一発パ
ルスを出力させ、これを積分器のモード切換え制御用の
クリップフロップに入力するようにしていた［波形（）
） ］ 。
御するフリップフロップには比較器出力を直接に入力す
ることはできないので（フリップフロップのリセット、
セット端子が同時にアクティブになるおそれがある）、
比較器の出力段に、マルチバイブレータ、論理回路等か
らなるゼロクロス検出器りを設けて、時刻ｔ３で一発パ
ルスを出力させ、これを積分器のモード切換え制御用の
クリップフロップに入力するようにしていた［波形（）
） ］ 。
これによって、フリップフロップＥはリセットされ、Ｑ
端子からの出力パルスはゼロクロス信号として、ＣＰＵ
に入力される［波形（））］。
端子からの出力パルスはゼロクロス信号として、ＣＰＵ
に入力される［波形（））］。
（従従来前の問題点）
このように、従来の二重積分型Ａ−Ｄ変換器は、複雑な
回路構成のゼロクロス検出器を必要とし、部品点数が増
大し、コストアップになるという問題があった。
回路構成のゼロクロス検出器を必要とし、部品点数が増
大し、コストアップになるという問題があった。
また、オフセットモードにおいては、積分器の入力レベ
ルは、その前段バッファのオフセット電圧担当値ではな
いので、積分器の他方の入力側に接続されるオートゼロ
コンデンサＣｏには、バッファ、積分器、比較器からな
る系全体のオフセット電圧は正確にチャージされないと
いう問題があった。
ルは、その前段バッファのオフセット電圧担当値ではな
いので、積分器の他方の入力側に接続されるオートゼロ
コンデンサＣｏには、バッファ、積分器、比較器からな
る系全体のオフセット電圧は正確にチャージされないと
いう問題があった。
（発明の目的）
本発明の目的は、従来技術の問題点を解消し。
ゼロクロス検出器を簡単な回路構成とすると共に、系全
体のオフセット電圧が積分器の入力側に接続したコンデ
ンサにチャージされるようにして、特性を改善した二重
積分型Ａ−Ｄ変換器を提供するものである。
体のオフセット電圧が積分器の入力側に接続したコンデ
ンサにチャージされるようにして、特性を改善した二重
積分型Ａ−Ｄ変換器を提供するものである。
（発明の概要）
本発明の二重積分型Ａ−Ｄ変換器は１次のように構成さ
れる。即ち、未知入力電圧と基準電圧のいずれかの信号
が一方端子に入力される積分器、積分器の出力段に接続
される、オーブンコレクタ接続のトランジスタを有する
比較器、比較器出力段と積分器の他方環子の間に比較器
の出力を負帰還するように接続されるスイッチと抵抗Ｒ
ｏとオートゼロコンデンサＣｏの直列回路で構成される
オフセット補正回路、比較器の出力パルスで、積分器の
動作モードを積分モードからオフセット補正モードに切
換えるフリップフロップ、基準電圧逆積分時間を計測す
るカウンタを具備し、積分器出力のゼロクロス時点で比
較器の出力を反転してフリップフロップをリセットし、
これによってカウンタの動作をストップすると共に上記
スイッチをオンして積分器をオフセット補正モードに移
行させ、積分器から比較器に到る系全体のオフセット電
圧を上記オートゼロコンデンサＣｏにチャージするよう
に、上記オフセット補正回路に抵抗ＲｃとコンデンサＣ
ｃからなる積分回路を挿大したことを特徴とするもので
ある。
れる。即ち、未知入力電圧と基準電圧のいずれかの信号
が一方端子に入力される積分器、積分器の出力段に接続
される、オーブンコレクタ接続のトランジスタを有する
比較器、比較器出力段と積分器の他方環子の間に比較器
の出力を負帰還するように接続されるスイッチと抵抗Ｒ
ｏとオートゼロコンデンサＣｏの直列回路で構成される
オフセット補正回路、比較器の出力パルスで、積分器の
動作モードを積分モードからオフセット補正モードに切
換えるフリップフロップ、基準電圧逆積分時間を計測す
るカウンタを具備し、積分器出力のゼロクロス時点で比
較器の出力を反転してフリップフロップをリセットし、
これによってカウンタの動作をストップすると共に上記
スイッチをオンして積分器をオフセット補正モードに移
行させ、積分器から比較器に到る系全体のオフセット電
圧を上記オートゼロコンデンサＣｏにチャージするよう
に、上記オフセット補正回路に抵抗ＲｃとコンデンサＣ
ｃからなる積分回路を挿大したことを特徴とするもので
ある。
（実施例）
以下、図により本発明の実施例について説明する。第１
図は本発明の二重積分型Ａ−Ｄ変換器を電子秤に用いた
例の回路図である。この例においては、ロードセルＪに
より検出される重量信号を前段増幅器Ｋを介してローパ
スフィルタＬより出力して、二重積分型Ａ−Ｄ変換器の
未知入力電圧としている。
図は本発明の二重積分型Ａ−Ｄ変換器を電子秤に用いた
例の回路図である。この例においては、ロードセルＪに
より検出される重量信号を前段増幅器Ｋを介してローパ
スフィルタＬより出力して、二重積分型Ａ−Ｄ変換器の
未知入力電圧としている。
本発明の二重積分型Ａ−Ｄ変換器は、第１０図に示した
従来例のものとは１次の点で相違している。
従来例のものとは１次の点で相違している。
（１）比較器は、オープンコレクタ接続のトランジスタ
を備えたものを使用し、その出力電圧が＋ｖ１から−ｖ
２までの範囲で変化するようにしている。
を備えたものを使用し、その出力電圧が＋ｖ１から−ｖ
２までの範囲で変化するようにしている。
（２）オフセット補正回路に、抵抗Ｒｃ（Ｒｄ）、コン
デンサＣｃからなる積分回路（ローパスフィルタ）を付
加して、オフセット補正モード時に比較器からパルスが
出力されるように、Ｒｃ、Ｃｃの定数を設定している。
デンサＣｃからなる積分回路（ローパスフィルタ）を付
加して、オフセット補正モード時に比較器からパルスが
出力されるように、Ｒｃ、Ｃｃの定数を設定している。
（３）オフセット補正モードでは、積分器の入力レベル
がその前段のバッファのオフセット電圧値或はグランド
レベルとなるようにして、その前段のバッファから比較
器に到るまでの系全体のオフセット電圧が、積分器の入
力側に接続されたオートゼロコンデンサＣｏにチャージ
されるようにしている。なお、コンデンサの容量は、Ｃ
ｏ＞＞Ｃｃに設定する。
がその前段のバッファのオフセット電圧値或はグランド
レベルとなるようにして、その前段のバッファから比較
器に到るまでの系全体のオフセット電圧が、積分器の入
力側に接続されたオートゼロコンデンサＣｏにチャージ
されるようにしている。なお、コンデンサの容量は、Ｃ
ｏ＞＞Ｃｃに設定する。
次に、本発明による二重積分型Ａ−Ｄ変換器のオフセッ
ト補正モード時の動作を、第２図のタイミングチャート
により説明する。なお、第１０図、第１１図の従来例と
同一の動作については説明を省略する。
ト補正モード時の動作を、第２図のタイミングチャート
により説明する。なお、第１０図、第１１図の従来例と
同一の動作については説明を省略する。
積分器Ｂに入力される未知入力電圧が（＋）極性の場合
には、積分モードにおける比較器の出力は、＋Ｖｔに保
持されている。そして、積分器出力のゼロクロス時点で
は比較器は反転して出力はほぼ−ｖ２となり、これによ
りフリップフロップＥがパルス（ホ）の立下りでリセッ
トされて、真端子よりパルス（ト）が出力され、カウン
タＦの動作がストップし、オフセット補正回路のスイッ
チＳ３が閉じて、オフセット補正モードに移行する。
には、積分モードにおける比較器の出力は、＋Ｖｔに保
持されている。そして、積分器出力のゼロクロス時点で
は比較器は反転して出力はほぼ−ｖ２となり、これによ
りフリップフロップＥがパルス（ホ）の立下りでリセッ
トされて、真端子よりパルス（ト）が出力され、カウン
タＦの動作がストップし、オフセット補正回路のスイッ
チＳ３が閉じて、オフセット補正モードに移行する。
オフセット補正モードに移行すると、比較器Ｃの出力が
ほぼ−ｖ２であるところに、ＲｏＣｏの積分回路が形成
されるので、積分器のノンインバータ端子側の電位は漸
次降下し始める。その後、その電位が積分器のインバー
タ端子の電位、即ち、バッファＡのオフセット電圧相当
の電位より少しでも下がると、積分器Ｂの出力は漸次減
少し、これにより比較器Ｃのオペアンプが反転してその
出力段のトランジスタＴｒがオフとなる。すると、電流
は＋ｖ１側からＲｃＣｃ回路を介してＲｏＣｏに流れる
。しかしながら、ＲｏＣｏ＞＞ＲｃＣｃに設定しである
ので、積分器のノンインバータ端子の電位は徐々にしか
上昇しない、そして、その電位が積分器のインバータ端
子の電位よりも僅かでも超えると、再び積分器出力は漸
次増加し、比較器の出力段にあるトランジスタＴｒは直
ちにオンとなって、比較器の出力はほぼ一■２に保持さ
れる［波形（ホ）］。
ほぼ−ｖ２であるところに、ＲｏＣｏの積分回路が形成
されるので、積分器のノンインバータ端子側の電位は漸
次降下し始める。その後、その電位が積分器のインバー
タ端子の電位、即ち、バッファＡのオフセット電圧相当
の電位より少しでも下がると、積分器Ｂの出力は漸次減
少し、これにより比較器Ｃのオペアンプが反転してその
出力段のトランジスタＴｒがオフとなる。すると、電流
は＋ｖ１側からＲｃＣｃ回路を介してＲｏＣｏに流れる
。しかしながら、ＲｏＣｏ＞＞ＲｃＣｃに設定しである
ので、積分器のノンインバータ端子の電位は徐々にしか
上昇しない、そして、その電位が積分器のインバータ端
子の電位よりも僅かでも超えると、再び積分器出力は漸
次増加し、比較器の出力段にあるトランジスタＴｒは直
ちにオンとなって、比較器の出力はほぼ一■２に保持さ
れる［波形（ホ）］。
以後、このような動作を繰り返しながら、比較器出力は
、オフセット補正モードの間、はぼ＋Ｖ１と−ｖ２の中
間レベルに保持され、コンデンサＣＯの端子間電圧は、
バッファＡから比較器Ｃに到るまでの系全体のオフセッ
ト電圧相当値に保持される。
、オフセット補正モードの間、はぼ＋Ｖ１と−ｖ２の中
間レベルに保持され、コンデンサＣＯの端子間電圧は、
バッファＡから比較器Ｃに到るまでの系全体のオフセッ
ト電圧相当値に保持される。
第３図は、上記実施例のスイッチング動作を示す回路図
である。未知入力電圧積分期間には、第３図（ａ）に示
すように、スイッチＳ、、Ｓ５をオン、スイッチＳ２”
５ ＋ Ｓ４ ＋ Ｓ６をオフにする０次に、基準電圧
逆積分期間には、第３図（ｂ）に示すように、スイッチ
Ｓ１をオフ、スイッチＳ２をオンにし、残りのスイッチ
Ｓ５〜Ｓ６は、第３図（ａ）と同様にしておく。オフセ
ット電圧補正期間には、第３図（Ｃ）に示すように、ス
イッチｓ、、ｓ２をオフにしてスイッチＳ４をオンし、
バッファをグランドレベルに保持し、スイッチＳ５をオ
フ、Ｓ６をオン、Ｓ３をオンにして、オフセット補正回
路を作動させる。
である。未知入力電圧積分期間には、第３図（ａ）に示
すように、スイッチＳ、、Ｓ５をオン、スイッチＳ２”
５ ＋ Ｓ４ ＋ Ｓ６をオフにする０次に、基準電圧
逆積分期間には、第３図（ｂ）に示すように、スイッチ
Ｓ１をオフ、スイッチＳ２をオンにし、残りのスイッチ
Ｓ５〜Ｓ６は、第３図（ａ）と同様にしておく。オフセ
ット電圧補正期間には、第３図（Ｃ）に示すように、ス
イッチｓ、、ｓ２をオフにしてスイッチＳ４をオンし、
バッファをグランドレベルに保持し、スイッチＳ５をオ
フ、Ｓ６をオン、Ｓ３をオンにして、オフセット補正回
路を作動させる。
第４図は、未知入力電圧を（−）極性にした場合の回路
構成である。
構成である。
この実施例では、積分モードにおける比較器の出力は“
Ｌ”レベルに保持されるので、比較器の出力段にインバ
ータＨ３を付加して、フリップフロップＥのリセット端
子に対する動作レベルが第１の実施例のものと等しくな
るようにしている。
Ｌ”レベルに保持されるので、比較器の出力段にインバ
ータＨ３を付加して、フリップフロップＥのリセット端
子に対する動作レベルが第１の実施例のものと等しくな
るようにしている。
なお、スイッチＳｌ＃Ｓ６は、電子スイッチで表示して
いる。
いる。
第２の実施例も第１の実施例とほぼ同様の動作となるが
、第２図のタイムチャートにおいて。
、第２図のタイムチャートにおいて。
（ホ）、（へ）の部分の波形が第５図のように異なって
いる。
いる。
以下、第２の実施例の動作について説明する。
未知入力電圧が（−）極性のときには、積分モードにお
ける比較器出力は、はぼ−■２レベルとなっている。そ
して、基準電圧による逆積分が終了すると、比較器を構
成するオペアンプが反転して、その出力段のトランジス
タ１丁がオフとなる。そうすると、電流は＋ｖ１側から
ＲｃＣｃＣＯを介して流れて比較器の出力レベルが漸次
上昇する。そして、その出力が所定の値を超えた時点で
、インバータＨ３の出力が“Ｈ”レベルからＬ”レベル
に反転し、その立ち下がりでアリツブフロップＥがリセ
ットされ、カウンタがストップしてオフセット補正モー
ドに移行する。
ける比較器出力は、はぼ−■２レベルとなっている。そ
して、基準電圧による逆積分が終了すると、比較器を構
成するオペアンプが反転して、その出力段のトランジス
タ１丁がオフとなる。そうすると、電流は＋ｖ１側から
ＲｃＣｃＣＯを介して流れて比較器の出力レベルが漸次
上昇する。そして、その出力が所定の値を超えた時点で
、インバータＨ３の出力が“Ｈ”レベルからＬ”レベル
に反転し、その立ち下がりでアリツブフロップＥがリセ
ットされ、カウンタがストップしてオフセット補正モー
ドに移行する。
オフセット補正モードに移行すると、新たに。
ＲｏＣｏの積分回路が形成されるので、“Ｈ”レベルに
保持された比較器の出力により、積分器のノンインバー
タ端子の電位が漸次上昇する。そして、その電位が積分
器のインバータ端子の電位を僅かでも超えると、積分器
出力が漸次増加し、それにより比較器も反転して、その
出力がほぼ−Ｖ２レベルになる。
保持された比較器の出力により、積分器のノンインバー
タ端子の電位が漸次上昇する。そして、その電位が積分
器のインバータ端子の電位を僅かでも超えると、積分器
出力が漸次増加し、それにより比較器も反転して、その
出力がほぼ−Ｖ２レベルになる。
それ以後は、第１実施例の場合と同様な動作を繰り返し
て、比較器出力がほぼ＋ｖｌと−ｖ２の中間レベルに保
持されると共に、オートゼロコンデンサＣｏの端子間電
圧は、系全体のオフセット電圧に保持される。
て、比較器出力がほぼ＋ｖｌと−ｖ２の中間レベルに保
持されると共に、オートゼロコンデンサＣｏの端子間電
圧は、系全体のオフセット電圧に保持される。
第６図〜第９図は、それぞれ本発明の異なる実施例の回
路図であり、積分器の入力側の接続を変えているが、比
較器の極性及びオフセット補正回路の構成は、第４図の
第２の実施例と同様のものとしている。
路図であり、積分器の入力側の接続を変えているが、比
較器の極性及びオフセット補正回路の構成は、第４図の
第２の実施例と同様のものとしている。
（発明の効果）
以上２本発明によれば、複雑なゼロクロス検出器が不要
となり、積分器の出力段にオープンコレクタ接続のトラ
ンジスタを有する比較器を接続し、オフセット補正回路
に積分回路（ローパスフィルタ）を付加するのみでオフ
セットの補正を行なうので、回路構成が簡略化され１部
品点数を削減して、ローコスト化が図れる。
となり、積分器の出力段にオープンコレクタ接続のトラ
ンジスタを有する比較器を接続し、オフセット補正回路
に積分回路（ローパスフィルタ）を付加するのみでオフ
セットの補正を行なうので、回路構成が簡略化され１部
品点数を削減して、ローコスト化が図れる。
、また、オフセットモード時には、積分器の入力レベル
がその前段バッファのオフセット電圧値或はグランドレ
ベルとなるようにして、その前後のバッファから比較器
に到るまでの系全体のオフセット電圧がオートゼロコン
デンサＧｏにチャージされるようにしたので、オフセッ
ト補正が正確に行なえる。
がその前段バッファのオフセット電圧値或はグランドレ
ベルとなるようにして、その前後のバッファから比較器
に到るまでの系全体のオフセット電圧がオートゼロコン
デンサＧｏにチャージされるようにしたので、オフセッ
ト補正が正確に行なえる。
！
第１図は、本発明の二重積牙τ−Ｄ４ｈ変換器の回路図
、第２図はタイミングチャート、第３図は本発明の第１
の実施例の動作を説明する要部回路図、第４図は第２の
実施例の動作を説明する要部回路図、第５図は第２の実
施例のタイミングチャート、第６図〜第９図は本発明の
他の実施例の要部回路図、第１Ｏ図は従来例の回路図、
第１１図は従来例のタイミングチャートである。 Ａ・・・バッファ、Ｂ・・・積分器、Ｃ・・・比較器、
Ｄ・・・ゼロクロス検出器、Ｅ・・・フリップフロップ
、Ｆ・・・カウンタ、Ｇ・・・ＣＰＵ、Ｈｌ 、Ｈ２、
Ｈ，・・・インバータ、Ｉ・・・アンドゲート、Ｊ・・
・ロードセル、Ｋ・・・前段増幅器、Ｌ・・・ローバル
フィルタ。 特許出願人 株式会社 石田衡器製作所代 理
人 弁理士 辻 實１１１１ζ 電 １！目 八 へ
Ｏｄ −Ｑ ν１十 畏く −一 χ 田 ＋ 匡 １ ÷
、第２図はタイミングチャート、第３図は本発明の第１
の実施例の動作を説明する要部回路図、第４図は第２の
実施例の動作を説明する要部回路図、第５図は第２の実
施例のタイミングチャート、第６図〜第９図は本発明の
他の実施例の要部回路図、第１Ｏ図は従来例の回路図、
第１１図は従来例のタイミングチャートである。 Ａ・・・バッファ、Ｂ・・・積分器、Ｃ・・・比較器、
Ｄ・・・ゼロクロス検出器、Ｅ・・・フリップフロップ
、Ｆ・・・カウンタ、Ｇ・・・ＣＰＵ、Ｈｌ 、Ｈ２、
Ｈ，・・・インバータ、Ｉ・・・アンドゲート、Ｊ・・
・ロードセル、Ｋ・・・前段増幅器、Ｌ・・・ローバル
フィルタ。 特許出願人 株式会社 石田衡器製作所代 理
人 弁理士 辻 實１１１１ζ 電 １！目 八 へ
Ｏｄ −Ｑ ν１十 畏く −一 χ 田 ＋ 匡 １ ÷
Claims (1)
- 未知入力電圧と基準電圧のいずれかの信号が一方端子に
入力される積分器、積分器の出力段に接続される、オー
プンコレクタ接続のトランジスタを有する比較器、比較
器出力段と積分器の他方端子の間に比較器出力を負帰還
するように接続される、スイッチと抵抗Ｒ＿０とオート
ゼロコンデンサＣ＿０の直列回路で構成されるオフセッ
ト補正回路、比較器の出力パルスで、積分器の動作モー
ドを積分モードからオフセット補正モードに切換えるフ
リップフロップ、基準電圧逆積分時間を計測するカウン
タを具備し、積分器出力のゼロクロス時点で比較器の出
力を反転してフリップフロップをリセットし、これによ
ってカウンタの動作をストップすると共に、上記スイッ
チをオンして積分器をオフセット補正モードに移行させ
、積分器から比較器に到る全体のオフセット電圧を上記
オートゼロコンデンサＣ＿０にチャージするように、上
記オフセット補正回路に抵抗ＲｃとコンデンサＣｃから
なる積分回路を挿入したことを特徴とする、二重積分型
Ａ−Ｄ変換器。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9201885A JPS61251235A (ja) | 1985-04-29 | 1985-04-29 | 二重積分型ａ−ｄ変換器 |
| NZ215959A NZ215959A (en) | 1985-04-29 | 1986-04-28 | Double integral a/d converter with auto-zero offset correction |
| AU56788/86A AU583617B2 (en) | 1985-04-29 | 1986-04-29 | Double integral type a/d converter |
| EP86303253A EP0200533B1 (en) | 1985-04-29 | 1986-04-29 | Double integral type a/d converter |
| US06/856,963 US4739305A (en) | 1985-04-29 | 1986-04-29 | Double integral type A/D converter |
| DE8686303253T DE3687997T2 (de) | 1985-04-29 | 1986-04-29 | A/d-wandler des doppelintegrationstyps. |
| AU30997/89A AU3099789A (en) | 1985-04-29 | 1989-03-06 | Double integral type a/d converter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9201885A JPS61251235A (ja) | 1985-04-29 | 1985-04-29 | 二重積分型ａ−ｄ変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61251235A true JPS61251235A (ja) | 1986-11-08 |
| JPH0583007B2 JPH0583007B2 (ja) | 1993-11-24 |
Family
ID=14042790
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9201885A Granted JPS61251235A (ja) | 1985-04-29 | 1985-04-29 | 二重積分型ａ−ｄ変換器 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPS61251235A (ja) |
| AU (2) | AU583617B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH033519A (ja) * | 1989-05-31 | 1991-01-09 | Teraoka Seiko Co Ltd | 積分型ａ／ｄ変換器 |
| JPH0332115A (ja) * | 1989-06-28 | 1991-02-12 | Ishida Scales Mfg Co Ltd | 二重積分型アナログ―ディジタル変換装置 |
| JP2012195764A (ja) * | 2011-03-16 | 2012-10-11 | Ricoh Co Ltd | Ａｄ変換器、ダイヤル式入力装置、及び抵抗−電圧変換回路 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4688017A (en) * | 1986-05-20 | 1987-08-18 | Cooperbiomedical, Inc. | Optical detector circuit for photometric instrument |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4942271A (ja) * | 1972-03-06 | 1974-04-20 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| AU554437B2 (en) * | 1983-02-16 | 1986-08-21 | Ishida Koki Seisakusho K.K. | Double integrating type a/d converter |
-
1985
- 1985-04-29 JP JP9201885A patent/JPS61251235A/ja active Granted
-
1986
- 1986-04-29 AU AU56788/86A patent/AU583617B2/en not_active Ceased
-
1989
- 1989-03-06 AU AU30997/89A patent/AU3099789A/en not_active Abandoned
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4942271A (ja) * | 1972-03-06 | 1974-04-20 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH033519A (ja) * | 1989-05-31 | 1991-01-09 | Teraoka Seiko Co Ltd | 積分型ａ／ｄ変換器 |
| JPH0332115A (ja) * | 1989-06-28 | 1991-02-12 | Ishida Scales Mfg Co Ltd | 二重積分型アナログ―ディジタル変換装置 |
| JP2012195764A (ja) * | 2011-03-16 | 2012-10-11 | Ricoh Co Ltd | Ａｄ変換器、ダイヤル式入力装置、及び抵抗−電圧変換回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| AU5678886A (en) | 1986-11-06 |
| AU3099789A (en) | 1989-06-22 |
| AU583617B2 (en) | 1989-05-04 |
| JPH0583007B2 (ja) | 1993-11-24 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |