JPH05243857A - オフセット不感型スイッチトキャパシタ増幅回路 - Google Patents
オフセット不感型スイッチトキャパシタ増幅回路Info
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- JPH05243857A JPH05243857A JP715892A JP715892A JPH05243857A JP H05243857 A JPH05243857 A JP H05243857A JP 715892 A JP715892 A JP 715892A JP 715892 A JP715892 A JP 715892A JP H05243857 A JPH05243857 A JP H05243857A
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Abstract
(57)【要約】
【目的】寄生容量に基ずく影響を極めて小さくするとと
もに、オペアンプのオフセット電圧の影響を受けないよ
うにする。 【構成】アナログ入力端子ＶＩに入力端が接続される第
一のキャパシタＣ１を備えた第一のビルディングブロッ
クと、正相（＋）接地され且つこの第一のビルディング
ブロックの出力端を反転入力端（−）に接続する演算増
幅器１と、この演算増幅器１の出力端ＶＯおよび反転入
力端（−）間に接続される第二のキャパシタＣ２を備え
た第二のビルディングブロックと、演算増幅器１の出力
端ＶＯおよび反転入力端（−）間に接続される複数のス
イッチＳ５〜Ｓ７のみで構成される第三のビルディング
ブロックとを有する。特に、第三のビルディングブロッ
クは第一のクロック位相（φ１）でオンとなる複数のス
イッチＳ５，Ｓ７を直列接続して構成される。
もに、オペアンプのオフセット電圧の影響を受けないよ
うにする。 【構成】アナログ入力端子ＶＩに入力端が接続される第
一のキャパシタＣ１を備えた第一のビルディングブロッ
クと、正相（＋）接地され且つこの第一のビルディング
ブロックの出力端を反転入力端（−）に接続する演算増
幅器１と、この演算増幅器１の出力端ＶＯおよび反転入
力端（−）間に接続される第二のキャパシタＣ２を備え
た第二のビルディングブロックと、演算増幅器１の出力
端ＶＯおよび反転入力端（−）間に接続される複数のス
イッチＳ５〜Ｓ７のみで構成される第三のビルディング
ブロックとを有する。特に、第三のビルディングブロッ
クは第一のクロック位相（φ１）でオンとなる複数のス
イッチＳ５，Ｓ７を直列接続して構成される。
Description
【０００１】
【産業上の利用分野】本発明はオフセット不感型のスイ
ッチトキャパシタ（以下、ＳＣと称す）増幅器に関し、
特にその回路構成に関する。
ッチトキャパシタ（以下、ＳＣと称す）増幅器に関し、
特にその回路構成に関する。
【０００２】
【従来の技術】従来、かかるオフセット不感型ＳＣ増幅
回路は、ＳＣの他にオペアンプを用いて構成される。以
下、図７乃至図１０を参照して従来例を説明する。
回路は、ＳＣの他にオペアンプを用いて構成される。以
下、図７乃至図１０を参照して従来例を説明する。
【０００３】図７は従来の一例を示すオフセット不感型
ＳＣ増幅器の回路図である。図７に示すように、かかる
従来のＳＣ増幅回路は、入力端子ＶＩに接続され且つク
ロック位相φ１で閉じるスイッチＳ１，クロック位相φ
２で閉じるスイッチＳ２およびキャパシタＣ１と、キャ
パシタＣ１の他端を逆相入力に接続し且つ正相入力を接
地するとともに出力を出力端子ＶＯに接続したオペアン
プ１と、オペアンプ１の出力および逆相入力間に接続さ
れクロック位相φ１で閉じるスイッチＳ３，クロック位
相φ２で閉じるスイッチＳ４，クロック位相φ１で閉じ
るスイッチＳ５およびキャパシタＣ１とで構成される。
この回路はオペアンプ１の入出力間を或る期間スイッチ
で閉じることによりオペアンプ１のオフセット電圧をキ
ャパシタＣ１，Ｃ２に充電し、次の期間にこれを相殺す
る構成になっている。この回路において、スイッチＳ１
〜Ｓ５は入力信号がハイの時にＯＮとなる。以下、オペ
アンプ１のオフセット電圧をＶｏｆｆとしたときの出力
電圧Ｖｏｕｔを図８の等価回路を用いて求める。
ＳＣ増幅器の回路図である。図７に示すように、かかる
従来のＳＣ増幅回路は、入力端子ＶＩに接続され且つク
ロック位相φ１で閉じるスイッチＳ１，クロック位相φ
２で閉じるスイッチＳ２およびキャパシタＣ１と、キャ
パシタＣ１の他端を逆相入力に接続し且つ正相入力を接
地するとともに出力を出力端子ＶＯに接続したオペアン
プ１と、オペアンプ１の出力および逆相入力間に接続さ
れクロック位相φ１で閉じるスイッチＳ３，クロック位
相φ２で閉じるスイッチＳ４，クロック位相φ１で閉じ
るスイッチＳ５およびキャパシタＣ１とで構成される。
この回路はオペアンプ１の入出力間を或る期間スイッチ
で閉じることによりオペアンプ１のオフセット電圧をキ
ャパシタＣ１，Ｃ２に充電し、次の期間にこれを相殺す
る構成になっている。この回路において、スイッチＳ１
〜Ｓ５は入力信号がハイの時にＯＮとなる。以下、オペ
アンプ１のオフセット電圧をＶｏｆｆとしたときの出力
電圧Ｖｏｕｔを図８の等価回路を用いて求める。
【０００４】図８（ａ），（ｂ）はそれぞれ図７に示す
増幅回路のクロック位相φ１及びφ２の時の等価回路図
である。図８（ａ）に示すように、クロック位相φ１で
動作するスイッチＳ１，Ｓ３，Ｓ５がＯＮのときは、キ
ャパシタＣ１，Ｃ２がこのような接続関係になり、この
時点ではオペアンプ１の入出力端が短絡されるので、出
力端子ＶＯにおける出力電圧Ｖｏｕｔ（φ１）は、
（１）式のようになる。
増幅回路のクロック位相φ１及びφ２の時の等価回路図
である。図８（ａ）に示すように、クロック位相φ１で
動作するスイッチＳ１，Ｓ３，Ｓ５がＯＮのときは、キ
ャパシタＣ１，Ｃ２がこのような接続関係になり、この
時点ではオペアンプ１の入出力端が短絡されるので、出
力端子ＶＯにおける出力電圧Ｖｏｕｔ（φ１）は、
（１）式のようになる。
【０００５】 Ｖｏｕｔ（φ１）＝Ｖｏｆｆ ………（１） また、この時のキャパシタＣ１，Ｃ２に充電される電荷
は、それぞれ（２），（３）式のようになる。
は、それぞれ（２），（３）式のようになる。
【０００６】 ｑ１（φ１）＝Ｃ１×（Ｖｏｆｆ−Ｖｉｎ） ………（２） ｑ２（φ１）＝Ｃ２×Ｖｏｆｆ ………（３） 次に、図８（ｂ）に示すように、クロック位相φ２で動
作するスイッチＳ２，Ｓ４がＯＮのときは、キャパシタ
Ｃ１，Ｃ２がオペアンプ１に対してこのような接続関係
になり、この時のキャパシタＣ１，Ｃ２に充電される電
荷は、それぞれ（４），（５）式のようになる。
作するスイッチＳ２，Ｓ４がＯＮのときは、キャパシタ
Ｃ１，Ｃ２がオペアンプ１に対してこのような接続関係
になり、この時のキャパシタＣ１，Ｃ２に充電される電
荷は、それぞれ（４），（５）式のようになる。
【０００７】 ｑ１（φ２）＝Ｃ１×Ｖｏｆｆ ………（４） ｑ２（φ２）＝Ｃ２×｛Ｖｏｆｆ−Ｖｏｕｔ（φ２）｝………（５） このため、この時の出力電圧Ｖｏｕｔ（φ２）は電荷保
存則から Ｖｏｕｔ（φ２）＝（Ｃ１／Ｃ２）×Ｖｉｎ ………（６） （６）式のようになる。従って、クロック位相φ２時に
出力を取り出せば、オペアンプ１のオフセット電圧に不
感動な出力が得られる。
存則から Ｖｏｕｔ（φ２）＝（Ｃ１／Ｃ２）×Ｖｉｎ ………（６） （６）式のようになる。従って、クロック位相φ２時に
出力を取り出せば、オペアンプ１のオフセット電圧に不
感動な出力が得られる。
【０００８】但し、各スイッチのシーケンスは入力信号
の変化に比べて十分に速く、サンプリング定理を満足す
るものとする。要するに、各スイッチは理想スイッチで
あるとする。
の変化に比べて十分に速く、サンプリング定理を満足す
るものとする。要するに、各スイッチは理想スイッチで
あるとする。
【０００９】かかる従来のＳＣ増幅回路は各スイッチを
理想に近いスイッチで構成した場合についてのみ、
（６）式が成立する。しかしながら、実際のスイッチは
次の図９のようになる。
理想に近いスイッチで構成した場合についてのみ、
（６）式が成立する。しかしながら、実際のスイッチは
次の図９のようになる。
【００１０】図９（ａ），（ｂ）はそれぞれ従来のアナ
ログスイッチとその等価回路を表わす図である。図９
（ａ），（ｂ）に示すように、実際のスイッチＳは、理
想のスイッチＳＷに直列に抵抗Ｒｏｎ（オン抵抗）を接
続し且つ並列にキャパシタンスＣｐ（寄生容量）を接続
した構成になっている。
ログスイッチとその等価回路を表わす図である。図９
（ａ），（ｂ）に示すように、実際のスイッチＳは、理
想のスイッチＳＷに直列に抵抗Ｒｏｎ（オン抵抗）を接
続し且つ並列にキャパシタンスＣｐ（寄生容量）を接続
した構成になっている。
【００１１】図１０は従来のＳＣ増幅器の演算時に影響
する寄生キャパシタンスを付加した増幅回路図である。
図１０に示すように、従来のような入出力間にスイッチ
を１個のみ接続した構成では、演算時にスイッチについ
ている寄生容量Ｃｐが積分容量に並列に加わるので、出
力電圧Ｖｏｕｔは、（７）式のようになる。
する寄生キャパシタンスを付加した増幅回路図である。
図１０に示すように、従来のような入出力間にスイッチ
を１個のみ接続した構成では、演算時にスイッチについ
ている寄生容量Ｃｐが積分容量に並列に加わるので、出
力電圧Ｖｏｕｔは、（７）式のようになる。
【００１２】 Ｖｏｕｔ（φ２）＝｛Ｃ１／（Ｃ２＋Ｃｐ）｝×Ｖｉｎ ＋｛Ｃｐ／（Ｃ２＋Ｃｐ）｝×Ｖｏｆｆ ………（７） 例えば、キャパシタＣ１＝１６ｐＦ，Ｃ２＝１ｐＦとし
て１６倍の増幅回路を構成した場合（簡略化するため、
Ｖｏｆｆ＝０、寄生容量Ｃｐ＝０．１ｐＦ）、出力電圧
Ｖｏｕｔは、（７）式より、 Ｖｏｕｔ（φ２）＝｛１６／（１＋０．１）｝×Ｖｉｎ ≒１４．５×Ｖｉｎ となる。
て１６倍の増幅回路を構成した場合（簡略化するため、
Ｖｏｆｆ＝０、寄生容量Ｃｐ＝０．１ｐＦ）、出力電圧
Ｖｏｕｔは、（７）式より、 Ｖｏｕｔ（φ２）＝｛１６／（１＋０．１）｝×Ｖｉｎ ≒１４．５×Ｖｉｎ となる。
【００１３】
【発明が解決しようとする課題】上述した従来のオフセ
ット不感型ＳＣ増幅回路は、（７）式からも明らかなよ
うに、寄生容量Ｃｐの大きさが不定であるため、出力電
圧Ｖｏｕｔは正確にＣ１／Ｃ２倍にならず、その上オペ
アンプのオフセット電圧Ｖｏｆｆの影響を受けてしまう
という欠点がある。
ット不感型ＳＣ増幅回路は、（７）式からも明らかなよ
うに、寄生容量Ｃｐの大きさが不定であるため、出力電
圧Ｖｏｕｔは正確にＣ１／Ｃ２倍にならず、その上オペ
アンプのオフセット電圧Ｖｏｆｆの影響を受けてしまう
という欠点がある。
【００１４】本発明の目的は、かかる寄生容量に基ずく
影響を極めて小さくするとともに、オペアンプのオフセ
ット電圧の影響を受けないオフセット不感型ＳＣ増幅回
路を提供することにある。
影響を極めて小さくするとともに、オペアンプのオフセ
ット電圧の影響を受けないオフセット不感型ＳＣ増幅回
路を提供することにある。
【００１５】
【課題を解決するための手段】本発明のオフセット不感
型ＳＣ増幅回路は、アナログ入力端子に入力端が接続さ
れる第一のキャパシタを備えた第一のビルディングブロ
ックと、正相接地され且つ前記第一のビルディングブロ
ックの出力端を反転入力端に接続する演算増幅器と、前
記演算増幅器の出力端および反転入力端間に接続される
第二のキャパシタを備えた第二のビルディングブロック
と、前記演算増幅器の出力端および反転入力端間に接続
される複数のスイッチのみで構成される第三のビルディ
ングブロックとを有して構成される。
型ＳＣ増幅回路は、アナログ入力端子に入力端が接続さ
れる第一のキャパシタを備えた第一のビルディングブロ
ックと、正相接地され且つ前記第一のビルディングブロ
ックの出力端を反転入力端に接続する演算増幅器と、前
記演算増幅器の出力端および反転入力端間に接続される
第二のキャパシタを備えた第二のビルディングブロック
と、前記演算増幅器の出力端および反転入力端間に接続
される複数のスイッチのみで構成される第三のビルディ
ングブロックとを有して構成される。
【００１６】また、本発明のオフセット不感型ＳＣ増幅
回路は、アナログ入力端子に入力端が接続される第一の
キャパシタを備えた第一のビルディングブロックと、正
相接地され且つ前記第一のビルディングブロックの出力
端を反転入力端に接続する演算増幅器と、前記演算増幅
器の出力端および反転入力端間に接続される第二のキャ
パシタを備えた第二のビルディングブロックと、前記演
算増幅器の出力端および反転入力端間に接続され且つ第
一のクロック位相でオンとなる複数個直列接続されたス
イッチ回路とを有して構成される。
回路は、アナログ入力端子に入力端が接続される第一の
キャパシタを備えた第一のビルディングブロックと、正
相接地され且つ前記第一のビルディングブロックの出力
端を反転入力端に接続する演算増幅器と、前記演算増幅
器の出力端および反転入力端間に接続される第二のキャ
パシタを備えた第二のビルディングブロックと、前記演
算増幅器の出力端および反転入力端間に接続され且つ第
一のクロック位相でオンとなる複数個直列接続されたス
イッチ回路とを有して構成される。
【００１７】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。図１は本発明の第１の実施例を示すオフセ
ット不感型ＳＣ増幅回路図である。図１に示すように、
本実施例は入力端子ＶＩに接続されるスイッチＳ１（ク
ロックφ１），スイッチＳ２（クロックφ２）およびキ
ャパシタＣ１と、正相接地オペアンプ１と、このオペア
ンプ１の反転入力端子および出力端子ＶＯ間に接続され
るスイッチＳ３（クロックφ１），スイッチＳ４（クロ
ックφ２）およびキャパシタＣ２と、同様に反転入力端
子および出力端子ＶＯとの間に接続される３個のスイッ
チＳ５（クロックφ１），スイッチＳ６（クロックφ
２），スイッチＳ７（クロックφ１）とを有している。
かかる正相接地オペアンプ１の反転入力端子と出力端子
ＶＯ間に３個のスイッチを入れることにより、演算時に
はスイッチに寄生するキャパシタの一端が接地される。
このため、出力端子ＶＯから見た場合、寄生キャパシタ
ンスが負荷容量となるので、寄生容量の影響を受けない
のとになる。
て説明する。図１は本発明の第１の実施例を示すオフセ
ット不感型ＳＣ増幅回路図である。図１に示すように、
本実施例は入力端子ＶＩに接続されるスイッチＳ１（ク
ロックφ１），スイッチＳ２（クロックφ２）およびキ
ャパシタＣ１と、正相接地オペアンプ１と、このオペア
ンプ１の反転入力端子および出力端子ＶＯ間に接続され
るスイッチＳ３（クロックφ１），スイッチＳ４（クロ
ックφ２）およびキャパシタＣ２と、同様に反転入力端
子および出力端子ＶＯとの間に接続される３個のスイッ
チＳ５（クロックφ１），スイッチＳ６（クロックφ
２），スイッチＳ７（クロックφ１）とを有している。
かかる正相接地オペアンプ１の反転入力端子と出力端子
ＶＯ間に３個のスイッチを入れることにより、演算時に
はスイッチに寄生するキャパシタの一端が接地される。
このため、出力端子ＶＯから見た場合、寄生キャパシタ
ンスが負荷容量となるので、寄生容量の影響を受けない
のとになる。
【００１８】図２（ａ），（ｂ）はそれぞれ図１に示す
増幅回路のクロック位相φ１及びφ２の時の等価回路図
である。図２（ａ）に示すように、この増幅回路はクロ
ック位相φ１のスイッチＳ１，Ｓ３，Ｓ５，Ｓ７がＯＮ
になると、キャパシタＣ１，Ｃ２，Ｃｐがオペアンプ１
に対して図示のような接続関係になる。この時の出力電
圧Ｖｏｕｔ（φ１）およびオペアンプ１の反転入力端子
に負荷された各キャパシタの電荷は、（８）〜（１１）
式で表わされる。但し、Ｃｐはスイッチの寄生キャパシ
タンス、ｑ１はキャパシタＣ１の電荷、ｑ２はキャパシ
タＣ２の電荷、ｑｐは寄生キャパシタＣｐの電荷であ
り、またスイッチのＯＮ抵抗は無視する。
増幅回路のクロック位相φ１及びφ２の時の等価回路図
である。図２（ａ）に示すように、この増幅回路はクロ
ック位相φ１のスイッチＳ１，Ｓ３，Ｓ５，Ｓ７がＯＮ
になると、キャパシタＣ１，Ｃ２，Ｃｐがオペアンプ１
に対して図示のような接続関係になる。この時の出力電
圧Ｖｏｕｔ（φ１）およびオペアンプ１の反転入力端子
に負荷された各キャパシタの電荷は、（８）〜（１１）
式で表わされる。但し、Ｃｐはスイッチの寄生キャパシ
タンス、ｑ１はキャパシタＣ１の電荷、ｑ２はキャパシ
タＣ２の電荷、ｑｐは寄生キャパシタＣｐの電荷であ
り、またスイッチのＯＮ抵抗は無視する。
【００１９】 Ｖｏｕｔ（φ１）＝Ｖｏｆｆ ………（８） ｑ１（φ１）＝Ｃ１×（Ｖｏｆｆ−Ｖｉｎ） ………（９） ｑ２（φ１）＝Ｃ２×Ｖｏｆｆ ………（１０） ｑｐ（φ１）＝Ｃｐ×Ｖｏｆｆ ………（１１） 次に、図２（ｂ）に示すように、クロック位相φ２のス
イッチＳ２，Ｓ４，Ｓ６がＯＮになると、この時のオペ
アンプ１の反転入力端子に負荷される各キャパシタの電
荷は、（１２）〜（１４）式で表わされる。
イッチＳ２，Ｓ４，Ｓ６がＯＮになると、この時のオペ
アンプ１の反転入力端子に負荷される各キャパシタの電
荷は、（１２）〜（１４）式で表わされる。
【００２０】 ｑ１（φ２）＝Ｃ１×Ｖｏｆｆ ………（１２） ｑ２（φ２）＝Ｃ２×｛Ｖｏｆｆ−Ｖｏｕｔ（φ２）｝………（１３） ｑｐ（φ２）＝Ｃｐ×Ｖｏｆｆ ………（１４） これにより、この時の出力電圧Ｖｏｕｔ（φ２）は、電
荷保存則から（１５）式で表わされる。
荷保存則から（１５）式で表わされる。
【００２１】 Ｖｏｕｔ（φ２）＝（Ｃ１／Ｃ２）×Ｖｉｎ ………（１５） 従って、クロック位相φ２時に出力を取出せば、オペア
ンプ１のオフセット電圧に不感動で且つ寄生容量にも影
響されない出力電圧（入力電圧のＣ１／Ｃ２倍）が得ら
れる。
ンプ１のオフセット電圧に不感動で且つ寄生容量にも影
響されない出力電圧（入力電圧のＣ１／Ｃ２倍）が得ら
れる。
【００２２】図３は本発明の第２の実施例を示すオフセ
ット不感型ＳＣ増幅回路図である。図３に示すように、
本実施例は重みずけ方式の４ビットＤ／Ａコンバータを
含む増幅回路を表わし、ビット入力信号によりＯＮ，Ｏ
ＦＦされるスイッチＳ８〜Ｓ１５と、キャパシタＣ，２
Ｃ，４Ｃ，８Ｃと、正相接地のオペアンプ１と、スイッ
チＳ１６〜Ｓ２０およびキャパシタ１６Ｃとを有してい
る。また、ＶＲは基準電圧（端子）であり、ビット入力
信号はクロック位相φ１に同期して入力されるものとす
る。この回路による出力電圧Ｖｏｕｔは、（１６）式で
表わされる。
ット不感型ＳＣ増幅回路図である。図３に示すように、
本実施例は重みずけ方式の４ビットＤ／Ａコンバータを
含む増幅回路を表わし、ビット入力信号によりＯＮ，Ｏ
ＦＦされるスイッチＳ８〜Ｓ１５と、キャパシタＣ，２
Ｃ，４Ｃ，８Ｃと、正相接地のオペアンプ１と、スイッ
チＳ１６〜Ｓ２０およびキャパシタ１６Ｃとを有してい
る。また、ＶＲは基準電圧（端子）であり、ビット入力
信号はクロック位相φ１に同期して入力されるものとす
る。この回路による出力電圧Ｖｏｕｔは、（１６）式で
表わされる。
【００２３】
【００２４】この（１６）式からも判るように、本実施
例も寄生容量およびオペアンプのオフセット電圧の影響
が無くなっている。尚、各スイッチのシーケンスは、入
力信号Ｖｉｎの変化に比べて十分に速く、サンプリング
定理を満足するものとする。
例も寄生容量およびオペアンプのオフセット電圧の影響
が無くなっている。尚、各スイッチのシーケンスは、入
力信号Ｖｉｎの変化に比べて十分に速く、サンプリング
定理を満足するものとする。
【００２５】例えば、キャパシタＣ１＝１６ｐＦ，Ｃ２
＝１ｐＦとして１６倍の増幅回路を構成した場合（簡略
化するため、Ｖｏｆｆ＝０）、出力電圧Ｖｏｕｔは（１
５）式より、 Ｖｏｕｔ（φ２）＝（１６／１）×Ｖｉｎ ＝１６×Ｖｉｎ となる。これは前述した従来の具体例と対比すると、出
力電圧比が改善されている。
＝１ｐＦとして１６倍の増幅回路を構成した場合（簡略
化するため、Ｖｏｆｆ＝０）、出力電圧Ｖｏｕｔは（１
５）式より、 Ｖｏｕｔ（φ２）＝（１６／１）×Ｖｉｎ ＝１６×Ｖｉｎ となる。これは前述した従来の具体例と対比すると、出
力電圧比が改善されている。
【００２６】図４は本発明の第３の実施例を示すオフセ
ット不感型ＳＣ増幅回路図である。図４に示すように、
本実施例は入力端子ＶＩに接続されるスイッチＳ１（ク
ロックφ１），スイッチＳ２（クロックφ２）およびキ
ャパシタＣ１と、正相接地オペアンプ１と、このオペア
ンプ１の反転入力端子および出力端子ＶＯ間に接続され
るスイッチＳ３（クロックφ１），スイッチＳ４（クロ
ックφ２）およびキャパシタＣ２と、同様に反転入力端
子および出力端子ＶＯとの間に接続されるｎ個のスイッ
チＳ２１，Ｓ２２（クロックφ１）とを有している。か
かる正相接地オペアンプ１の反転入力端子と出力端子Ｖ
Ｏ間にｎ個のスイッチを接続することにより、演算時に
スイッチに寄生するキャパシタの影響を緩和することが
できる。
ット不感型ＳＣ増幅回路図である。図４に示すように、
本実施例は入力端子ＶＩに接続されるスイッチＳ１（ク
ロックφ１），スイッチＳ２（クロックφ２）およびキ
ャパシタＣ１と、正相接地オペアンプ１と、このオペア
ンプ１の反転入力端子および出力端子ＶＯ間に接続され
るスイッチＳ３（クロックφ１），スイッチＳ４（クロ
ックφ２）およびキャパシタＣ２と、同様に反転入力端
子および出力端子ＶＯとの間に接続されるｎ個のスイッ
チＳ２１，Ｓ２２（クロックφ１）とを有している。か
かる正相接地オペアンプ１の反転入力端子と出力端子Ｖ
Ｏ間にｎ個のスイッチを接続することにより、演算時に
スイッチに寄生するキャパシタの影響を緩和することが
できる。
【００２７】図５（ａ），（ｂ）はそれぞれ図４に示す
増幅回路のクロック位相φ１及びφ２の時の等価回路図
である。図５（ａ）に示すように、この増幅回路はクロ
ック位相φ１のスイッチＳ１，Ｓ３，Ｓ２１，Ｓ２２が
ＯＮになると、キャパシタＣ１，Ｃ２，Ｃｐがオペアン
プ１に対して図示のような接続関係になる。この時の出
力電圧Ｖｏｕｔ（φ１）およびオペアンプ１の反転入力
端子に負荷された各キャパシタの電荷は、前述した
（８）〜（１０）式で表わされる。但し、Ｃｐはスイッ
チの寄生キャパシタンス、ｑ１はキャパシタＣ１の電
荷、ｑ２はキャパシタＣ２の電荷であり、またスイッチ
のＯＮ抵抗は無視する。
増幅回路のクロック位相φ１及びφ２の時の等価回路図
である。図５（ａ）に示すように、この増幅回路はクロ
ック位相φ１のスイッチＳ１，Ｓ３，Ｓ２１，Ｓ２２が
ＯＮになると、キャパシタＣ１，Ｃ２，Ｃｐがオペアン
プ１に対して図示のような接続関係になる。この時の出
力電圧Ｖｏｕｔ（φ１）およびオペアンプ１の反転入力
端子に負荷された各キャパシタの電荷は、前述した
（８）〜（１０）式で表わされる。但し、Ｃｐはスイッ
チの寄生キャパシタンス、ｑ１はキャパシタＣ１の電
荷、ｑ２はキャパシタＣ２の電荷であり、またスイッチ
のＯＮ抵抗は無視する。
【００２８】次に、図５（ｂ）に示すように、クロック
位相φ２のスイッチＳ２，Ｓ４，Ｓ６がＯＮになると、
この時のオペアンプ１の反転入力端子に負荷される各キ
ャパシタの電荷は、前述した（１２），（１３）式で表
わされ、寄生容量Ｃｐは次の（１７）式で表わされる。
位相φ２のスイッチＳ２，Ｓ４，Ｓ６がＯＮになると、
この時のオペアンプ１の反転入力端子に負荷される各キ
ャパシタの電荷は、前述した（１２），（１３）式で表
わされ、寄生容量Ｃｐは次の（１７）式で表わされる。
【００２９】 ｑｐ（φ２）＝Ｃｐ×｛Ｖｏｆｆ−Ｖｏｕｔ（φ２）｝／ｎ ……（１７） これにより、この時の出力電圧Ｖｏｕｔ（φ２）は、電
荷保存則から（１８）式のようになる。
荷保存則から（１８）式のようになる。
【００３０】 Ｖｏｕｔ（φ２）＝〔Ｃ１／｛Ｃ２＋（Ｃｐ／ｎ）｝〕×Ｖｉｎ ＋〔Ｃｐ／｛Ｃ２＋（Ｃｐ／ｎ）｝〕×（Ｖｏｆｆ／ｎ） ………（１８） 従って、前述した従来の（７）式と比較すると、本実施
例ではクロック位相φ２時の出力における寄生キャパシ
タンスの影響が１／ｎになっていることが明らかであ
る。
例ではクロック位相φ２時の出力における寄生キャパシ
タンスの影響が１／ｎになっていることが明らかであ
る。
【００３１】図６は本発明の第４の実施例を示すオフセ
ット不感型ＳＣ増幅回路図である。図６に示すように、
本実施例は重みずけ方式の４ビットＤ／Ａコンバータを
含む増幅回路を表わし、ビット入力信号によりＯＮ，Ｏ
ＦＦされるスイッチＳ８〜Ｓ１５と、キャパシタＣ，２
Ｃ，４Ｃ，８Ｃと、正相接地のオペアンプ１と、スイッ
チＳ１６〜Ｓ１８，Ｓ２０およびキャパシタ１６Ｃとを
有している。また、ＶＲは基準電圧（端子）であり、ビ
ット入力信号はクロック位相φ１に同期して入力される
ものとする。この回路による出力電圧Ｖｏｕｔは、（１
９）式で表わされる。
ット不感型ＳＣ増幅回路図である。図６に示すように、
本実施例は重みずけ方式の４ビットＤ／Ａコンバータを
含む増幅回路を表わし、ビット入力信号によりＯＮ，Ｏ
ＦＦされるスイッチＳ８〜Ｓ１５と、キャパシタＣ，２
Ｃ，４Ｃ，８Ｃと、正相接地のオペアンプ１と、スイッ
チＳ１６〜Ｓ１８，Ｓ２０およびキャパシタ１６Ｃとを
有している。また、ＶＲは基準電圧（端子）であり、ビ
ット入力信号はクロック位相φ１に同期して入力される
ものとする。この回路による出力電圧Ｖｏｕｔは、（１
９）式で表わされる。
【００３２】
【００３３】この（１９）式からも判るように、本実施
例も寄生容量およびオペアンプのオフセット電圧の影響
が１／ｎに緩和されていることがわかる。尚、各スイッ
チのシーケンスは、入力信号Ｖｉｎの変化に比べて十分
に速く、サンプリング定理を満足するものとする。
例も寄生容量およびオペアンプのオフセット電圧の影響
が１／ｎに緩和されていることがわかる。尚、各スイッ
チのシーケンスは、入力信号Ｖｉｎの変化に比べて十分
に速く、サンプリング定理を満足するものとする。
【００３４】例えば、ｎ＝４，キャパシタＣ１＝１６ｐ
Ｆ，Ｃ２＝１ｐＦとして１６倍の増幅回路を構成した場
合（簡略化するため、Ｖｏｆｆ＝０）、出力電圧Ｖｏｕ
ｔは（１８）式より、 Ｖｏｕｔ（φ２）＝｛１６／（１＋０．１／４）｝×Ｖｉｎ ≒１５．６×Ｖｉｎ となる。これは前述した従来の具体例と対比すると、出
力電圧比が改善されている。
Ｆ，Ｃ２＝１ｐＦとして１６倍の増幅回路を構成した場
合（簡略化するため、Ｖｏｆｆ＝０）、出力電圧Ｖｏｕ
ｔは（１８）式より、 Ｖｏｕｔ（φ２）＝｛１６／（１＋０．１／４）｝×Ｖｉｎ ≒１５．６×Ｖｉｎ となる。これは前述した従来の具体例と対比すると、出
力電圧比が改善されている。
【００３５】
【発明の効果】以上説明したように、本発明のオフセッ
ト不感型ＳＣ増幅回路は、演算時にスイッチの寄生容量
を積分容量に並列接続しないように構成することによ
り、寄生容量に基ずく演算誤差を無くすことができると
ともに、オペアンプのオフセット電圧の影響を受けなく
することができるという効果がある。
ト不感型ＳＣ増幅回路は、演算時にスイッチの寄生容量
を積分容量に並列接続しないように構成することによ
り、寄生容量に基ずく演算誤差を無くすことができると
ともに、オペアンプのオフセット電圧の影響を受けなく
することができるという効果がある。
【００３６】また、本発明のオフセット不感型ＳＣ増幅
回路は、演算時にスイッチの寄生容量を直列接続した回
路を積分容量に並列接続しないように構成することによ
り、寄生容量に基ずく演算誤差を１／ｎに小さくできる
という効果がある。
回路は、演算時にスイッチの寄生容量を直列接続した回
路を積分容量に並列接続しないように構成することによ
り、寄生容量に基ずく演算誤差を１／ｎに小さくできる
という効果がある。
【図１】本発明の第１の実施例を示すオフセット不感型
ＳＣ増幅回路図である。
ＳＣ増幅回路図である。
【図２】図１に示す増幅回路のクロック位相φ１及びφ
２の時の等価回路図である。
２の時の等価回路図である。
【図３】本発明の第２の実施例を示すオフセット不感型
ＳＣ増幅回路図である。
ＳＣ増幅回路図である。
【図４】本発明の第３の実施例を示すオフセット不感型
ＳＣ増幅回路図である。
ＳＣ増幅回路図である。
【図５】図４に示す増幅回路のクロック位相φ１及びφ
２の時の等価回路図である。
２の時の等価回路図である。
【図６】本発明の第４の実施例を示すオフセット不感型
ＳＣ増幅回路図である。
ＳＣ増幅回路図である。
【図７】従来の一例を示すオフセット不感型ＳＣ増幅回
路図である。
路図である。
【図８】図７に示す増幅回路のクロック位相φ１及びφ
２の時の等価回路図である。
２の時の等価回路図である。
【図９】従来のアナログスイッチとその等価回路を表わ
す図である。
す図である。
【図１０】従来のＳＣ増幅器の演算時に影響する寄生キ
ャパシタンスを付加した増幅回路図である。
ャパシタンスを付加した増幅回路図である。
１ オペアンプ Ｓ１〜Ｓ２２ スイッチ Ｃ，Ｃ１，Ｃ２ キャパシタ ＶＩ 入力端子 ＶＯ 出力端子 ＶＲ 基準電圧
Claims (7)
- 【請求項１】 アナログ入力端子に入力端が接続される
第一のキャパシタを備えた第一のビルディングブロック
と、正相接地され且つ前記第一のビルディングブロック
の出力端を反転入力端に接続する演算増幅器と、前記演
算増幅器の出力端および反転入力端間に接続される第二
のキャパシタを備えた第二のビルディングブロックと、
前記演算増幅器の出力端および反転入力端間に接続され
る複数のスイッチのみで構成される第三のビルディング
ブロックとを有することを特徴とするオフセット不感型
スイッチトキャパシタ増幅回路。 - 【請求項２】 前記第一のビルディングブロックは、前
記第一のキャパシタの他に、第一のクロック位相で前記
第一のキャパシタを前記アナログ入力端子に接続するス
イッチと、第二のクロック位相で前記第一のキャパシタ
を接地するスイッチとで構成される請求項１記載のオフ
セット不感型スイッチトキャパシタ増幅回路。 - 【請求項３】 前記第二のビルディングブロックは、前
記第二のキャパシタの他に、第二のクロック位相で前記
第二のキャパシタを前記演算増幅器の出力端に接続する
スイッチと、第一のクロック位相で前記第二のキャパシ
タを接地するスイッチとで構成される請求項１記載のオ
フセット不感型スイッチトキャパシタ増幅回路。 - 【請求項４】 前記第三のビルディングブロックは、前
記演算増幅器の出力端および反転入力端間に２個直列接
続され且つ第一のクロック位相でオンとなるスイッチ
と、前記２個直列接続されたスイッチの節点および接地
間に接続され且つ第二のクロック位相でオンとなるスイ
ッチとで構成される請求項１記載のオフセット不感型ス
イッチトキャパシタ増幅回路。 - 【請求項５】 アナログ入力端子に入力端が接続される
第一のキャパシタを備えた第一のビルディングブロック
と、正相接地され且つ前記第一のビルディングブロック
の出力端を反転入力端に接続する演算増幅器と、前記演
算増幅器の出力端および反転入力端間に接続される第二
のキャパシタを備えた第二のビルディングブロックと、
前記演算増幅器の出力端および反転入力端間に接続され
且つ第一のクロック位相でオンとなる複数個直列接続さ
れたスイッチ回路とを有することを特徴とするオフセッ
ト不感型スイッチトキャパシタ増幅回路。 - 【請求項６】 前記第一のビルディングブロックは、前
記第一のキャパシタの他に、第一のクロック位相で前記
第一のキャパシタを前記アナログ入力端子に接続するス
イッチと、第二のクロック位相で前記第一のキャパシタ
を接地するスイッチとで構成される請求項５記載のオフ
セット不感型スイッチトキャパシタ増幅回路。 - 【請求項７】 前記第二のビルディングブロックは、前
記第二のキャパシタの他に、第二のクロック位相で前記
第二のキャパシタを前記演算増幅器の出力端に接続する
スイッチと、第一のクロック位相で前記第二のキャパシ
タを接地するスイッチとで構成される請求項５記載のオ
フセット不感型スイッチトキャパシタ増幅回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP715892A JPH05243857A (ja) | 1992-01-20 | 1992-01-20 | オフセット不感型スイッチトキャパシタ増幅回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP715892A JPH05243857A (ja) | 1992-01-20 | 1992-01-20 | オフセット不感型スイッチトキャパシタ増幅回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05243857A true JPH05243857A (ja) | 1993-09-21 |
Family
ID=11658268
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP715892A Withdrawn JPH05243857A (ja) | 1992-01-20 | 1992-01-20 | オフセット不感型スイッチトキャパシタ増幅回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05243857A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08204509A (ja) * | 1995-01-25 | 1996-08-09 | Nec Corp | スイッチドキャパシタ回路 |
| EP0810730A2 (en) * | 1996-05-28 | 1997-12-03 | Matsushita Electric Industrial Co., Ltd. | Analog FIFO memory and switching device |
| US7612699B2 (en) | 2007-05-17 | 2009-11-03 | Denso Corporation | A/D converter circuit and A/D conversion method |
| CN102082554A (zh) * | 2009-11-27 | 2011-06-01 | 瑞萨电子株式会社 | 开关电容器放大器及其开关控制方法 |
-
1992
- 1992-01-20 JP JP715892A patent/JPH05243857A/ja not_active Withdrawn
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08204509A (ja) * | 1995-01-25 | 1996-08-09 | Nec Corp | スイッチドキャパシタ回路 |
| EP0810730A2 (en) * | 1996-05-28 | 1997-12-03 | Matsushita Electric Industrial Co., Ltd. | Analog FIFO memory and switching device |
| EP0810730A3 (en) * | 1996-05-28 | 1998-04-29 | Matsushita Electric Industrial Co., Ltd. | Analog FIFO memory and switching device |
| US5822236A (en) * | 1996-05-28 | 1998-10-13 | Matsushita Electric Industrial Co., Ltd. | Analog FIFO memory and switching device having a reset operation |
| US7612699B2 (en) | 2007-05-17 | 2009-11-03 | Denso Corporation | A/D converter circuit and A/D conversion method |
| CN102082554A (zh) * | 2009-11-27 | 2011-06-01 | 瑞萨电子株式会社 | 开关电容器放大器及其开关控制方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990408 |