JPS59172828A - アナログ電圧デジタル信号変換回路 - Google Patents
アナログ電圧デジタル信号変換回路Info
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- JPS59172828A JPS59172828A JP4810483A JP4810483A JPS59172828A JP S59172828 A JPS59172828 A JP S59172828A JP 4810483 A JP4810483 A JP 4810483A JP 4810483 A JP4810483 A JP 4810483A JP S59172828 A JPS59172828 A JP S59172828A
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- capacitor
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
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- H03M1/12—Analogue/digital converters
- H03M1/34—Analogue value compared with reference values
- H03M1/38—Analogue value compared with reference values sequentially only, e.g. successive approximation type
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- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は線型増幅回路（以下、オペアンプ−〇Ｐと略す
）、スイッチおよびコンデンサを回路要素として構成さ
れる逐次比較型アナログ電圧デジタル信号変換回路（以
下、へＤコンバータと称す）に関する。
）、スイッチおよびコンデンサを回路要素として構成さ
れる逐次比較型アナログ電圧デジタル信号変換回路（以
下、へＤコンバータと称す）に関する。
従来例の構成とその問題点
従来、ＡＤコンバータは、例えば、第１図に示されるよ
うに、オペアンプと重み伺けされた抵抗素子による、い
わゆるラダー抵抗構成とによって回路主部を構成し、こ
の出力をスイッチ群によって所定タイミングで取り出す
方式のものが代表的であるが、この回路方式によれば、
変換精度向上のため、比較基準電圧■ＲＥＦを分割する
抵抗素子群を各所定抵抗値に合わせるだめのトリミング
工程が必要で、この工程がなかなか面倒で、回路構成の
集積化、とりわけ、モノリシック集積回路化の大きな障
害になっていた。まだ、比較基準電圧を分割する手段と
して、抵抗の代りに、２個の等容量値コンデンサを用い
て、第２図のように、タイミングスイッチで結合し、そ
のコンデンサの電位を逐次スイッチ動作で取り出す方式
も知られているが、この場合、タイミングスイッチの応
動制御が複雑なため、その制御回路部分がかなり複雑に
なるという難点を有する。
うに、オペアンプと重み伺けされた抵抗素子による、い
わゆるラダー抵抗構成とによって回路主部を構成し、こ
の出力をスイッチ群によって所定タイミングで取り出す
方式のものが代表的であるが、この回路方式によれば、
変換精度向上のため、比較基準電圧■ＲＥＦを分割する
抵抗素子群を各所定抵抗値に合わせるだめのトリミング
工程が必要で、この工程がなかなか面倒で、回路構成の
集積化、とりわけ、モノリシック集積回路化の大きな障
害になっていた。まだ、比較基準電圧を分割する手段と
して、抵抗の代りに、２個の等容量値コンデンサを用い
て、第２図のように、タイミングスイッチで結合し、そ
のコンデンサの電位を逐次スイッチ動作で取り出す方式
も知られているが、この場合、タイミングスイッチの応
動制御が複雑なため、その制御回路部分がかなり複雑に
なるという難点を有する。
発明の目的
本発明は、コンデンサによって比較基準電圧を分割する
方式で、タイミングスイッチの開閉応動に簡単化し、モ
ノリシック集積回路化の容易なＡＤコンバータを提供す
るものである。
方式で、タイミングスイッチの開閉応動に簡単化し、モ
ノリシック集積回路化の容易なＡＤコンバータを提供す
るものである。
発明の構成
本発明は、要約するに、り９ツク信号に応動するスイッ
チにより、第１のコンデンサに所定の比較基準電圧レベ
ルの電荷を蓄電し、この電荷の％を第２のコンデンサに
移し、前記第１のコンデンサに残された電荷を放電し、
ついで、前記第２のコンデンサの電荷の％を前旧第１の
コンデンサに移す順次過程を繰返して、前記第１のコン
デンサの電位を公比％の等比級数的に減衰させるととも
に、その１クロック周期前の減衰レベルを第３のコンデ
ンサに保持し、この第３のコンデンサの電圧に前記第１
のコンデンサの電圧を加算した電圧レベルと入力信号電
圧とを電圧比較回路により比較し、前記入力信号電圧が
比較′電圧レベルより高いとき、前周期の比較電圧を前
記第３のコンデンサに保持し、前記入力信号電圧が比較
電圧レベルより低いとき、前周期に保持した比較電圧を
維持するように回路構成されたアナログ電圧デジタル信
号変換回路であり、これにより、スイッチ動作のタイミ
ングが比較的簡単に調整可能であり、回路構成も電界効
果型トランジスタ化による集積回路化が容易である０ 実施例の説明 第３図は本発明の回路構成を原理的に示したものであり
、等容量値の２個のコンデンサＣ１，Ｃ２をそなえ、初
期状態では、一方のコンデンサＣ２を比較基準電圧レベ
ルに蓄電し、他方のコンデンサは端子間電圧をｏｖにし
ておく。次に、クロック信号により、２つのコンデンサ
０１，０２間のスイッチＳ２．Ｓ４を連結して、両コン
デンサを縦続すると、電荷が両コ・ンデンサに分配され
て、それぞれのコンデンサの端子間電圧が前記比較基準
電圧の％になる。次のクロック信号でスイッチＳ２を接
地側に切り換えて、コンデンサＣ１の電荷を放電し、つ
いで、クロック信号により、再度コンデンサＣ１，Ｃ２
を縦続するという順次過程を繰シ返すと、コンデンサＣ
２の電荷、しだがって、その電位は、公比％とする等比
級数により、順次減少していく。そこで、これら一連の
減衰電位レベルを、逐次適当に組み合わせて、それと入
力のアナログ信号Ａとを電圧比較回路に入力し、その電
圧比較回路から出力を取り出せば、デジタル信号が得ら
れ、結果として、アナログ電圧デジタル信号変換が可能
である。なお、第３図で０３．Ｃ６は電圧保持用コンデ
ンサであり、ＯＰ１〜ＯＰ３はオペアンプ、Ｓ５．Ｓ９
．Ｓ１２は所定のクロック周期に応動するスイッチであ
る。
チにより、第１のコンデンサに所定の比較基準電圧レベ
ルの電荷を蓄電し、この電荷の％を第２のコンデンサに
移し、前記第１のコンデンサに残された電荷を放電し、
ついで、前記第２のコンデンサの電荷の％を前旧第１の
コンデンサに移す順次過程を繰返して、前記第１のコン
デンサの電位を公比％の等比級数的に減衰させるととも
に、その１クロック周期前の減衰レベルを第３のコンデ
ンサに保持し、この第３のコンデンサの電圧に前記第１
のコンデンサの電圧を加算した電圧レベルと入力信号電
圧とを電圧比較回路により比較し、前記入力信号電圧が
比較′電圧レベルより高いとき、前周期の比較電圧を前
記第３のコンデンサに保持し、前記入力信号電圧が比較
電圧レベルより低いとき、前周期に保持した比較電圧を
維持するように回路構成されたアナログ電圧デジタル信
号変換回路であり、これにより、スイッチ動作のタイミ
ングが比較的簡単に調整可能であり、回路構成も電界効
果型トランジスタ化による集積回路化が容易である０ 実施例の説明 第３図は本発明の回路構成を原理的に示したものであり
、等容量値の２個のコンデンサＣ１，Ｃ２をそなえ、初
期状態では、一方のコンデンサＣ２を比較基準電圧レベ
ルに蓄電し、他方のコンデンサは端子間電圧をｏｖにし
ておく。次に、クロック信号により、２つのコンデンサ
０１，０２間のスイッチＳ２．Ｓ４を連結して、両コン
デンサを縦続すると、電荷が両コ・ンデンサに分配され
て、それぞれのコンデンサの端子間電圧が前記比較基準
電圧の％になる。次のクロック信号でスイッチＳ２を接
地側に切り換えて、コンデンサＣ１の電荷を放電し、つ
いで、クロック信号により、再度コンデンサＣ１，Ｃ２
を縦続するという順次過程を繰シ返すと、コンデンサＣ
２の電荷、しだがって、その電位は、公比％とする等比
級数により、順次減少していく。そこで、これら一連の
減衰電位レベルを、逐次適当に組み合わせて、それと入
力のアナログ信号Ａとを電圧比較回路に入力し、その電
圧比較回路から出力を取り出せば、デジタル信号が得ら
れ、結果として、アナログ電圧デジタル信号変換が可能
である。なお、第３図で０３．Ｃ６は電圧保持用コンデ
ンサであり、ＯＰ１〜ＯＰ３はオペアンプ、Ｓ５．Ｓ９
．Ｓ１２は所定のクロック周期に応動するスイッチであ
る。
第４図は、本発明実施例回路図であり、スイッチ１〜２
０．コンデンサ０１〜Ｃ９，オペアンプｏＰ１〜ＯＰａ
およびインバータエＮｖ１を組み合わぜて、各スイッチ
を所定周期のクロック信号でタイミング動作させるもの
で、第５図に各スイッチ１〜２０のタイミング図を示す
。なお、第４図で、切り換えスイッチの可動片接点部の
白丸印は第６図タイミング図における高−レベルパＨ′
” 側、黒色印は、同じく、低レベル゛°Ｌ′′側を表
わしている０次に、第６図のタイミング図を参照して、
第４図の実施例回路の動作を詳しくのべる。
０．コンデンサ０１〜Ｃ９，オペアンプｏＰ１〜ＯＰａ
およびインバータエＮｖ１を組み合わぜて、各スイッチ
を所定周期のクロック信号でタイミング動作させるもの
で、第５図に各スイッチ１〜２０のタイミング図を示す
。なお、第４図で、切り換えスイッチの可動片接点部の
白丸印は第６図タイミング図における高−レベルパＨ′
” 側、黒色印は、同じく、低レベル゛°Ｌ′′側を表
わしている０次に、第６図のタイミング図を参照して、
第４図の実施例回路の動作を詳しくのべる。
まず、初期状態においては、スイッチ１およびスイッチ
２が、共に°Ｈ″側であるから、比較基準電圧Ｂの入力
がコンデンサＣ１に加わり、同コンデンサＣ１がそのレ
ベルに蓄電、保持される。スイッチ３〜スイツチ６がい
ずれもｕ Ｈｕ側であるから、コンデンサＣおよびコン
デンサＣ３ニハ、いずれもスイッチを介しての短絡状態
で、端子間電圧がＯ■である。また、その間、コンデン
サＣ４は、スイッチ７が“Ｌ ｎ側、スイッチ８、スイ
ッチ９およびスイッチ１９がいずれもＩＩ ＨＩＩ側で
あることから、出力帰還線を通じて、そのオフセット電
圧の符号反転電圧に保持され、これがオペアンプＯＰ１
の初期入力電圧になる。同様に、オペアンプＯＰ２の面
入力端子間に結合されるコンデンサＣ６も、スイッチ１
ｏがＬ ＋＋側、スイッチ１１およびスイッチ２ｏがパ
Ｈ′″側であることにより、オペアンプＯＰ２のオフセ
ット電圧の符号、反転電圧に保持される。さらに、オペ
アンプＯＰｓは、スイッチ１６が“°Ｈ″側で導通、ス
イッチ１５がＬ ＩＩ側で、コンデンサＣ８がその面入
力端子間に結合されてオフセット電圧の符号反転電圧に
保持される。なお、スイッチ１３およびスイッチ１４は
共に“°Ｌ゛側であり、これにより、オペアンプＯＰ３
が入力信号電圧Ａと比較基準電圧Ｂとの入力待ちの状態
にあり、スイッチ１８は“′Ｌ゛′側、すなわち非導通
であり、インバータＩＮＶ１を介しての出力端子Ｃには
初期設定の出力変動が現われないようにしている。
２が、共に°Ｈ″側であるから、比較基準電圧Ｂの入力
がコンデンサＣ１に加わり、同コンデンサＣ１がそのレ
ベルに蓄電、保持される。スイッチ３〜スイツチ６がい
ずれもｕ Ｈｕ側であるから、コンデンサＣおよびコン
デンサＣ３ニハ、いずれもスイッチを介しての短絡状態
で、端子間電圧がＯ■である。また、その間、コンデン
サＣ４は、スイッチ７が“Ｌ ｎ側、スイッチ８、スイ
ッチ９およびスイッチ１９がいずれもＩＩ ＨＩＩ側で
あることから、出力帰還線を通じて、そのオフセット電
圧の符号反転電圧に保持され、これがオペアンプＯＰ１
の初期入力電圧になる。同様に、オペアンプＯＰ２の面
入力端子間に結合されるコンデンサＣ６も、スイッチ１
ｏがＬ ＋＋側、スイッチ１１およびスイッチ２ｏがパ
Ｈ′″側であることにより、オペアンプＯＰ２のオフセ
ット電圧の符号、反転電圧に保持される。さらに、オペ
アンプＯＰｓは、スイッチ１６が“°Ｈ″側で導通、ス
イッチ１５がＬ ＩＩ側で、コンデンサＣ８がその面入
力端子間に結合されてオフセット電圧の符号反転電圧に
保持される。なお、スイッチ１３およびスイッチ１４は
共に“°Ｌ゛側であり、これにより、オペアンプＯＰ３
が入力信号電圧Ａと比較基準電圧Ｂとの入力待ちの状態
にあり、スイッチ１８は“′Ｌ゛′側、すなわち非導通
であり、インバータＩＮＶ１を介しての出力端子Ｃには
初期設定の出力変動が現われないようにしている。
第２段階として、スイッチ１ 、スイッチ２およびスイ
ッチ３を、クロック信号により切り換えて、それぞれ、
′Ｌ′′側にすると、コンデンサＣ１の電荷はその半分
（３Ａ）がコンデンサＣ２に移され、この結果、コンデ
ンサＣ１，Ｃ２とも端子間電圧が初期の比較基準入力電
圧の％値になる。
ッチ３を、クロック信号により切り換えて、それぞれ、
′Ｌ′′側にすると、コンデンサＣ１の電荷はその半分
（３Ａ）がコンデンサＣ２に移され、この結果、コンデ
ンサＣ１，Ｃ２とも端子間電圧が初期の比較基準入力電
圧の％値になる。
第３段として、スイッチ４．スイッチ６、スイッチ８お
よびスイッチ１９が各′Ｌ′′側に、スイッチ２および
スイッチ７が各゛Ｈ′”側に、それぞれクロック信号に
よって切り換えられると、オペアンプｏＰ１の＋側入力
端子には、コンデンサＣ４を通じて、コンデンサＣ２と
コンデンサＣ３とに保持された各電圧の和のレベルが比
較基準電圧として印加される。詳細にみると、オペアン
プＯＰ１の＋側入力端子には、コンデンサＣ，−，Ｃ３
および同Ｃ４が直列に接続されるが、この段階では、コ
ンデンサＣ３に電荷はなく、また、コンデンサＣ４の電
荷はオフセット電圧を打ち消すだけの電圧レベルであり
、結局、コンデンサＣ２の端子間電圧レベルがこのオペ
アンプＯＰ１に加えられ、このオペアンプ○Ｐ１の電圧
ホロワ−回路構成により、その出力側のコンデンサＣ５
にはコンデンサＣ２の端子間電圧レベルが蓄電される。
よびスイッチ１９が各′Ｌ′′側に、スイッチ２および
スイッチ７が各゛Ｈ′”側に、それぞれクロック信号に
よって切り換えられると、オペアンプｏＰ１の＋側入力
端子には、コンデンサＣ４を通じて、コンデンサＣ２と
コンデンサＣ３とに保持された各電圧の和のレベルが比
較基準電圧として印加される。詳細にみると、オペアン
プＯＰ１の＋側入力端子には、コンデンサＣ，−，Ｃ３
および同Ｃ４が直列に接続されるが、この段階では、コ
ンデンサＣ３に電荷はなく、また、コンデンサＣ４の電
荷はオフセット電圧を打ち消すだけの電圧レベルであり
、結局、コンデンサＣ２の端子間電圧レベルがこのオペ
アンプＯＰ１に加えられ、このオペアンプ○Ｐ１の電圧
ホロワ−回路構成により、その出力側のコンデンサＣ５
にはコンデンサＣ２の端子間電圧レベルが蓄電される。
なお、この段階でコンデンサＣ１に残る電荷はスイッチ
２（”Ｈ”側接続）およびスイッチ１（”Ｌ’”側接続
）を通じて放電される。
２（”Ｈ”側接続）およびスイッチ１（”Ｌ’”側接続
）を通じて放電される。
第４段階として、スイッチ２．スイッチ７、スイッチ９
．スイッチ１１およびスイッチ２０が′Ｌ′′側に、ま
た、スイッチ４．スイッチ５．スイッチ８．スイッチ１
ｏおよびスイッチ１９が“Ｈ′側に、それぞれ、クロッ
ク信号によシ切り換えられると、コンデンサＣ２の電荷
の半分がコンデンサＣ３に移し返され、同時に、オペア
ンプＯＰ１は、コンデンサＣ６が出力側から切り離され
、入力状態がコンデンサＣ４のオフセント保持状態にな
る。一方、オペアンプＯＰ２に関しては、コンデンサＣ
５およびコンデンサＣ６が直列でその＋側入力端子に接
続されるから、その出力は。
．スイッチ１１およびスイッチ２０が′Ｌ′′側に、ま
た、スイッチ４．スイッチ５．スイッチ８．スイッチ１
ｏおよびスイッチ１９が“Ｈ′側に、それぞれ、クロッ
ク信号によシ切り換えられると、コンデンサＣ２の電荷
の半分がコンデンサＣ３に移し返され、同時に、オペア
ンプＯＰ１は、コンデンサＣ６が出力側から切り離され
、入力状態がコンデンサＣ４のオフセント保持状態にな
る。一方、オペアンプＯＰ２に関しては、コンデンサＣ
５およびコンデンサＣ６が直列でその＋側入力端子に接
続されるから、その出力は。
コンデンサＣ６によってオフセントが打ち消され、コン
デンサＣ６の端子間電圧に等しくなること。
デンサＣ６の端子間電圧に等しくなること。
前記第３段階でのオペアンプＯＰ１の動作と同様である
。そして、その出力は、スイッチ１３およびスイッチ１
４がＨ゛側にあることから、これらを通じて、入力信号
電圧Ａとの差電圧として、コンデンサＣ７に保持される
。つまり、この段階でアナログ入力信号レベルがコンデ
ンサ７に保持されることになる。
。そして、その出力は、スイッチ１３およびスイッチ１
４がＨ゛側にあることから、これらを通じて、入力信号
電圧Ａとの差電圧として、コンデンサＣ７に保持される
。つまり、この段階でアナログ入力信号レベルがコンデ
ンサ７に保持されることになる。
次に、第５段階として、スイッチ２．スイッチ７、スイ
ッチ９．スイソ’；Ｆ−１１，スイノ−ｆ−１５。
ッチ９．スイソ’；Ｆ−１１，スイノ−ｆ−１５。
スイッチ１７．スイッチ１８およびスイッチ２０が“′
Ｈ″側に、そして、スイッチ４．スイッチ５スイツチ６
、スイッチ８．スイッチ１０．スイソチ１３．スイッチ
１４ 、スイッチ１６およびスイッチ１９がＩＩ Ｌ
ＩＩ側に、それぞれ、クロンク信号によって切り換えら
れると、コンデンサＣ１の電荷は放電され、同時に、オ
ペアンプ○Ｐ１には、コンデンサＣ２，コンデンサＣ４
およびコンデンサＣ３の直列接続による電圧レベルが入
力され、この電圧レベルがコンデンサＣ５に蓄電される
。
Ｈ″側に、そして、スイッチ４．スイッチ５スイツチ６
、スイッチ８．スイッチ１０．スイソチ１３．スイッチ
１４ 、スイッチ１６およびスイッチ１９がＩＩ Ｌ
ＩＩ側に、それぞれ、クロンク信号によって切り換えら
れると、コンデンサＣ１の電荷は放電され、同時に、オ
ペアンプ○Ｐ１には、コンデンサＣ２，コンデンサＣ４
およびコンデンサＣ３の直列接続による電圧レベルが入
力され、この電圧レベルがコンデンサＣ５に蓄電される
。
このとき、オペアンプＯＰ２は、オフセット電圧の符号
反転電圧がコンデンサＣ６に蓄電され、この状態で動作
する。一方、オペアンプＯＰ３は、先の段階でコンデン
サＣ７に保持された電圧とコンデンサＣ８に保持された
オフセットの符号反転電圧との和の電圧レベル、つ１す
、入力オフセットを牧正した形で、入力信号電圧へとコ
ンデンサＣ２に蓄電された比較基準電圧とを比較して、
その結果を出力する。そして、この出力が最上位の桁（
１ｖｆｓ Ｂ ）のビット出力となり、これがコンデン
サＣ９に保持され、インバータＩＮＶ１で反転されて、
出力端子Ｃに取り出される。丑だ、上記ＭＳＢのビット
出力は、スイッチ１２のオン／オフ制御にも用いられ、
同出力が高レベル時にはスイッチ１２をオフに、同出力
が低レベル時にはスイッチ１２をオンに、それぞれ、制
御する。すなわち、比較基準電圧にくらべて、入力信号
電圧Ａが高い場合にはスイッチ１２がオンになって、比
較しようとしているビットの重みの電圧をコンデンサＣ
３に加算する。入力信号電圧が低い場合には、スイッチ
１２はオフで、コンデンサＣ３への加算はない。
反転電圧がコンデンサＣ６に蓄電され、この状態で動作
する。一方、オペアンプＯＰ３は、先の段階でコンデン
サＣ７に保持された電圧とコンデンサＣ８に保持された
オフセットの符号反転電圧との和の電圧レベル、つ１す
、入力オフセットを牧正した形で、入力信号電圧へとコ
ンデンサＣ２に蓄電された比較基準電圧とを比較して、
その結果を出力する。そして、この出力が最上位の桁（
１ｖｆｓ Ｂ ）のビット出力となり、これがコンデン
サＣ９に保持され、インバータＩＮＶ１で反転されて、
出力端子Ｃに取り出される。丑だ、上記ＭＳＢのビット
出力は、スイッチ１２のオン／オフ制御にも用いられ、
同出力が高レベル時にはスイッチ１２をオフに、同出力
が低レベル時にはスイッチ１２をオンに、それぞれ、制
御する。すなわち、比較基準電圧にくらべて、入力信号
電圧Ａが高い場合にはスイッチ１２がオンになって、比
較しようとしているビットの重みの電圧をコンデンサＣ
３に加算する。入力信号電圧が低い場合には、スイッチ
１２はオフで、コンデンサＣ３への加算はない。
前述の第４．第６段階を交互に繰り返すと、コンデンサ
Ｃ２の線片電圧は、公比％の等比級数で、順次減衰する
。それに伴ない、出力端子Ｃに現われる出力電圧も、入
力信号電圧Ａが、その順次減衰電圧レベルを比較基準電
圧として、この比較基準電圧と比較されて、シリアルに
取り出される入力信号電圧Ａは、全比較期間中、保持さ
れるものとする。そして、この第４．第６段階の繰り返
し回数でデジタル変換されるビット数すなわち、アナロ
グ電圧−デジタル信号変換の分解能が決捷り、アナログ
入力レベルに応じて、そのデジタル信号出力は順次最下
位の桁（ＬＳＢ）側へ移行する０この出力は、−１だ、
後段にシフトレジスタ等を接続して、パラレルなデジタ
ル信号出力にすることもできる。
Ｃ２の線片電圧は、公比％の等比級数で、順次減衰する
。それに伴ない、出力端子Ｃに現われる出力電圧も、入
力信号電圧Ａが、その順次減衰電圧レベルを比較基準電
圧として、この比較基準電圧と比較されて、シリアルに
取り出される入力信号電圧Ａは、全比較期間中、保持さ
れるものとする。そして、この第４．第６段階の繰り返
し回数でデジタル変換されるビット数すなわち、アナロ
グ電圧−デジタル信号変換の分解能が決捷り、アナログ
入力レベルに応じて、そのデジタル信号出力は順次最下
位の桁（ＬＳＢ）側へ移行する０この出力は、−１だ、
後段にシフトレジスタ等を接続して、パラレルなデジタ
ル信号出力にすることもできる。
なお、第４図中の各スイッチ１〜２０の可動片側の接続
状態はランダムであるが、その動作は。
状態はランダムであるが、その動作は。
第５図のタイミング図にしたがうものである。
第６図は、本発明実施例回路の具体化として、前記第５
図中の各スイッチ１〜２０をトランスファゲート回路で
表わしだ回路図であり、第７図にそのトランスファゲー
ト回路を相補形電界効果半導体装置（以下、単に、０Ｍ
Ｏ３と略す）で構成したときの表示形態を示す。第６図
と第５図との対応関係は、同一構成要素には同一符号を
付しているが、トランスファゲート回路は機能にしたが
って選択できるように設けられており、その数が合判し
ていない点は、第６図が機能本位に表わされており、本
質的には同一である０第６図示の回路構成は、オペアン
プＱＰ１〜ＯＰ３ならびに出力バノファ用のインバータ
エＮ■１をＣＭＯ８回路要素で実現ずれは、全ての回路
構成要素を０ＭＯ３で実現でき、設計、プロセスとも、
単一化され、モノリノノク化が容易に達成できる。
図中の各スイッチ１〜２０をトランスファゲート回路で
表わしだ回路図であり、第７図にそのトランスファゲー
ト回路を相補形電界効果半導体装置（以下、単に、０Ｍ
Ｏ３と略す）で構成したときの表示形態を示す。第６図
と第５図との対応関係は、同一構成要素には同一符号を
付しているが、トランスファゲート回路は機能にしたが
って選択できるように設けられており、その数が合判し
ていない点は、第６図が機能本位に表わされており、本
質的には同一である０第６図示の回路構成は、オペアン
プＱＰ１〜ＯＰ３ならびに出力バノファ用のインバータ
エＮ■１をＣＭＯ８回路要素で実現ずれは、全ての回路
構成要素を０ＭＯ３で実現でき、設計、プロセスとも、
単一化され、モノリノノク化が容易に達成できる。
発明の効果
以」二に詳しくのべたように、本発明によれは、コンデ
ンサＣ１，Ｃ２を等容量値にさえすれば、他のコンデン
サの容量は、原理的には任意の値でよく、したがって、
トリミング工程の省略化が可能である。捷だ、オペアン
プはオフセント調整機能を持つにもかかわらず、スイッ
チの制御のタイミングは比較的簡単である。加えて、本
発明の回路は、モノリシック集積回路化にも適し、ＡＤ
コンバータの実現を容易にする工業的利点も犬である。
ンサＣ１，Ｃ２を等容量値にさえすれば、他のコンデン
サの容量は、原理的には任意の値でよく、したがって、
トリミング工程の省略化が可能である。捷だ、オペアン
プはオフセント調整機能を持つにもかかわらず、スイッ
チの制御のタイミングは比較的簡単である。加えて、本
発明の回路は、モノリシック集積回路化にも適し、ＡＤ
コンバータの実現を容易にする工業的利点も犬である。
第１図および第２図は従来のＡＤコンバータの主要部回
路例、第３図は本発明実施例回路の原理図、第４図は本
発明実施例回路図、第５図は動作タイミング図、第６図
は本発明実施例の一具体回路図、第７図は回路要素の表
示例を示すものである。
路例、第３図は本発明実施例回路の原理図、第４図は本
発明実施例回路図、第５図は動作タイミング図、第６図
は本発明実施例の一具体回路図、第７図は回路要素の表
示例を示すものである。
Claims (4)
- （１） クロック信号に応動するスイッチにより、第
１のコンデンサに所定の比較基準電圧レベルの電荷を蓄
電し、この電荷の％を第２のコンデンサに移し、前記第
１のコンデンサに残された電荷を放′屯し、ついで、前
記第２のコンデンサの電荷の％を前記第１のコンデンサ
に移す順次過程を繰返して、前記第１のコンデンサの電
位を公比％の等比級数的に減衰させるとともに、その１
クロック周期前の減衰レベルを′第３のコンデンサに保
持し、この第３のコンデンサの電圧に前記第１のコンデ
ンサの電圧を加算した電圧レベルと入力信号′亀圧とを
電圧比較回路により比較し、前記入力信号電圧か比較電
圧レベルより高いとき、今周期の比較電圧を前記第３の
コンデンサに保持し、前記入力信号電圧が比較電圧レベ
ルより低いとき、前周期に保持した比較電圧を維持する
ように回路構成されたアナログ電圧デジタル信号変換回
路。 - （２）第１．第２の両コンデンサが等容量値でなる特許
請求の範囲第１項に記載のアナログ電圧デジタル信号変
換回路。 - （３） スイッチがトランスファゲート回路構成でな
る特許請求の範囲第１項記載のアナログ電圧デジタル信
号変換回路。 - （４） スイッチおよび電圧比較回路か電界効果型ト
ランジスタを回路要素として構成された特許請求の範囲
第１項に記載のアナログ電圧デジタル信号変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4810483A JPS59172828A (ja) | 1983-03-22 | 1983-03-22 | アナログ電圧デジタル信号変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4810483A JPS59172828A (ja) | 1983-03-22 | 1983-03-22 | アナログ電圧デジタル信号変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59172828A true JPS59172828A (ja) | 1984-09-29 |
Family
ID=12794002
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4810483A Pending JPS59172828A (ja) | 1983-03-22 | 1983-03-22 | アナログ電圧デジタル信号変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59172828A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62155524U (ja) * | 1986-03-25 | 1987-10-02 | ||
| CN102006075A (zh) * | 2010-12-23 | 2011-04-06 | 复旦大学 | 一种能量节省型电容阵列的逐次逼近型模数转换器 |
-
1983
- 1983-03-22 JP JP4810483A patent/JPS59172828A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62155524U (ja) * | 1986-03-25 | 1987-10-02 | ||
| CN102006075A (zh) * | 2010-12-23 | 2011-04-06 | 复旦大学 | 一种能量节省型电容阵列的逐次逼近型模数转换器 |
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