JPH0322103B2 - - Google Patents

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JPH0322103B2
JPH0322103B2 JP54008666A JP866679A JPH0322103B2 JP H0322103 B2 JPH0322103 B2 JP H0322103B2 JP 54008666 A JP54008666 A JP 54008666A JP 866679 A JP866679 A JP 866679A JP H0322103 B2 JPH0322103 B2 JP H0322103B2
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JP
Japan
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input
switch
pair
clock
inverter
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JP54008666A
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JPS54111247A (en
Inventor
Pii Retsudofuaan Toomasu
Jon Konorii Juniaa Josefu
Emu Furetsudorikusen Toomasu
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
National Semiconductor Corp
Original Assignee
National Semiconductor Corp
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Publication date
Application filed by National Semiconductor Corp filed Critical National Semiconductor Corp
Publication of JPS54111247A publication Critical patent/JPS54111247A/ja
Publication of JPH0322103B2 publication Critical patent/JPH0322103B2/ja
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/22—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral
    • H03K5/24—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude
    • H03K5/2472—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using field effect transistors
    • H03K5/249—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using field effect transistors using clock signals
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R19/00—Arrangements for measuring currents or voltages or for indicating presence or sign thereof
    • G01R19/0038—Circuits for comparing several input signals and for indicating the result of this comparison, e.g. equal, different, greater, smaller (comparing pulses or pulse trains according to amplitude)
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R19/00—Arrangements for measuring currents or voltages or for indicating presence or sign thereof
    • G01R19/165—Indicating that current or voltage is either above or below a predetermined value or within or outside a predetermined range of values
    • G01R19/16504—Indicating that current or voltage is either above or below a predetermined value or within or outside a predetermined range of values characterised by the components employed
    • G01R19/16519—Indicating that current or voltage is either above or below a predetermined value or within or outside a predetermined range of values characterised by the components employed using FET's
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
    • H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
    • H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
    • H03K17/693—Switching arrangements with several input- or output-terminals, e.g. multiplexers, distributors

Description

【発明の詳細な説明】 本発明は比較回路を用いた入力電圧一致回路に
関する。
高利得、コンデンサ結合、チヨツパ安定化、直
流電圧増幅器は複数の入力スイツチ対にコンデン
サ結合されており、該入力スイツチ対の各々はこ
の増幅器への１対の入力端子のうちの１つに交互
に結合されている。このように、複数の反転及び
非反転入力の対を有している電圧比較器がもたら
される。この入力の相対的な寄与はこのスイツチ
対の結合コンデンサを比に分けることにより重み
づけされる。
比較器は従来技術においても既知であり高度に
発達している。典型的には、このような装置はあ
るアナログ電圧を別の電圧と比較し、どちらの入
力電圧が他の入力よりも高いかを示すデジタル出
力を与える。通常では、この比較器は単に差動入
力ステージを有する高利得直流結合増幅器であ
る。線形集積回路技術は高品質精密比較器を製造
するために典型的に用いられる。一般的に、この
ような装置は適切な低オフセツト電圧を達成する
ために製造中（あるいは製造後）トリムされねば
ならない。
MOS技術によつては比較器に適する高利得線
形増幅器を製造することは極めて困難であること
がわかつている。従つて、Ｄ／Ａ及びＡ／Ｄ応用
においてはハイブリツド技術が高特性精密装置に
対し用いられている。更に、最近はもしチヨツパ
安定化コンデンサ増幅器ステージが用いられるな
らばMOS比較器において適当な精度が達成され
ることがわかつている。このように、比較器の機
能はMOS装置のLSIを用いて単一のチツプ中に
集積化されることができる。スイツチング過渡抑
制及びメタル化誤差補償の問題が解決されたので
MOS比較器は実際的なものとなつた。例えば、
ThomasP.Redfernにより1976年10月12日に出願
された出願番号第731269号、名称「CMOS、比
較器回路及び製造方法」という係属中の出願を参
照されたい。
本発明の目的は、少なくとも２つの入力端子対
を有し、該入力端子対における入力電圧の極性が
反転したとき、該入力電圧を反転して印加しない
で入力電圧の差の一致を取る回路を提供すること
にある。
これらの及び他の目的は以下のようにMOS形
式において達成される。利得ブロツクは複数のコ
ンデンサ結合インバータ−ステージをカスケード
接続することにより与えられる。各インバータ−
はオンにされた時そのステージをトリツプポイン
トへ駆動する、クロツクされたスイツチを備えて
いる。クロツクスイツチがオフの時このカスケー
ドは、このスイツチオン間隔中の入力に対して入
力の関数として高あるいは低となる出力を伴う、
入力ポテンシヤルに対する高利得応答を有する。
相補にクロツクされる一対の入力スイツチは、一
対の入力端子を結合コンデンサを介して利得ブロ
ツクへ交互に接続する。実際にこの出力は二つの
入力関数であり、入力差に応答する。入力の極性
はこの入力スイツチ対へのクロツクを反転するこ
とにより容易に逆にできる。別の入力スイツチが
利得ブロツク入力に容量結合されることができ、
これにより複数の入力対が提供される。もし、結
合コンデンサが同じに作られるならば、これらの
入力が同じ重みを有する。このようにすること
は、MOS技術において比較的容易に達成される。
入力の重み付けは所望の重み付け係数に応じて結
合コンデンサを比に分けることにより行なわれ
る。
第１図はPMOSあるいはNMOS回路に共通に
用いられた典型的な高特性比較器を示す。
CMOSを用いてこれらのスイツチ（及び第２図、
第３図及び第４図のスイツチ）は伝送ゲートによ
り置換できる。この装置の中心部はゲインブロツ
ク１０である。三つのインバータ−１１ないし１
３は各々が実質的な利得を有し、極めて高い全体
利得を達成するために、カスケード接続されて示
されている。例えば、典型的なMOSインバータ
−は10ないし50の範囲の利得を有しうる。もし、
それらの各々が50という利得を有するならブロツ
ク１０における全利得は125000である。この回路
が５ボルト論理レベルで動作されるならば、線形
入力範囲は40マイクロボルトである。一方、図示
されていないが、これらインバータ−ステージの
各々は通常Vccと表示される動作電位源から電力
供給を受ける。
それぞれののインバータ−はコンデンサ１４な
いし１６により容量結合されており、この増幅器
は直流利得特性を与えるようにチヨツパ安定化さ
れている。スイツチ１７ないし１９は各インバー
タ−の出力を入力へ戻すように周期的に接続す
る。そしてこれらのスイツチは（図示されていな
い）クロツク源２２からインバータ−２３を介し
パラレルに駆動される。以下の説明のために、こ
れらのMOSスイツチは、そのゲートが高即ち論
理１にある時オンであり、低即ち論理０にある時
オフであると仮定する。このようにクロツクが高
の時には、スイツチ１７ないし１９は全てオンで
ある。この条件に対しては、各インバータ−は入
力電圧が出力電圧に等しくなるようなバイアスポ
イントへ強制的に移される。これは通常は、トリ
ツプポイントと呼ばれ、典型的にはインバータ−
供給電圧の１／２に近ずく。同時にスイツチ２４
はオンになり、回路ノード２０は例えば、点線に
より示されるように接地されている端子２５にお
けるREFに戻される。コンデンサ１４はインバ
ータ−１１の入力トリツプポイントの電位まです
ぐに充電される。コンデンサ１５はインバータ−
１１と１２との間のトリツプポイントにおける差
まですぐに充電される。コンデンサ１６はインバ
ータ−１２と１３との間のトリツプポイントの差
まですぐに充電される。出力端子２１はインバー
タ−１３のトリツプポイントにある。クロツクの
持続時間はコンデンサ１４ないし１６が十分に充
電される時間を保証するのに十分な長さにされて
いる。この時ノード２０はVREFあるいは接地電位
にある。
２２のクロツクが高になつた時クロツクは低と
なり、スイツチ１７ないし１９及び２４をオフに
する。スイツチ２７はオンとなり、入力端子２８
をノード２０に結合する。このノード２０は次に
端子２８の電位に従つて変化する。もしVINが接
地電位にあれば、出力端子２１は先に確立された
トリツプポイントにそのままある。VINがおよそ
20マイクロボルト以上接地電位より上にあれば、
端子２１は論理０となる。VINがおよそ20マイク
ロボルトより大きく接地より下（負）にあれば端
子２１は論理１となる。
線形40マイクロボルト増幅器レンジ内では、そ
の利得は(1)式のようになる。
Ａ＝−VIN（A11・A12・A13・Ｋ） (1) ここで、Ａは増幅器１０の利得であり、 A11−A13は各インバータ−ステージの利得で
あり、 Ｋは以下に述べられる容量性分割比を表わす１
より小さい定数である。
わかるように、各インバータ−１１ないし１３
は入力結合コンデンサ１４ないし１６を備え、接
地面に対するストレイあるいはシヤント寄生容量
２９ないし３１を有する。このように、各インバ
ータ−は組込みの容量性信号減衰器を備えてい
る。しかしながら、結合容量値がこの浮遊容量値
に対して大きくされると減衰はほとんどない。典
型的な設計は、前述の利得125000を61400に減少
するように、各結合コンデンサに対しておよそ
0.8の減衰を与える。これは浮遊容量をなしで得
られる40マイクロボルトに変わつて、およそ80
（あるいは±40）マイクロボルトの入力感度を与
える。
従つて、この回路は直流まで動作する極めて高
い利得の増幅器を示す。オフセツト電圧がゼロで
あるということは、完全なスイツチを使用するこ
とにより得られ、このオフセツトは温度あるいは
時間によつてドリフトしない。
利得ブロツク１０は、三つのインバータ−１１
ないし１３を示しているので式(1)のＡが負である
が、いかなる数のインバータ−も使用できる。偶
数に対しては、Ａは正である。実際には、その数
は各インバータ−の利得及び要求された感度によ
る。
第１ａ図は、第１図の装置に対し使用された記
号を示す。この記号は、簡単なクロツクされた比
較器を示している。
ところで、アナログ−デジタル（Ａ／Ｄ）変換
器には、デジタル−アナログ変換器（DAC）、比
較器、及び逐次近似レジスタを組み合わせたタイ
プのものが知られている。第１図に示される比較
器は、このタイプのＡ／Ｄ変換器の比較器として
用いられうる。このようなＡ／Ｄ変換器がIC化
される場合、ICが単一電源で動作することがし
ばしば望ましいことは周知である。その場合、第
１図に示される比較器には、電源電圧として正の
Vcc電圧が付与され、もう一方の電源電圧には接
地が用いられる。またDACも正のVccの電源電
圧で動作するので、入力端子２５に印加される電
圧も接地か正電圧となる。従つて、入力端子２８
に印加されるアナログ電圧が正の場合には、第１
図に示される比較器は、正常な比較動作を行い、
２つの入力端子２５，２８に印加された電圧の一
致を判定することができるが、このアナログ電圧
が負の場合には、第１図に示される比較器は、上
記一致を判定できない。この問題を解決する方法
としては、以下のような手段が考えられる。即
ち、スイツチ２７，２４及びコンデンサ１４をも
う一組み、第１図に示される構成と同じ構成にし
てインバータ１１の入力に接続する。そして、こ
れら２つのスイツチ対のそれぞれにおいて、スイ
ツチ対の入力対と、入力端子対２５，２８との間
の入力ラインに、入力端子対に印加される電圧の
差の極性の反転に応じて入力ラインを切換える、
即ち第１図の比較器の入力を切換える手段を設け
る。このような切換えは、スイツチング接続のよ
うな物理的手段か、二極双投スイツチDPDT等
によりなされうる。しかしながら、このように、
信号経路にスイツチング素子を設けることは望ま
しくない。それは、スイツチング素子が作動する
とスイツチング・ノイズが発生するからである。
このスイツチング・ノイズは、印加されるアナロ
グ電圧や基準電圧に重畳されて第１図の比較器に
入力されるので、誤つた一致の判定を生じる。本
発明は、このような問題点を解決するものであ
る。
第２図は、本発明による複数の入力対を備えた
比較器を示す。スイツチ２４及び２７は、コンデ
ンサ１４により、増幅器１０に結合されたスイツ
チ対３０を構成している。第２のスイツチ対３１
は、コンデンサ３２により増幅器１０へ結合され
ている。第２図の比較器は、４つの入力２５，２
８，３３及び３４を有している。出力端子２１へ
の比較器動作に対しては、入力２８及び３３は反
転しており、一方入力２５及び３４は非反転であ
る。第２ａ図は、提案された記号を示している。
第２図の回路において、ノード２０はコンデン
サ１４及びコンデンサ３２を介して２つの入力を
参照する。このように比較器の出力は、次のよう
な入力端子電位に関係している。
VOUT＝（V34＋V25）−（V33＋V28） (2) この式は、C14＝C32であることを仮定している。
多くの用途において、信号に対する回路応答に
重み付けすることは望まれている。特に、デジタ
ル−アナログ変換器（DAC）、比較器、及び逐次
近似レジスタを組み合わせたアナログ−デジタル
（Ａ／Ｄ）変換器においては、重み付けは、二つ
以上の低分解度デジタル−アナログコンバータ
（DAC）を用いて単一のDACを構成するために
有用である。ここで、低分解度とは、DACのデ
ジタル信号のビツト数が例えば２ビツトのように
少ないことを意味する。このようにして構成され
た単一のDACは、用いられた低分解度DACのデ
ジタル信号のビツト数の総和である全分解度を有
している。例えば、４ビツトのデジタル信号の
DACを２つと、１：４の重み付けを用いて構成
された単一のDACは４ビツトのデジタル信号を
アナログ変換でき、つまり４ビツトの全分解度を
有するといえる。
例えば、第２図の比較器は、正のアナログ電圧
を端子２５に結合することにより、あるいは、負
のアナログ電圧を端子２８に結合することにより
使用される。なお、他方の端子、前者では端子２
８、後者では端子２５には、基準電位、典型的に
は接地電位が与えられる。二つの４−ビツト
DAC、即ち第１のDACと第２のDACが、それぞ
れ端子３３及び３４に結合される。ただし、第２
のDACは、第１のDACの最小位のビツト値に対
応するアナログ値に等しいフルスケールを有する
ようにされている。つまり、第２のDACは、下
位４ビツトに対応したアナログ値を、また第１の
DACは、上位４ビツトに対応したアナログ値を
出力する。このような構成により、上述の逐次近
似型Ａ／Ｄ変換器における、DACと比較器の部
分が構成される。この結果、従来の抵抗ラダーと
スイツチ群のみを用いたデジタル−アナログ変換
器と、比較器との構成に比して、構成要素が少な
くてすみ、従つてICチツプ上の占有面積も少な
くてすむ。この点で、第２図の比較器は、逐次近
似型Ａ／Ｄ変換器（上記例においては８−ビツト
容量のもの）の中心をなすもの、即ち本質的構成
要素として用いられる。
入力の重み付けは、コンデンサ１４と１２とを
等しくなくすることにより行なわれる。スイツチ
３０及び３１の入力は、次にコンデンサ比により
重み付けされる。例えば、もしコンデンサ１４が
コンデンサ３２の容量の10倍であつたならば、入
力２５及び２８は、入力３３及び３４よりも10倍
効果が大きい。
第２図の回路の利点の１つは、入力極性の切り
換えが容易であることである。例えば、もし、ス
イツチ対３０に加えられたクロツク及びクロツク
信号のタイミングが逆にされれば、入力極性の方
向は逆にされる。入力端子対２５及び２８と、３
３及び３４と、スイツチ対３０，３１の入力との
間の入力ラインにおいて、切換えを行わないの
で、スイツチング・ノイズは発生しない。そし
て、スイツチ対３０，３１に加えられるクロツク
のタイミングのみが逆にされるだけなので、増幅
器１０の入力であるノード２０からみた場合、こ
のような入力極性の切換えが回路応答へ与える影
響において、スイツチング・ノイズ等のいかなる
認識できる変化もない。前述のように、入力の極
性は反対に切り換えられる。入力端子対２５及び
２８と、３３及び３４と、スイツチ対３０，３１
の入力との間の入力ラインにおいて、切換えを行
なうと、スイツチング・ノイズが発生して、誤つ
た一致の判定を生じる原因となる。特に、高利得
の比較器にとつては、入力信号の微小変化、例え
ばマイクロボルトのオーダの変化に応じて出力は
変化し、その結果一致の判定も変化するので、マ
イクロボルトのオーダのスイツチング・ノイズは
重大な問題となる。これに対して、本発明におい
ては、第２図に示されように、入力信号の極性は
信号経路スイツチング素子を何ら用いずに反転で
きる。このようなスイツチング動作は相変わらず
二極双投スイツチによりなしうるが、このスイツ
チは信号経路にはない。このスイツチは、実際に
は非常に大きな信号を含むクロツク・ラインにあ
る。実際、典型的なクロツク信号はボルトのオー
ダである電源−接地間の電圧振幅である。その場
合には、例え、第２図において参照番号３５，３
６により示される切換装置が、切換時にマイクロ
ボルトのスイツチング・ノイズを発生しても、ボ
ルトのオーダのクロツクには全く悪影響を及ぼさ
ない。
第３図は典型的なDPDT極性反転スイツチを
示している。これは、第２図において３５及び３
６に用いられることができる回路の１種である。
４つのスイツチ４０ないし４３が用いられ、図の
ように接続されそしてトグル端子４４により制御
される。トグル端子４４が、高にある時、スイツ
チ４０および４１はオンになる。インバータ４５
はその出力を低となし、これによりスイツチ４２
及び４３をオフにする。この条件に対しては、入
力クロツク信号は出力端子にまつすぐに接続され
る。トグル端子４４が低の時、スイツチ４０及び
４１はオフとなる。インバータ４５の出力が高と
なり、これによりスイツチ４２及び４３がオンに
なる。この条件に対しては、入力クロツク端子
は、出力端子への接続位置が入れ換わる。このよ
うにDPDTスイツチ動作は、スイツチ対３０の
切換えを逆にするために３５において用いられ、
端子２５及び２８の検出極性の方向を制御するこ
とができる。交互スイツチング技術は、第３図ａ
に示されている。極性制御端子４４が真（高電圧
状態）の時、点線のアウトライン内のスイツチ対
３０の極性は、図に示されるようである。端子４
４が低の時入力極性は反転される。即ち、端子２
８が正の入力となり、端子２５が負の入力とな
る。この入力極性の交代はＡ／Ｄ変換器に自動極
性特性を与えるのに有用である。
第２図に示されているように、極性検出器４８
が点線により示されているようにスイツチ対３０
に結合されている。この極性が図示のように正常
ならばクロツクは反転しない。逆極性が存在して
いれば、検出器４８は回路３５をトグルしてクロ
ツクラインを反転するようにする。このように、
端子２８は非反転入力となり、端子２５は反転入
力となる。極性検出器４９は、スイツチ３６を介
し、制御入力３３及び３４に同様の方法で自動極
性制御を行なう。
第２図の回路はもし希望であれば、第４図に示
されているような別の入力対を含めるように拡張
できる。別のスイツチ対５０は、コンデンサ５３
を介し入力５１及び５２を交互にノード２０に結
合する。コンデンサ５３は、コンデンサ１４及び
３２に対して比に分けられており、端子５１及び
５２の入力応答を重み付けしうる。明らかに、更
に別の入力対が希望ならば、ノード２０に結合さ
れうる。
第４図ａは第４図の回路に対し提案された記号
を示す。
本発明が説明され、実施例がその範囲を示すた
めに例示された。当業者が前述の技術を研究した
後においては、代替あるいは等価を当業者は考え
るであろう。例えば、第１図のスイツチ１７ない
し１９は入力をインバータ１１ないし１３の出力
に短絡しているが、同じ動作が、各々のインバー
タ入力をスイツチングすることによつて、トリツ
プポイントと定義される基準電位に達成されるこ
とができる。更に、チヨツパ安定化及び入力結合
の他の型を使用することもできる。
【図面の簡単な説明】
第１図は従来のMOSクロツク比較器の回路図
を示す図、第１ａ図は第１図の比較器に対する記
号を示す図、第２図は本発明の比較器の回路図を
示す図、第２ａ図は第２図の比較器に対する記号
を示す図、第３図はMOS装置及び電子トグリン
グを用いたDPDTクロツク信号反転スイツチの
回路図を示す図、第３ａ図はデジタルロジツクを
用いた別のクロツク信号反転回路を示す図、第４
図は三つの入力対を有する比較器の回路図を示す
図、第４ａ図は第４図の比較器に対する記号を示
す図である。 １０…増幅器、１４，３２，５３…コンデン
サ、２３…増幅器、２０…ノード、２４，２７…
スイツチ、３０，３１，５０…スイツチ対、３
３，３４…制御入力、３６…スイツチ、４０〜４
３…スイツチ、４４…トグル端子、４５…インバ
ータ−、４８，４９…極性検出器。

Claims (1)

  1. 【特許請求の範囲】 １ 入力、出力及び実質的な利得を有するインバ
    ータと、 該インバータをそのトリツプポイントへ周期的
    に切換えるクロツク信号を発生するクロツク手段
    と、 一対の入力端子と共通出力端子とを有するスイ
    ツチ対であつて、該共通出力端子は前記インバー
    タの入力に容量結合され、前記クロツク手段より
    のクロツク信号により相補切換で作動する少なく
    とも２つのスイツチ対とを備え、 各スイツチ対の一対の入力端子に印加される入
    力電圧の差の一致を取る回路において、 前記入力電圧の差の極性が反転したとき該入力
    電圧が印加されているスイツチ対を相補切換えす
    る前記クロツク手段よりのクロツク信号を反転さ
    せる手段を設けることを特徴とする回路。 ２ 特許請求の範囲第１項記載の回路において、
    前記スイツチ対を相補切換えする前記クロツク手
    段よりのクロツク信号を反転させる手段は、二極
    双投反転構造を備えたトランジスタスイツチと、
    該トランジスタスイツチの素子を切換える制御手
    段とを有することを特徴とする回路。 ３ 特許請求の範囲第２項記載の回路において、
    前記スイツチ対を相補切換えする前記クロツク手
    段よりのクロツク信号を反転させる手段はデジタ
    ルゲーテイングする手段を有することを特徴とす
    る回路。
JP866679A 1978-01-27 1979-01-27 Precise multiple input voltage amplifier and comparator Granted JPS54111247A (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US05/872,966 US4191900A (en) 1978-01-27 1978-01-27 Precision plural input voltage amplifier and comparator

Publications (2)

Publication Number Publication Date
JPS54111247A JPS54111247A (en) 1979-08-31
JPH0322103B2 true JPH0322103B2 (ja) 1991-03-26

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ID=25360705

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