JPS59138119A - Ａ／ｄ変換器 - Google Patents
Ａ／ｄ変換器Info
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- JPS59138119A JPS59138119A JP1201483A JP1201483A JPS59138119A JP S59138119 A JPS59138119 A JP S59138119A JP 1201483 A JP1201483 A JP 1201483A JP 1201483 A JP1201483 A JP 1201483A JP S59138119 A JPS59138119 A JP S59138119A
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- Japan
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- converter
- capacitor
- switch
- output
- input signal
- Prior art date
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/34—Analogue value compared with reference values
- H03M1/38—Analogue value compared with reference values sequentially only, e.g. successive approximation type
- H03M1/44—Sequential comparisons in series-connected stages with change in value of analogue signal
- H03M1/442—Sequential comparisons in series-connected stages with change in value of analogue signal using switched capacitors
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明は高精度のＡ／Ｄ変換器の改良に関するものであ
る。
る。
第１図は従来の縦続型ＶＤ変換器に用いられる１ビ、ト
のＶＤ変換器である。入力信号ｖＩＮが入力端子１に加
えられると、サンプル・ホールド回路（以下Ｓ／Ｈ回路
と呼ぶ）２でサンプル・ホールドされ、この保持された
電圧ｖＨ（＝ｖ１Ｎ）と基準電圧ＶＲ／２は比較回路３
で比較される。ＶＨ＜ｖＲ／２のとき比較回路３の出力
Ｖ。Ｄはローレベル（Ｌ）となりスイッチＳ１を閉、
８２を開とし演算増幅器４からＶ。Ａ＝２ｖＨ＝２ｖ１
Ｎを出力する。ＶＨ＞ＶＲ／２ノとき比較回路３の出力
Ｖ。Ｄはノｈイルペル（６）となり、スイッチＳ１を開
、 ８２を閉とし演算増幅器４からＶ。Ａ＝２ｖＨ−ｖ
ｆ２ ＶｒＮ−ＶＲを出力する。第２図は演算増幅器４
からの剰余出力Ｖ。Ａと入力信号ｖ１Ｎとの関係を図示
したものでるる。すなわち入力信号ｖＩＮを基準電圧Ｖ
Ｒ／２と比較して１ビツトの変換を行なった後比較力を
後段の入力とすれば、各段からの１ビ、ト出力（比較出
力）の組合わせは複数ビットのＡ／１）変換出力を構成
する。
のＶＤ変換器である。入力信号ｖＩＮが入力端子１に加
えられると、サンプル・ホールド回路（以下Ｓ／Ｈ回路
と呼ぶ）２でサンプル・ホールドされ、この保持された
電圧ｖＨ（＝ｖ１Ｎ）と基準電圧ＶＲ／２は比較回路３
で比較される。ＶＨ＜ｖＲ／２のとき比較回路３の出力
Ｖ。Ｄはローレベル（Ｌ）となりスイッチＳ１を閉、
８２を開とし演算増幅器４からＶ。Ａ＝２ｖＨ＝２ｖ１
Ｎを出力する。ＶＨ＞ＶＲ／２ノとき比較回路３の出力
Ｖ。Ｄはノｈイルペル（６）となり、スイッチＳ１を開
、 ８２を閉とし演算増幅器４からＶ。Ａ＝２ｖＨ−ｖ
ｆ２ ＶｒＮ−ＶＲを出力する。第２図は演算増幅器４
からの剰余出力Ｖ。Ａと入力信号ｖ１Ｎとの関係を図示
したものでるる。すなわち入力信号ｖＩＮを基準電圧Ｖ
Ｒ／２と比較して１ビツトの変換を行なった後比較力を
後段の入力とすれば、各段からの１ビ、ト出力（比較出
力）の組合わせは複数ビットのＡ／１）変換出力を構成
する。
ところが第１図に示すような１ビツト人力変換器の場合
、Ｓ／Ｈ回路２、比較回路３、演算増幅器４のオフセッ
ト訃よびスイッチ８１．８２のオン抵抗などはすべてＡ
／Ｄ変換器の精度を制限する要因となる。このため複雑
で高価なコンポーネントを用いなければ良い性能が得ら
れないという欠点があり、ＩＣ化も難しい。また出力デ
ータのビット数を増すにつれて構成素子数が増えて構成
が複雑になるという欠点もおる。
、Ｓ／Ｈ回路２、比較回路３、演算増幅器４のオフセッ
ト訃よびスイッチ８１．８２のオン抵抗などはすべてＡ
／Ｄ変換器の精度を制限する要因となる。このため複雑
で高価なコンポーネントを用いなければ良い性能が得ら
れないという欠点があり、ＩＣ化も難しい。また出力デ
ータのビット数を増すにつれて構成素子数が増えて構成
が複雑になるという欠点もおる。
Ａ／Ｄ変換方式として最も一般的な逐次比較形の場合も
事情は同様で、サンプル・ホールド回路や比較器にはオ
フセットの少ないものが要求され、Ｄ／Ａ変換部として
用いるはしご形抵抗回路や重み付電流源なども出力ビツ
ト数が増えるＫつれてこれらの数が増え、また高精度が
要求されるように々る。
事情は同様で、サンプル・ホールド回路や比較器にはオ
フセットの少ないものが要求され、Ｄ／Ａ変換部として
用いるはしご形抵抗回路や重み付電流源なども出力ビツ
ト数が増えるＫつれてこれらの数が増え、また高精度が
要求されるように々る。
このように高精度のＡ／Ｄ変換器に使用されるキーコン
ポーネントには高精度で高価なものが多数要求され、ま
たＩＣ化が難しいという問題点があった。
ポーネントには高精度で高価なものが多数要求され、ま
たＩＣ化が難しいという問題点があった。
本発明は上記の問題点を解決するためになされたもので
、使用する高精度部品が少なく、ＩＣ化が容易な高精度
のＡ／Ｄ変換器を実現することを目的とする。
、使用する高精度部品が少なく、ＩＣ化が容易な高精度
のＡ／Ｄ変換器を実現することを目的とする。
上記の目的を達成するために本発明の第１の要旨とする
ところは、下記の０）のように構成した２つの１ビツト
の変換器と、その接続状態を切換える第２のスイッチ回
路とを有し、この第２のスイッチ回路を前記ＶＤ変換器
の一方から入力信号をサンプルしたのち一方の前記Ａ／
１：ｌ変換器の剰余出力を他方の前記Ａ／Ｄ変換器の入
力として交互に変換動作するように構成することによシ
、複数ビットのデータ出力を得るようにしたことを特徴
とするＡ／１）変換器に存する。
ところは、下記の０）のように構成した２つの１ビツト
の変換器と、その接続状態を切換える第２のスイッチ回
路とを有し、この第２のスイッチ回路を前記ＶＤ変換器
の一方から入力信号をサンプルしたのち一方の前記Ａ／
１：ｌ変換器の剰余出力を他方の前記Ａ／Ｄ変換器の入
力として交互に変換動作するように構成することによシ
、複数ビットのデータ出力を得るようにしたことを特徴
とするＡ／１）変換器に存する。
（イ） 第１のキャパシタと、この第１のキャパシタの
一端に関連して接続する第２のキャパシタと、この第２
のキャパシタの他端にその入力端子が接続する反転増幅
器と、上記回路の接続状態をスイッチを用いて切換える
スイッチ手段とを備え、前記スイッチ手段は入力信号に
対応する電圧で第２のキャパシタを充電し基準電圧に対
応する電圧で第１のキャパシタを充電して前記入力信号
と前記基準電圧の比較を行なった後、前記比較の結果に
対応して前記第１および第２のキャパシタの保持電圧を
用いて前記入力信号と前記基準電圧に関する算術演算を
行なう回路構成となるよう接続する１ビツトのＡ／ｌｌ
変換器。
一端に関連して接続する第２のキャパシタと、この第２
のキャパシタの他端にその入力端子が接続する反転増幅
器と、上記回路の接続状態をスイッチを用いて切換える
スイッチ手段とを備え、前記スイッチ手段は入力信号に
対応する電圧で第２のキャパシタを充電し基準電圧に対
応する電圧で第１のキャパシタを充電して前記入力信号
と前記基準電圧の比較を行なった後、前記比較の結果に
対応して前記第１および第２のキャパシタの保持電圧を
用いて前記入力信号と前記基準電圧に関する算術演算を
行なう回路構成となるよう接続する１ビツトのＡ／ｌｌ
変換器。
本発明の第２の要旨とするところは下記の０）のように
構成した２つのＶＤ変換器に同一人力信号を与えるとと
もに、クロックを互にずらせて与えることにより、共通
の帰還抵抗を介して前記Ａ／Ｄ変換器の２倍のサンプル
・レートで出力を得るようにしたことを特徴とするＡ／
Ｄ変換器に存する。
構成した２つのＶＤ変換器に同一人力信号を与えるとと
もに、クロックを互にずらせて与えることにより、共通
の帰還抵抗を介して前記Ａ／Ｄ変換器の２倍のサンプル
・レートで出力を得るようにしたことを特徴とするＡ／
Ｄ変換器に存する。
０） 下記の（ｏ）のように構成した２つのＡ／Ｄ変換
器と、その接続状態を切換える第２のスイッチ回路とを
有し、この第２のスイッチ回路を前記Ａ／Ｄ変換器の一
方から入力信号をサンプルしたのち一方の前記Ａ／Ｄ変
換器の剰余出力を共通の帰還抵抗を介して他方の前記Ａ
／Ｄ変換器の入力として交互に変換動作するように構成
することにより、複数ビットのデータ出力を得るように
したことを特徴とするＡ／Ｄ変換器。
器と、その接続状態を切換える第２のスイッチ回路とを
有し、この第２のスイッチ回路を前記Ａ／Ｄ変換器の一
方から入力信号をサンプルしたのち一方の前記Ａ／Ｄ変
換器の剰余出力を共通の帰還抵抗を介して他方の前記Ａ
／Ｄ変換器の入力として交互に変換動作するように構成
することにより、複数ビットのデータ出力を得るように
したことを特徴とするＡ／Ｄ変換器。
←）第１のキャパシタと、この第１のキャパシタの一端
に関連して接続する第２のキャパシタと、この第２のキ
ャパシタの他端にその入力端子が接続する反転増幅器と
、上記回路の接続状態をスイッチを用いて切換えるスイ
ッチ手段とを備え、前記スイッチ手段は入力信号に対応
する電圧で第２のキャパシタを充電し基準電圧に対応す
る電圧で第１のキャパシタを充電して前記入力信号と前
記基準電圧の比較を行なった後、前記比較の結果に対応
して前記第１および第２のキャパシタの保持電圧を用い
て前記入力信号と前記基準電圧に関する算術演算を行な
う回路構成となるよう接続する１ビツトのＡ／Ｄ変換器
。
に関連して接続する第２のキャパシタと、この第２のキ
ャパシタの他端にその入力端子が接続する反転増幅器と
、上記回路の接続状態をスイッチを用いて切換えるスイ
ッチ手段とを備え、前記スイッチ手段は入力信号に対応
する電圧で第２のキャパシタを充電し基準電圧に対応す
る電圧で第１のキャパシタを充電して前記入力信号と前
記基準電圧の比較を行なった後、前記比較の結果に対応
して前記第１および第２のキャパシタの保持電圧を用い
て前記入力信号と前記基準電圧に関する算術演算を行な
う回路構成となるよう接続する１ビツトのＡ／Ｄ変換器
。
以下図面を用いて本発明を説明する。
第３図は本発明の一実施例を構成する基本回路を示す電
気回路図で１ビツトのＡ、／Ｄ変換器であり、実°施例
の理解を容易にするために実施例に先立って説明する。
気回路図で１ビツトのＡ、／Ｄ変換器であり、実°施例
の理解を容易にするために実施例に先立って説明する。
１１はアナログ入力信号ｖＩＮ、が加えられる入力端子
、８１１はその一端がこの入力端子１１に接続するスイ
ッチ、Ｃ１はこのスイッチ８１１の他端にその一端が接
続する第１のキヤ、＜シタ、Ｓ１２はこのキャパシタＣ
１の他端にその一端が接続し、他端がコモンに接続する
スイッチ、Ｓ１５は前記スイッチＳｊ１の他端にその一
端が接続し他端カニ基準電圧■Ｒ／２の加わる端子１２
に接続するスイッチ、Ｃ２は前記スイッチＳＨの他端に
その一端力玄接続する第２のキャパシタ、１３はこのキ
ャパシタＣ２の他端がその入力端子に接続する反転増幅
器で、例えばＣＭＯ８のインバータなどを用いることが
できる。
、８１１はその一端がこの入力端子１１に接続するスイ
ッチ、Ｃ１はこのスイッチ８１１の他端にその一端が接
続する第１のキヤ、＜シタ、Ｓ１２はこのキャパシタＣ
１の他端にその一端が接続し、他端がコモンに接続する
スイッチ、Ｓ１５は前記スイッチＳｊ１の他端にその一
端が接続し他端カニ基準電圧■Ｒ／２の加わる端子１２
に接続するスイッチ、Ｃ２は前記スイッチＳＨの他端に
その一端力玄接続する第２のキャパシタ、１３はこのキ
ャパシタＣ２の他端がその入力端子に接続する反転増幅
器で、例えばＣＭＯ８のインバータなどを用いることが
できる。
８１４は前記反転増幅器１５の出力端子と前記入力端子
とに接続するスイッチ、Ｒ１とＲ２は前記反転増幅器１
３の前記出力端子に接続してその出力Ｖ。、を分圧する
、値の等しい抵抗、Ｓ１６はこの抵抗Ｒ１とＲ２の接続
点と前記キャパシタＣ１の他端とに接続するスイッチ、
８１５は前記抵抗Ｒ１とＲ２の接続点と前記キャパシタ
Ｃ１の一端とに接続するスイッチでｂる。
とに接続するスイッチ、Ｒ１とＲ２は前記反転増幅器１
３の前記出力端子に接続してその出力Ｖ。、を分圧する
、値の等しい抵抗、Ｓ１６はこの抵抗Ｒ１とＲ２の接続
点と前記キャパシタＣ１の他端とに接続するスイッチ、
８１５は前記抵抗Ｒ１とＲ２の接続点と前記キャパシタ
Ｃ１の一端とに接続するスイッチでｂる。
１４はスイッチ８１１． Ｓ１４を制御するクロックＣ
Ｐ１が加えられるクロック入力端子、１５はスイッチＳ
１２゜８１５を制御するクロックＣＰ２が加えられるク
ロック入力端子、１６はクロックＣＰ３が加えられるク
ロック入力端子、１７はこのクロックＣＰＳをそのクロ
呼ぶ）、１８はこのＤ形Ｆ−Ｆの反転出力および前記ク
ロックｃｐｓを入力とし出力をスイッチ８１５に加える
ＡＮＤ回路、１９はこのＤ形Ｆ−Ｆの非反転出力および
前記クロックｃｐｓを、入力とし出力をスイッチＳ１６
に加えるＡＮＤ回路である。２０は前記反転増幅器から
の出力を外部に送出する出力端子でおる。
Ｐ１が加えられるクロック入力端子、１５はスイッチＳ
１２゜８１５を制御するクロックＣＰ２が加えられるク
ロック入力端子、１６はクロックＣＰ３が加えられるク
ロック入力端子、１７はこのクロックＣＰＳをそのクロ
呼ぶ）、１８はこのＤ形Ｆ−Ｆの反転出力および前記ク
ロックｃｐｓを入力とし出力をスイッチ８１５に加える
ＡＮＤ回路、１９はこのＤ形Ｆ−Ｆの非反転出力および
前記クロックｃｐｓを、入力とし出力をスイッチＳ１６
に加えるＡＮＤ回路である。２０は前記反転増幅器から
の出力を外部に送出する出力端子でおる。
なお上記のスイッチ８１１〜Ｓ１６、Ｄ形Ｆ −Ｆ１７
およびＡＮＤ回路ｊ９．１９は上記１ピツ）Ａ／Ｄ変換
回路の接続状態をスイッチで切換えるスイッチ手段を構
成している。
およびＡＮＤ回路ｊ９．１９は上記１ピツ）Ａ／Ｄ変換
回路の接続状態をスイッチで切換えるスイッチ手段を構
成している。
次に本回路の動作を説明する。回路全体は第４図に示す
３相のクロ、りＣＰ１〜ＣＰ３によって駆動される。
３相のクロ、りＣＰ１〜ＣＰ３によって駆動される。
クロックＣＰ１がＨとなる第１の区間Ｔ１ではスイッチ
Ｓ１１および８１４が閉となりその他のスイッチは開と
女る。スイッチ８１４が閉じていると反転増幅器１５０
入出力端子り一定値Ｖ。Ｆ、ｃ′ｙｉ算増幅器のオフセ
ット電圧やインノ（−夕のしきい値電圧など）となり、
したがってキャノ２シタＣ２は端子間電圧ｖＩＮ１−
Ｖ。ＦＦで充電される。
Ｓ１１および８１４が閉となりその他のスイッチは開と
女る。スイッチ８１４が閉じていると反転増幅器１５０
入出力端子り一定値Ｖ。Ｆ、ｃ′ｙｉ算増幅器のオフセ
ット電圧やインノ（−夕のしきい値電圧など）となり、
したがってキャノ２シタＣ２は端子間電圧ｖＩＮ１−
Ｖ。ＦＦで充電される。
クロックＣ？２がＨとなる第２の区間Ｔ２ではスイッチ
８１２と８１５のみが閉となる。このときＣ１は基準電
圧ＶＲ／２に充電され、反転増幅器１３の入力電圧ＶＸ
は Ｒ ＶＸ ＝−ｖＩＮ１＋ｖＯＦＦ となる。スイッチ８１４は開いているので、反転増幅器
１５は比較器として働き、前記入力電圧ｖｘがｖｏＦＦ
より高いと、すなわち ならば反転増幅器１３の比較出力はＬ１逆の場合にはＨ
となって、１ビツトのＡ／Ｄ変換出力が得られる。
８１２と８１５のみが閉となる。このときＣ１は基準電
圧ＶＲ／２に充電され、反転増幅器１３の入力電圧ＶＸ
は Ｒ ＶＸ ＝−ｖＩＮ１＋ｖＯＦＦ となる。スイッチ８１４は開いているので、反転増幅器
１５は比較器として働き、前記入力電圧ｖｘがｖｏＦＦ
より高いと、すなわち ならば反転増幅器１３の比較出力はＬ１逆の場合にはＨ
となって、１ビツトのＡ／Ｄ変換出力が得られる。
クロックＣ１がＨとなる第５の区間Ｔ３ではスイッチＳ
１５またはＳ１６のどちらか一方だけが閉とな１７の出
力側に転送され、前記比較出力がＬのとき８１５が閉じ
前記比較出力がＨのとき８１６が閉じて、どちらの場合
もｖＩ＝ｖｏＦＦ＆なって平衝する。すなわち、比較出
力がＬのときは、 ０１ ” ＝２ − （ｖＩＮｌ−ｖＯＦＦ ）＝ ＶＯＦ
Ｆより、反転増幅器１５の出力■。、は、■＝２ｖＸＮ
。
１５またはＳ１６のどちらか一方だけが閉とな１７の出
力側に転送され、前記比較出力がＬのとき８１５が閉じ
前記比較出力がＨのとき８１６が閉じて、どちらの場合
もｖＩ＝ｖｏＦＦ＆なって平衝する。すなわち、比較出
力がＬのときは、 ０１ ” ＝２ − （ｖＩＮｌ−ｖＯＦＦ ）＝ ＶＯＦ
Ｆより、反転増幅器１５の出力■。、は、■＝２ｖＸＮ
。
１
となる。一方比較出力がＨのときは、同様に０１ｖＲ
”” ２ ” ２ −（ｖＩＮｌ−ＶＯＦＦ）＝ｖ
ＯＦＦより ■０１ ＝ ２ｖＩＮ１− ”Ｒ となり剰余出力が得られる。
ＯＦＦより ■０１ ＝ ２ｖＩＮ１− ”Ｒ となり剰余出力が得られる。
上記に示した関係から明らかなように、このような構成
とすることにより、 Ａ／Ｄ変換出力および剰余出力に
対するオフセットの影響を原理的に無くすことができる
。またキャパシタを用いた方式なので平衡状態で社電流
が流れないため、スイッチのオン抵抗による誤差も生じ
ない。またｆ３／’１４回路、比較回路、算術演算回路
などを１つの反転増幅器で実現しているため構成が筒車
である。更に回路の主要部分はアナログ・スイッチ、イ
ンバータ、小容量のキャパシタ、同一抵抗値の抵抗ペア
だけで、特に高性能碌素子を必要としないのでＩＣ化に
向いている。
とすることにより、 Ａ／Ｄ変換出力および剰余出力に
対するオフセットの影響を原理的に無くすことができる
。またキャパシタを用いた方式なので平衡状態で社電流
が流れないため、スイッチのオン抵抗による誤差も生じ
ない。またｆ３／’１４回路、比較回路、算術演算回路
などを１つの反転増幅器で実現しているため構成が筒車
である。更に回路の主要部分はアナログ・スイッチ、イ
ンバータ、小容量のキャパシタ、同一抵抗値の抵抗ペア
だけで、特に高性能碌素子を必要としないのでＩＣ化に
向いている。
なお第３図の回路において、入力信号によってキャパシ
タＣ２を充電する際に信号源インピーダンスが高いと充
電時間が長くなる。この点を改善するためには、第３図
のＰ点にバッファＢ（図は省略）を挿入してその出力を
キャパシタＣ２に加えるようにすればよい。この場合に
バッファＢのオフセットは反転増幅器１５のオフセット
と同様に考えることができ、オフセット・キャンセルの
利点はそのまま残すことができる。
タＣ２を充電する際に信号源インピーダンスが高いと充
電時間が長くなる。この点を改善するためには、第３図
のＰ点にバッファＢ（図は省略）を挿入してその出力を
キャパシタＣ２に加えるようにすればよい。この場合に
バッファＢのオフセットは反転増幅器１５のオフセット
と同様に考えることができ、オフセット・キャンセルの
利点はそのまま残すことができる。
第５図は本発明の一実施例を示す電気回路図で、実質的
に２組の基本回路（第５図）を組合わせて複数ビットの
データ出力を得るようにしたものである。ＡＤＨおよび
ＡＤ１２は第３図のＡ／Ｄ変換器の人Ｄ１の部分と同一
の構成で、スイッチ８１１〜８１６は５１１１〜５１１
６および５２１１〜５２１６と対応し、キャパシタＣＩ
、０２は０１１． Ｃ１２およびＣ２１，Ｃ２２と対応
し、反転増幅器１５は１１３および２１５にそれぞれ対
応している。５１００は前記ＡＤ１１のキャパシタＣＩ
２の一端に接続し、入力信号Ｖ□Ｎ２をサンプリングす
るためのスイッチ、８１０． ８２０はそれぞれその一
端が反転増幅器Ｈ３，２１３の出力端子に接続し、他端
が帰還用抵抗Ｒ１１に接続する、剰余出力を選択するた
めのスイッチ、２１は外部からスタート・パルスＳＴ、
４相のクロ、りＣＰ１〜ｃＰ４、比較出方を入力し
て各スイッチへの制御信号を発生し、複数ビットの（Ａ
／Ｄ変換）データ出方を発生する制御回路である。
に２組の基本回路（第５図）を組合わせて複数ビットの
データ出力を得るようにしたものである。ＡＤＨおよび
ＡＤ１２は第３図のＡ／Ｄ変換器の人Ｄ１の部分と同一
の構成で、スイッチ８１１〜８１６は５１１１〜５１１
６および５２１１〜５２１６と対応し、キャパシタＣＩ
、０２は０１１． Ｃ１２およびＣ２１，Ｃ２２と対応
し、反転増幅器１５は１１３および２１５にそれぞれ対
応している。５１００は前記ＡＤ１１のキャパシタＣＩ
２の一端に接続し、入力信号Ｖ□Ｎ２をサンプリングす
るためのスイッチ、８１０． ８２０はそれぞれその一
端が反転増幅器Ｈ３，２１３の出力端子に接続し、他端
が帰還用抵抗Ｒ１１に接続する、剰余出力を選択するた
めのスイッチ、２１は外部からスタート・パルスＳＴ、
４相のクロ、りＣＰ１〜ｃＰ４、比較出方を入力し
て各スイッチへの制御信号を発生し、複数ビットの（Ａ
／Ｄ変換）データ出方を発生する制御回路である。
上記のような構成のＡ／Ｄ変換器の動作を第６図のタイ
ム・チャートを用いて以下に説明する。回路全体は４相
のクロックＣＰ１〜ＣＰ４およびスタート信４ｓＴによ
り動作する。まず５ＴＩＣよシスイッチＳ＋００．８１
１４のみが閉になりキャパシタｃ１２はｖＩＮ２−ｖｏ
ＦＦｌ（ｖｏＦＦ、は反転増幅器１１３のオフセットま
たはしきい値）の電位迄充電される。次にクロックＣＰ
２でスイッチ５１１３，５１１２のみが閉となり、キャ
パシタＣ１１がＶＲ／２まで充電され、反転増幅器１１
３は′ｖＲＡとｖＩＮ２を比較する。クロックｃｐ３で
はクロックＣＰ２における反転増幅器１１３の比較結果
（ＭＳＢ（Ｍｏｓｔ ５１ｇｎ１ｆｉｃａｎｔ Ｂｉｔ
）データ）にょシ、８１１５ または５１１６と８１
０が閉となシ、抵抗Ｒ１１の上端に剰余出力が得られる
。このとき同時にスイッチ８２１１．８２１４も閉とな
シ、キャパシタＣ２１にこの剰余出力がホールドされる
。次のクロックＣＰ４で次のビットのデータを得る。ク
ロックＣＰ１ではこの比較結果により、抵抗Ｒ１１の上
端に２番目の剰余出力を得、これをキャパシタＣＩ２に
ホールドする。このように、ＡＤｌｌ、 ＡＤ１２の回
路を交互に切換えながら、次々と剰余出力を得、これを
共通の基準重圧ｖＲ／２と比較することにより、順次変
換データを得ることができ、複数ビットのデータ出力と
して制御回路から出力される。
ム・チャートを用いて以下に説明する。回路全体は４相
のクロックＣＰ１〜ＣＰ４およびスタート信４ｓＴによ
り動作する。まず５ＴＩＣよシスイッチＳ＋００．８１
１４のみが閉になりキャパシタｃ１２はｖＩＮ２−ｖｏ
ＦＦｌ（ｖｏＦＦ、は反転増幅器１１３のオフセットま
たはしきい値）の電位迄充電される。次にクロックＣＰ
２でスイッチ５１１３，５１１２のみが閉となり、キャ
パシタＣ１１がＶＲ／２まで充電され、反転増幅器１１
３は′ｖＲＡとｖＩＮ２を比較する。クロックｃｐ３で
はクロックＣＰ２における反転増幅器１１３の比較結果
（ＭＳＢ（Ｍｏｓｔ ５１ｇｎ１ｆｉｃａｎｔ Ｂｉｔ
）データ）にょシ、８１１５ または５１１６と８１
０が閉となシ、抵抗Ｒ１１の上端に剰余出力が得られる
。このとき同時にスイッチ８２１１．８２１４も閉とな
シ、キャパシタＣ２１にこの剰余出力がホールドされる
。次のクロックＣＰ４で次のビットのデータを得る。ク
ロックＣＰ１ではこの比較結果により、抵抗Ｒ１１の上
端に２番目の剰余出力を得、これをキャパシタＣＩ２に
ホールドする。このように、ＡＤｌｌ、 ＡＤ１２の回
路を交互に切換えながら、次々と剰余出力を得、これを
共通の基準重圧ｖＲ／２と比較することにより、順次変
換データを得ることができ、複数ビットのデータ出力と
して制御回路から出力される。
上記に示す実施例のように構成することによりＡ／Ｄ変
換出力のビット数の拡張は手順の繰り返しを増す〆〆だ
けで実現できるので構成が簡遂になる。反転増幅器１１
３． ２１３は原理的に自動零調が行われたことになシ
オフセットの影響がない。また前述したようにスイッチ
のオン抵抗の影響もない。
換出力のビット数の拡張は手順の繰り返しを増す〆〆だ
けで実現できるので構成が簡遂になる。反転増幅器１１
３． ２１３は原理的に自動零調が行われたことになシ
オフセットの影響がない。また前述したようにスイッチ
のオン抵抗の影響もない。
回路はアナログ・スイ、チ、論理回路のインバータなど
ＩＣ化が容易なコンポーネントからなり、特に０ＭＯ８
で構成しやすい。基準となる抵抗Ｒ１１，Ｒ１２は値が
揃っていればよく、絶対値の精度は問われない。また帰
還抵抗Ｒ１１，Ｒ−１２を共通に用いているので比較的
高精度の必要な帰還抵抗の使用数を節約できる。
ＩＣ化が容易なコンポーネントからなり、特に０ＭＯ８
で構成しやすい。基準となる抵抗Ｒ１１，Ｒ１２は値が
揃っていればよく、絶対値の精度は問われない。また帰
還抵抗Ｒ１１，Ｒ−１２を共通に用いているので比較的
高精度の必要な帰還抵抗の使用数を節約できる。
第７図は本発明の第２の実施例を示す電気回路図で、前
記第５図の実施例のＡ／Ｄ変換器を２組用いて、サンプ
リング・レートを２倍にしたものである。回路ＡＤ＋１
１とＡＤｌｌ２． ＡＤ２ＮとＡＤ２１２はそれぞれ
対になって（第５図の説明で述べたように）交互に出力
する。入力信号ｖＩＮ３はＡＤｌｌｌおよびＡＤ２１１
に加えられ、２組のＡ／Ｄ変換器に与える４相クロツク
の位相を図示のように互いにずらすことにより、共通の
帰還抵抗Ｒ２１の上端において交互に剰余出力を得るこ
とができる。スタート・パルスＳＴ１ 、 ８Ｔ２はビ
ット数に対応した変換周期のなかで、等間隔になるよう
に発生すればよい。２組のＡ／Ｄ変換器からの比較出力
は各周期ごとに制御回路２２から複数ビットのデータ出
力として外部へ出力される。
記第５図の実施例のＡ／Ｄ変換器を２組用いて、サンプ
リング・レートを２倍にしたものである。回路ＡＤ＋１
１とＡＤｌｌ２． ＡＤ２ＮとＡＤ２１２はそれぞれ
対になって（第５図の説明で述べたように）交互に出力
する。入力信号ｖＩＮ３はＡＤｌｌｌおよびＡＤ２１１
に加えられ、２組のＡ／Ｄ変換器に与える４相クロツク
の位相を図示のように互いにずらすことにより、共通の
帰還抵抗Ｒ２１の上端において交互に剰余出力を得るこ
とができる。スタート・パルスＳＴ１ 、 ８Ｔ２はビ
ット数に対応した変換周期のなかで、等間隔になるよう
に発生すればよい。２組のＡ／Ｄ変換器からの比較出力
は各周期ごとに制御回路２２から複数ビットのデータ出
力として外部へ出力される。
このような構成とすることによυ、前記第１の実施例に
おける特徴に更に加えて、サンプリング・レートが２倍
になるという利点を有し、変化の速い入力信号に対する
応答特性がよくなる。また帰な帰還抵抗の使用数を節約
できる。
おける特徴に更に加えて、サンプリング・レートが２倍
になるという利点を有し、変化の速い入力信号に対する
応答特性がよくなる。また帰な帰還抵抗の使用数を節約
できる。
以上述べたように本発明によれば、使用する高精度部品
が少なく、ＩＣ化が容易な高精度のＡ／Ｄ変換器を簡単
な構成で実現できる。
が少なく、ＩＣ化が容易な高精度のＡ／Ｄ変換器を簡単
な構成で実現できる。
第１図は従来の１ビ、トの縦続形Ａ／Ｄ変換器、第２図
は第１図における剰余出力と入力との関係を示すチャー
ト、第３図は本発明の実施例を構成する基本回路を示す
電気回路図、第４図は第５図に示す回路の動作を説明す
るためのタイム・チャ−ト、第５図は本発明の一実施例
を示す電気回路図、第６図は第５図の回路の動作を説明
するだめのタイム・チャート、第７図は本発明の第２の
実施例を示す電気回路図でおる。 ｖ工Ｎ１＝ ｖＩＮ２．ｖＩＮＫ”’入力信号、ＣＩ、
Ｃ１１、Ｃ２１・・・第１のキャパシタ、Ｃ２，Ｃ１
２，Ｃ２２・・・第２のキャパシタ、１！５． １１！
Ｓ 、 ２１５ ・・・反転増幅器、ｖＲ／２・・・
基準電圧、ＣＰｌ 、 ＣＦ２ 、 ＣＦ２ 、
ＣＦ２・・・クロック、Ｒ２１，Ｒ２２・・・帰還抵
抗、８１１〜８１６ 、８１００．８１１１〜８１１６
．８２１１〜５２１６． ８１０． ８２０．８１１０
．８１２０゜８２１０ 、８２２０・・・スイッチ。
は第１図における剰余出力と入力との関係を示すチャー
ト、第３図は本発明の実施例を構成する基本回路を示す
電気回路図、第４図は第５図に示す回路の動作を説明す
るためのタイム・チャ−ト、第５図は本発明の一実施例
を示す電気回路図、第６図は第５図の回路の動作を説明
するだめのタイム・チャート、第７図は本発明の第２の
実施例を示す電気回路図でおる。 ｖ工Ｎ１＝ ｖＩＮ２．ｖＩＮＫ”’入力信号、ＣＩ、
Ｃ１１、Ｃ２１・・・第１のキャパシタ、Ｃ２，Ｃ１
２，Ｃ２２・・・第２のキャパシタ、１！５． １１！
Ｓ 、 ２１５ ・・・反転増幅器、ｖＲ／２・・・
基準電圧、ＣＰｌ 、 ＣＦ２ 、 ＣＦ２ 、
ＣＦ２・・・クロック、Ｒ２１，Ｒ２２・・・帰還抵
抗、８１１〜８１６ 、８１００．８１１１〜８１１６
．８２１１〜５２１６． ８１０． ８２０．８１１０
．８１２０゜８２１０ 、８２２０・・・スイッチ。
Claims (1)
- 【特許請求の範囲】 （１）下記の（イ）のように構成した２つの１ビツトＡ
／１）変換器と、その接続状態を切換える第２のスイッ
チ回路とを有し、この第２のスイッチ回路を前記Ａ／Ｄ
変換器の一方から入力信号をサンプルしたのち一方の前
記Ａ／１）変換器の剰余出力を他方の前記Ａ力変換器の
入力として交互に変換動作するように構成することによ
り、複数ピットのデータ出力を得るようにしたことを特
徴とするの変換器。 （イ）第１のキャパシタと、この第１のキャパシタの一
端に関連して接続する第２のキャパシタと、この第２の
キャパシタの他端にその入力端子が接続する反転増幅器
と、上記回路の接続状態をスイッチを用いて切換えるス
イッチ手段とを備え、前記スイッチ手段は入力信号に対
応する電圧で第２のキャパシタを充電し基準電圧に対応
する電圧で第１のキャパシタを充電して前記入力信号と
前記基準電圧の比較を行なった後、前記比較の結果に対
応して前記第１および第２のキャパシタの保持電圧を用
いて前記入力信号と前記基準電圧に関する算術演算を行
なう回路構成となるよう接続する１ビツトのＶＤ変換器
。 （２） スイッチおよび反転増幅器を０ＭＯ８で構成
した特許請求の範囲第１項記載のＶＤ変換器。 （５）下記の（イ）のように構成した２つのＡ／Ｄ変換
器に同一人力信号を与えるとともに、クロックを互にず
らせて与えるととにより、共通の帰還抵抗を介して前記
ＶＤ変換器の２倍のサンプル・レートで出力を得るよう
にした′ことを特徴とするＡ／Ｄ変換器。 何）下記の（ロ）のように構成した２つの１ビツトＡ／
Ｄ変換器と、その接続状態を切換える第２のスイッチ回
路とを有し、仁の第２のスイッチ回路を前記Ａ／Ｄ変換
器の一方から入力信号をサンプルしたのち一方の前記Ａ
／Ｄ変換器の剰余出力を共通の帰還抵抗を介して他方の
前記ＶＤ変換器の入力として交互に変換動作するように
構成することにより、複数ビットのデータ出力を得るよ
うにしたことを特徴とするＶＤ変換器。 （ロ） 第１のキャパシタと、この第１のキャパシタの
一端に関連して接続する第２のキャパシタと、この第２
のキャパシタの他端にその入力端子が接続する反転増幅
器と、上記回路の接続状態をスイッチを用いて切換える
スイッチ手段とを備え、前記スイッチ手段は入力信号に
対応する電圧で第２のキャパシタを充電し基準電圧に対
応する電圧で第１のキャパシタを充電して前記入力信号
と前記基準電圧の比較を行なった後、前記比較の結果に
対応して前記第１および第２のキャパシタの保持電圧を
用いて前記入力信号と前記基準電圧に関する算術演算を
行なう回路構成となるよう接続する１ビツトのＶＤ変換
器。 （４） スイッチおよび反転増幅器を０ＭＯ８で構成
した特許請求の範囲第３項記載のＡ／Ｄ変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1201483A JPS59138119A (ja) | 1983-01-27 | 1983-01-27 | Ａ／ｄ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1201483A JPS59138119A (ja) | 1983-01-27 | 1983-01-27 | Ａ／ｄ変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59138119A true JPS59138119A (ja) | 1984-08-08 |
| JPH0149058B2 JPH0149058B2 (ja) | 1989-10-23 |
Family
ID=11793734
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1201483A Granted JPS59138119A (ja) | 1983-01-27 | 1983-01-27 | Ａ／ｄ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59138119A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54111247A (en) * | 1978-01-27 | 1979-08-31 | Nat Semiconductor Corp | Precise multiple input voltage amplifier and comparator |
-
1983
- 1983-01-27 JP JP1201483A patent/JPS59138119A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54111247A (en) * | 1978-01-27 | 1979-08-31 | Nat Semiconductor Corp | Precise multiple input voltage amplifier and comparator |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0149058B2 (ja) | 1989-10-23 |
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