JPH0455005B2 - - Google Patents
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- JPH0455005B2 JPH0455005B2 JP60134770A JP13477085A JPH0455005B2 JP H0455005 B2 JPH0455005 B2 JP H0455005B2 JP 60134770 A JP60134770 A JP 60134770A JP 13477085 A JP13477085 A JP 13477085A JP H0455005 B2 JPH0455005 B2 JP H0455005B2
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- 238000006243 chemical reaction Methods 0.000 claims description 50
- 238000001514 detection method Methods 0.000 claims description 13
- 238000005070 sampling Methods 0.000 description 7
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 238000010276 construction Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000002194 synthesizing effect Effects 0.000 description 1
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- Analogue/Digital Conversion (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はアナログ−デイジタル（以下、Ａ／Ｄ
という）変換器に関し、特に電圧分圧器を用いた
並列比較型Ａ／Ｄ変換器に関する。
という）変換器に関し、特に電圧分圧器を用いた
並列比較型Ａ／Ｄ変換器に関する。
並列比較型Ａ／Ｄ変換器は、基準電圧VNを２
分割する電圧分圧器のそれぞれ異なつた出力電圧
を比較基準として2N−１個の比較器に同時にアナ
ログ入力電圧Vsを印加し、各々の比較器で基準
値との大小を判定し、その結果を符号化してデイ
ジタル変換出力とするものでAndrew G.F.
Dingwall著の論文“Monolitnic Expandable
6Bit 20MHz CMOS／SOS Ａ／Ｄ
Converter”IEEE Journal of Solid−Stat
Circuits，Vol.SC−14，No.６，Dec.1979等で知ら
れている。
分割する電圧分圧器のそれぞれ異なつた出力電圧
を比較基準として2N−１個の比較器に同時にアナ
ログ入力電圧Vsを印加し、各々の比較器で基準
値との大小を判定し、その結果を符号化してデイ
ジタル変換出力とするものでAndrew G.F.
Dingwall著の論文“Monolitnic Expandable
6Bit 20MHz CMOS／SOS Ａ／Ｄ
Converter”IEEE Journal of Solid−Stat
Circuits，Vol.SC−14，No.６，Dec.1979等で知ら
れている。
この並列比較方式は、Ａ／Ｄ変換器の持つビツ
ト数をＮとすると2N−１個の比較器を有し、Ｎを
増して分解能を上げるに従つてより多くの、例え
ばＮを１増すごとに以前の約２倍の比較器を必要
とする。このため、比較器の数を削減するための
工夫が必要である。
ト数をＮとすると2N−１個の比較器を有し、Ｎを
増して分解能を上げるに従つてより多くの、例え
ばＮを１増すごとに以前の約２倍の比較器を必要
とする。このため、比較器の数を削減するための
工夫が必要である。
第３図は比較器の数を削減した従来の並列比較
型Ａ／Ｄ変換器の構成の一例でＮ＝３の場合であ
る。ここでＮはＡ／Ｄ変換器の有するビツト数で
ある。同図中１０は電圧分圧器で複数の抵抗１１
〜１５で構成され、それら抵抗間の接続点はそれ
ぞれ出力２０〜２３を形成している。抵抗１１と
抵抗１５はそれぞれ可変抵抗で、抵抗１１の抵抗
値はＲ／２とＲとに可変することができ、抵抗１
９の抵抗値はＲ／２と０とに可変することがで
き、しかも抵抗１１と抵抗１５のそれぞれの抵抗
値の和は常にＲとなるように可変される。他の抵
抗１２〜１４の抵抗値はすべてＲである。また、
電圧分圧器１０は第１の基準電圧VRと第２の基
準電圧GNDとの間に接続されている。さらに、
電圧分圧器１０の複数の出力２０〜２３は複数の
比較器３０〜３３の比較基準入力端子にそれぞれ
接続されている。位置検出論理回路１５０は複数
のロジツクゲート４０〜４３で構成され、その出
力はデイジタル出力５１０〜５１２を持つ符号変
換回路１５１に接続されている。また、アナログ
入力信号をサンプリングするサンプリング回路１
１０はサンプリングクロツクsに従つて動作す
る。
型Ａ／Ｄ変換器の構成の一例でＮ＝３の場合であ
る。ここでＮはＡ／Ｄ変換器の有するビツト数で
ある。同図中１０は電圧分圧器で複数の抵抗１１
〜１５で構成され、それら抵抗間の接続点はそれ
ぞれ出力２０〜２３を形成している。抵抗１１と
抵抗１５はそれぞれ可変抵抗で、抵抗１１の抵抗
値はＲ／２とＲとに可変することができ、抵抗１
９の抵抗値はＲ／２と０とに可変することがで
き、しかも抵抗１１と抵抗１５のそれぞれの抵抗
値の和は常にＲとなるように可変される。他の抵
抗１２〜１４の抵抗値はすべてＲである。また、
電圧分圧器１０は第１の基準電圧VRと第２の基
準電圧GNDとの間に接続されている。さらに、
電圧分圧器１０の複数の出力２０〜２３は複数の
比較器３０〜３３の比較基準入力端子にそれぞれ
接続されている。位置検出論理回路１５０は複数
のロジツクゲート４０〜４３で構成され、その出
力はデイジタル出力５１０〜５１２を持つ符号変
換回路１５１に接続されている。また、アナログ
入力信号をサンプリングするサンプリング回路１
１０はサンプリングクロツクsに従つて動作す
る。
以下第３図に従つてその動作を説明する。
まず、電圧分圧器１０を構成する抵抗列の両端
の抵抗、すなわち抵抗１１の抵抗値をＲ／２、抵
抗１５の抵抗値をＲ／２にそれぞれ設定する。次
にアナログ入力信号Vsをサンプリング回路１１
０でサンプリングして一定期間ホールドし、ホー
ルドされたアナログ電圧がそれぞれ異なつた比較
基準を持つ複数の比較器３０〜３３に同時に印加
される。その結果、ホールドされたアナログ電圧
が比較基準より大しい比較器の出力は低レベル、
すなわち“０”となり、逆にホールドされたアナ
ログ電圧が比較基準より小さい比較器の出力は高
レベル、すなわち“１”となる。従つて複数の比
較器３０〜３３はホールドされたアナログ電圧の
値によつて、その出力が“０”になる比較器と
“１”になる比較器とに分けられる。そこで位置
検出論理回路１５０は、出力が“０”になつてい
る比較器と“１”になつている比較器の境界を検
出し、ロジツクゲート４０〜４３のうち境界に対
応したゲートの出力を“１”とする。この位置検
出論理回路１５０の出力を符号変換回路１５１で
符号化し、２ビツトの分解能を持つ第１の変換結
果を得る。このときの変換特性は第４図ａに示す
ようにアナログ入力の（2n−１）／８（ｎ＝１，
２…４）の各点でデイジタルコードが変化する第
１の変換特性となる。
の抵抗、すなわち抵抗１１の抵抗値をＲ／２、抵
抗１５の抵抗値をＲ／２にそれぞれ設定する。次
にアナログ入力信号Vsをサンプリング回路１１
０でサンプリングして一定期間ホールドし、ホー
ルドされたアナログ電圧がそれぞれ異なつた比較
基準を持つ複数の比較器３０〜３３に同時に印加
される。その結果、ホールドされたアナログ電圧
が比較基準より大しい比較器の出力は低レベル、
すなわち“０”となり、逆にホールドされたアナ
ログ電圧が比較基準より小さい比較器の出力は高
レベル、すなわち“１”となる。従つて複数の比
較器３０〜３３はホールドされたアナログ電圧の
値によつて、その出力が“０”になる比較器と
“１”になる比較器とに分けられる。そこで位置
検出論理回路１５０は、出力が“０”になつてい
る比較器と“１”になつている比較器の境界を検
出し、ロジツクゲート４０〜４３のうち境界に対
応したゲートの出力を“１”とする。この位置検
出論理回路１５０の出力を符号変換回路１５１で
符号化し、２ビツトの分解能を持つ第１の変換結
果を得る。このときの変換特性は第４図ａに示す
ようにアナログ入力の（2n−１）／８（ｎ＝１，
２…４）の各点でデイジタルコードが変化する第
１の変換特性となる。
次に、電圧分圧器１０を構成する抵抗列の両端
の抵抗、すなわち抵抗１１の抵抗値をＲ、抵抗１
５の抵抗値を０にそれぞれ設定する。このとき複
数の比較器３０〜３３には前記ホールドされたア
ナログ電圧が印加されたままであるから、それぞ
れの比較器の比較基準だけが変化したことにな
る。この状態で前回と同様の変換動作をくりかえ
して2bitの分解能を持つ第２の変換結果を得る。
このときの変換特性は第４図ｂに示すようにアナ
ログの2n／８（ｎ＝１，２…４）の各点でデイジ
タルコードが変化する第２の変換特性となる。符
号変換回路１５１はこれら第１の変換結果と第２
の変換結果とを合成することによつて、第４図ｃ
に示す変換特性を持つ３ビツトのデイジタル信号
を出力端子５１０〜５１２に出力する。
の抵抗、すなわち抵抗１１の抵抗値をＲ、抵抗１
５の抵抗値を０にそれぞれ設定する。このとき複
数の比較器３０〜３３には前記ホールドされたア
ナログ電圧が印加されたままであるから、それぞ
れの比較器の比較基準だけが変化したことにな
る。この状態で前回と同様の変換動作をくりかえ
して2bitの分解能を持つ第２の変換結果を得る。
このときの変換特性は第４図ｂに示すようにアナ
ログの2n／８（ｎ＝１，２…４）の各点でデイジ
タルコードが変化する第２の変換特性となる。符
号変換回路１５１はこれら第１の変換結果と第２
の変換結果とを合成することによつて、第４図ｃ
に示す変換特性を持つ３ビツトのデイジタル信号
を出力端子５１０〜５１２に出力する。
以上のように電圧分圧器を構成する抵抗列の両
端の抵抗の抵抗値を可変とすることにより、同じ
分解能を持ちながら比較器の数を2N−１個から
2N-1個と約1/2とすることができる。
端の抵抗の抵抗値を可変とすることにより、同じ
分解能を持ちながら比較器の数を2N−１個から
2N-1個と約1/2とすることができる。
上述した従来の並列比較型Ａ／Ｄ変換器では、
電圧分圧器を構成する抵抗列の両端の抵抗の抵抗
値を２値の可変とするために、抵抗１１は第５図
ａに、抵抗１５は第５図ｂにそれぞれ示すよう
に、他の抵抗１２〜１４と同じ抵抗値Ｒを持つ抵
抗ｒとスイツチSWとで構成される回路を用いて
いる。
電圧分圧器を構成する抵抗列の両端の抵抗の抵抗
値を２値の可変とするために、抵抗１１は第５図
ａに、抵抗１５は第５図ｂにそれぞれ示すよう
に、他の抵抗１２〜１４と同じ抵抗値Ｒを持つ抵
抗ｒとスイツチSWとで構成される回路を用いて
いる。
このような並列比較型Ａ／Ｄ変換器をモノリシ
ツク集積回路化する場合、抵抗１１及び抵抗１５
を構成するスイツチSWには半導体スイツチが用
いられる。ところがモノリシツク集積回路化され
た半導体スイツチのオン抵抗は数十オームから数
百オームと大きいため、スイツチがオンしてもス
イツチのオン抵抗のために抵抗１１及び抵抗１５
は正確にＲ／２とならずに誤差を生ずる。従つ
て、従来の並列比較型Ａ／Ｄ変換器では第１の変
換特性及び第２の変換特性は論理値通りの特性を
得ることができず、合成された変換特性には変換
誤差を生ずるという欠点があつた。
ツク集積回路化する場合、抵抗１１及び抵抗１５
を構成するスイツチSWには半導体スイツチが用
いられる。ところがモノリシツク集積回路化され
た半導体スイツチのオン抵抗は数十オームから数
百オームと大きいため、スイツチがオンしてもス
イツチのオン抵抗のために抵抗１１及び抵抗１５
は正確にＲ／２とならずに誤差を生ずる。従つ
て、従来の並列比較型Ａ／Ｄ変換器では第１の変
換特性及び第２の変換特性は論理値通りの特性を
得ることができず、合成された変換特性には変換
誤差を生ずるという欠点があつた。
本発明の目的は、基準電圧を供給するための電
圧分圧器を構成する抵抗列の両端の抵抗を可変と
することなくＡ／Ｄ変換器の必要とする比較器の
数を削減し、構成も簡単でしかもMOSトランジ
スタ構造だけで構成されたモノリシツク集積回路
化に適した高精度の並列比較型Ａ／Ｄ変換器を提
供することにある。
圧分圧器を構成する抵抗列の両端の抵抗を可変と
することなくＡ／Ｄ変換器の必要とする比較器の
数を削減し、構成も簡単でしかもMOSトランジ
スタ構造だけで構成されたモノリシツク集積回路
化に適した高精度の並列比較型Ａ／Ｄ変換器を提
供することにある。
本発明による並列比較型Ａ／Ｄ変換器は、アナ
ログ入力信号の入力手段と、第１の基準電圧と第
２の基準電圧との間に接続された電圧分圧器と、
前記電圧分圧器の複数の出力を入力として選択的
に出力する複数のアナログマルチプレクサと、前
記アナログマルチプレクサの出力を受けて比較基
準値とする複数の比較器と、前記比較器の出力を
入力とする位置検出論理回路と、前記位置検出論
理回路の出力を受けてデイジタル値に変換する符
号変換回路とを含み、比較器に供給する比較基準
を複数のアナログマルチプレクサで切換えて複数
回のＡ／Ｄ変換を行ない、それら複数回のＡ／Ｄ
変換結果を符号変換回路で合成することにより最
終Ａ／Ｄ変換結果を得るため、Ａ／Ｄ変換器の有
するビツト数に対して従来の並列比較型Ａ／Ｄ変
換器より少ない比較器で済ませることができ、し
かも電圧分圧器に従来の並列比較型Ａ／Ｄ変換器
が持つていたアナログスイツチを使わないためア
ナログスイツチのオン抵抗による変換誤差が生じ
ないという特徴を有する。
ログ入力信号の入力手段と、第１の基準電圧と第
２の基準電圧との間に接続された電圧分圧器と、
前記電圧分圧器の複数の出力を入力として選択的
に出力する複数のアナログマルチプレクサと、前
記アナログマルチプレクサの出力を受けて比較基
準値とする複数の比較器と、前記比較器の出力を
入力とする位置検出論理回路と、前記位置検出論
理回路の出力を受けてデイジタル値に変換する符
号変換回路とを含み、比較器に供給する比較基準
を複数のアナログマルチプレクサで切換えて複数
回のＡ／Ｄ変換を行ない、それら複数回のＡ／Ｄ
変換結果を符号変換回路で合成することにより最
終Ａ／Ｄ変換結果を得るため、Ａ／Ｄ変換器の有
するビツト数に対して従来の並列比較型Ａ／Ｄ変
換器より少ない比較器で済ませることができ、し
かも電圧分圧器に従来の並列比較型Ａ／Ｄ変換器
が持つていたアナログスイツチを使わないためア
ナログスイツチのオン抵抗による変換誤差が生じ
ないという特徴を有する。
第１図は本発明による並列比較型Ａ／Ｄ変換器
の構成の一例でＮ＝３の場合である。ここでＮは
Ａ／Ｄ変換器の有するビツト数である。同図中１
００は電圧分圧器で複数の抵抗１１〜１９で構成
され、それらの抵抗間の接続点はそれぞれ出力２
０〜２７を形成している。抵抗１１と抵抗１９の
抵抗値はＲ／２で、他の抵抗１２〜１８の抵抗値
はすべてＲである。従つて電圧分圧器１００の全
体の抵抗値は2NＲ、すなわち8Rとなるように設
定されている。また、電圧分圧器１００は第１の
基準電圧VRと第２の基準電圧GNDとの間に接続
されている。電圧分圧器１００の出力２０〜２７
にはアナログスイツチ５０〜５３及びアナログス
イツチ５５〜５８がそれぞれ接続され、アナログ
スイツチ５０とアナログスイツチ５５はアナログ
マルチプレクサ１を構成し、アナログスイツチ５
１と５６、アナログスイツチ５２と５７、アナロ
グスイツチ５３と５８はそれぞれアナログマルチ
プレクサ２、アナログマルチプレクサ３、アナロ
グマルチプレクサ４を構成している。アナログマ
ルチプレクサ１〜４は、制御信号φAとφBとによ
り複数の入力のうちいずれか１つを選択的に出力
する。アナログマルチプレクサ１の出力は比較器
３０の比較基準入力端子に接続され、アナログマ
ルチプレクサ２の出力は比較器３１の、アナログ
マルチプレクサ３の出力は比較器３２の、アナロ
グマルチプレクサ４の出力は比較器３３の比較基
準入力端子にそれぞれ接続されている。１５０は
位置検出論理回路で、複数のロジツクゲート４０
〜４３で構成され、位置検出論理回路１５０の出
力はデイジタル出力端子５１０〜５１２とオーバ
レンジ出力５１３とを持つ符号変換回路１５１に
接続されている。また、１１０はアナログ入力信
号をサンプリングするサンプリング回路で、サン
プリングクロツクsに従つて動作する。
の構成の一例でＮ＝３の場合である。ここでＮは
Ａ／Ｄ変換器の有するビツト数である。同図中１
００は電圧分圧器で複数の抵抗１１〜１９で構成
され、それらの抵抗間の接続点はそれぞれ出力２
０〜２７を形成している。抵抗１１と抵抗１９の
抵抗値はＲ／２で、他の抵抗１２〜１８の抵抗値
はすべてＲである。従つて電圧分圧器１００の全
体の抵抗値は2NＲ、すなわち8Rとなるように設
定されている。また、電圧分圧器１００は第１の
基準電圧VRと第２の基準電圧GNDとの間に接続
されている。電圧分圧器１００の出力２０〜２７
にはアナログスイツチ５０〜５３及びアナログス
イツチ５５〜５８がそれぞれ接続され、アナログ
スイツチ５０とアナログスイツチ５５はアナログ
マルチプレクサ１を構成し、アナログスイツチ５
１と５６、アナログスイツチ５２と５７、アナロ
グスイツチ５３と５８はそれぞれアナログマルチ
プレクサ２、アナログマルチプレクサ３、アナロ
グマルチプレクサ４を構成している。アナログマ
ルチプレクサ１〜４は、制御信号φAとφBとによ
り複数の入力のうちいずれか１つを選択的に出力
する。アナログマルチプレクサ１の出力は比較器
３０の比較基準入力端子に接続され、アナログマ
ルチプレクサ２の出力は比較器３１の、アナログ
マルチプレクサ３の出力は比較器３２の、アナロ
グマルチプレクサ４の出力は比較器３３の比較基
準入力端子にそれぞれ接続されている。１５０は
位置検出論理回路で、複数のロジツクゲート４０
〜４３で構成され、位置検出論理回路１５０の出
力はデイジタル出力端子５１０〜５１２とオーバ
レンジ出力５１３とを持つ符号変換回路１５１に
接続されている。また、１１０はアナログ入力信
号をサンプリングするサンプリング回路で、サン
プリングクロツクsに従つて動作する。
以下第１図に従つて動作を説明する。
まず、アナログ入力信号VSをサンプリング回
路１１０でサンプリングして一定期間ホールドす
る。ホールドされたアナログ電圧は複数の比較器
３０〜３３にそれぞれ印加される。次にアナログ
スイツチの開閉を制御する制御信号φAにより、
アナログマルチプレクサを構成する複数のアナロ
グスイツチ５０〜５３が閉じられて電圧分圧器１
００から出力されるそれぞれ異なつた比較基準電
圧が複数の比較器３０〜３３の比較基準入力端子
にそれぞれ印加される。この場合、ホールドされ
たアナログ電圧が比較基準より大きい比較器の出
力は低レベル、すなわち論理“０”となり、逆に
ホールドされたアナログ電圧が比較基準より小さ
い比較器の出力は高レベル、すなわち論理“１”
となる。従つて、複数の比較器３０〜３３はホー
ルドされたアナログ電圧の値によつて、その出力
が“０”になる比較器と“１”になる比較器とに
分けられる。位置検出論理回路１５０は、出力が
“０”になつている比較器と“１”になつている
比較器の境界を検出し、ロジツクゲート４０〜４
３のうち境界に対応したゲートの出力を“１”と
する。この位置検出論理回路１５０の出力を符号
変換回路１５１で符号化し、2bitの分解能を持つ
第１の変換結果を得る。ところで、この時の変換
特性はマルチプレクサを構成する複数のアナログ
スイツチ５０〜５３が閉じられていることから、
第２図Ａに示すようにアナログ入力の（4n＋
１）／16（ｎ＝０，１，２，３）の各点でデイジ
タルコードが変化する第１の変換特性となる。
路１１０でサンプリングして一定期間ホールドす
る。ホールドされたアナログ電圧は複数の比較器
３０〜３３にそれぞれ印加される。次にアナログ
スイツチの開閉を制御する制御信号φAにより、
アナログマルチプレクサを構成する複数のアナロ
グスイツチ５０〜５３が閉じられて電圧分圧器１
００から出力されるそれぞれ異なつた比較基準電
圧が複数の比較器３０〜３３の比較基準入力端子
にそれぞれ印加される。この場合、ホールドされ
たアナログ電圧が比較基準より大きい比較器の出
力は低レベル、すなわち論理“０”となり、逆に
ホールドされたアナログ電圧が比較基準より小さ
い比較器の出力は高レベル、すなわち論理“１”
となる。従つて、複数の比較器３０〜３３はホー
ルドされたアナログ電圧の値によつて、その出力
が“０”になる比較器と“１”になる比較器とに
分けられる。位置検出論理回路１５０は、出力が
“０”になつている比較器と“１”になつている
比較器の境界を検出し、ロジツクゲート４０〜４
３のうち境界に対応したゲートの出力を“１”と
する。この位置検出論理回路１５０の出力を符号
変換回路１５１で符号化し、2bitの分解能を持つ
第１の変換結果を得る。ところで、この時の変換
特性はマルチプレクサを構成する複数のアナログ
スイツチ５０〜５３が閉じられていることから、
第２図Ａに示すようにアナログ入力の（4n＋
１）／16（ｎ＝０，１，２，３）の各点でデイジ
タルコードが変化する第１の変換特性となる。
次にアナログスイツチの開閉を制御する制御信
号φAによりアナログマルチプレクサを構成する
複数のアナログスイツチ５０〜５３を開き、かわ
りに制御信号φBによりアナログスイツチ５５〜
５８が閉じられる。従つて、前回と異なつた比較
基準電圧が複数の比較器３０〜３３の比較基準入
力端子にそれぞれ印加される。このとき複数の比
較器３０〜３７には以前ホールドされたアナログ
電圧が印加されたままであるからそれぞれの比較
器の比較基準だけが変化したことになる。この状
態で前回と同様の変換動作をくりかえして２ビツ
トの分解能を持つ第２の変換結果を得る。この時
の変換特性はマルチプレクサを構成する複数のア
ナログスイツチ５５〜５８が閉じられていること
から、第２図Ｂに示すようにアナログ入力の
（4n＋３）／16（ｎ＝０，１，２，３）の各点で
デイジタルコードが変化する第２の変換特性とな
る。符号変換回路１５１はこれら第１の変換結果
と第２の変換結果を合成することによつて、第２
図Ｃに示す変換特性を持つ3bitのデイジタル信号
を出力端子５１０〜５１２に出力する。また、符
号変換回路１５１は第２の変換結果を受けた時に
比較器３３の出力が低レベル、すなわち論理
“０”になつていたらホールドされたアナログ電
圧が比較基準値15／16VRより大きいと判断し、オー バレンジ信号を出力端子５１３から出力する。
号φAによりアナログマルチプレクサを構成する
複数のアナログスイツチ５０〜５３を開き、かわ
りに制御信号φBによりアナログスイツチ５５〜
５８が閉じられる。従つて、前回と異なつた比較
基準電圧が複数の比較器３０〜３３の比較基準入
力端子にそれぞれ印加される。このとき複数の比
較器３０〜３７には以前ホールドされたアナログ
電圧が印加されたままであるからそれぞれの比較
器の比較基準だけが変化したことになる。この状
態で前回と同様の変換動作をくりかえして２ビツ
トの分解能を持つ第２の変換結果を得る。この時
の変換特性はマルチプレクサを構成する複数のア
ナログスイツチ５５〜５８が閉じられていること
から、第２図Ｂに示すようにアナログ入力の
（4n＋３）／16（ｎ＝０，１，２，３）の各点で
デイジタルコードが変化する第２の変換特性とな
る。符号変換回路１５１はこれら第１の変換結果
と第２の変換結果を合成することによつて、第２
図Ｃに示す変換特性を持つ3bitのデイジタル信号
を出力端子５１０〜５１２に出力する。また、符
号変換回路１５１は第２の変換結果を受けた時に
比較器３３の出力が低レベル、すなわち論理
“０”になつていたらホールドされたアナログ電
圧が比較基準値15／16VRより大きいと判断し、オー バレンジ信号を出力端子５１３から出力する。
ところで、これまでの説明では並列比較型Ａ／
Ｄ変換器の有するビツト数Ｎを３として説明して
きたが、Ｎを任意の整数とすることができるのは
いうまでもなく、その時にはアナログマルチプレ
クサの数及び比較器の数は2N-1個となる。
Ｄ変換器の有するビツト数Ｎを３として説明して
きたが、Ｎを任意の整数とすることができるのは
いうまでもなく、その時にはアナログマルチプレ
クサの数及び比較器の数は2N-1個となる。
以上説明したように本発明は、比較基準電圧を
発生する電圧分圧器の複数の出力をアナログマル
チプレクサを介して選択的に比較器の比較基準入
力端子に入力し、比較基準を変えて複数回のＡ／
Ｄ変換を行ない、これら複数回のＡ／Ｄ変換結果
を合成することによつて最終Ａ／Ｄ変換結果を得
ることにより、Ｎ bitの分解能を持つ並列比較
型Ａ／Ｄ変換器において、従来のＡ／Ｄ変換器が
2N−１個の比較器を必要とするのに対し、2N-1個
の比較器で済ませることができ、同じ分解能を保
ちながら比較器の数を約1/2に削減することがで
きる。さらに本発明では電圧分圧器を構成する抵
抗列がＮ bitの分解能を持つように構成されて
いるため、抵抗列の両端の抵抗の抵抗値を可変と
する従来の方法のように、アナログスイツチのオ
ン抵抗が抵抗列に加わつて変換特性に誤差を生ず
ることもなく、しかも特殊な回路を必要としない
ため比較的構成の簡単な、モノリシツク集積回路
として構成することが容易な、精度の良い並列比
較型Ａ／Ｄ変換器を提供でき、本発明のもたらす
効果は非常に大きい。
発生する電圧分圧器の複数の出力をアナログマル
チプレクサを介して選択的に比較器の比較基準入
力端子に入力し、比較基準を変えて複数回のＡ／
Ｄ変換を行ない、これら複数回のＡ／Ｄ変換結果
を合成することによつて最終Ａ／Ｄ変換結果を得
ることにより、Ｎ bitの分解能を持つ並列比較
型Ａ／Ｄ変換器において、従来のＡ／Ｄ変換器が
2N−１個の比較器を必要とするのに対し、2N-1個
の比較器で済ませることができ、同じ分解能を保
ちながら比較器の数を約1/2に削減することがで
きる。さらに本発明では電圧分圧器を構成する抵
抗列がＮ bitの分解能を持つように構成されて
いるため、抵抗列の両端の抵抗の抵抗値を可変と
する従来の方法のように、アナログスイツチのオ
ン抵抗が抵抗列に加わつて変換特性に誤差を生ず
ることもなく、しかも特殊な回路を必要としない
ため比較的構成の簡単な、モノリシツク集積回路
として構成することが容易な、精度の良い並列比
較型Ａ／Ｄ変換器を提供でき、本発明のもたらす
効果は非常に大きい。
第１図は本発明の一実施例による並列比較型
Ａ／Ｄ変換器の回路図、第２図は第１図に示す並
列比較型Ａ／Ｄ変換器の変換特性図、第３図は従
来の並列比較型Ａ／Ｄ変換器の回路図、第４図は
第３図に示す並列比較型Ａ／Ｄ変換器の変換特性
図、第５図は可変抵抗の構成を示す回路図であ
る。 １０，１００…電圧分圧器、１１〜１９…抵
抗、３０〜３３…比較器、５０〜５３，５５〜５
８…アナログスイツチ、１５０…位置検出論理回
路、１５１…符号変換回路、１１０…サンプリン
グ回路。
Ａ／Ｄ変換器の回路図、第２図は第１図に示す並
列比較型Ａ／Ｄ変換器の変換特性図、第３図は従
来の並列比較型Ａ／Ｄ変換器の回路図、第４図は
第３図に示す並列比較型Ａ／Ｄ変換器の変換特性
図、第５図は可変抵抗の構成を示す回路図であ
る。 １０，１００…電圧分圧器、１１〜１９…抵
抗、３０〜３３…比較器、５０〜５３，５５〜５
８…アナログスイツチ、１５０…位置検出論理回
路、１５１…符号変換回路、１１０…サンプリン
グ回路。
Claims (1)
- １ 第１および第２の基準電圧発生端の間に、縦
続接続された複数の抵抗と、第１の制御信号に応
答して前記抵抗のうち奇数番目の抵抗から分圧さ
れた電圧を並列に取り出す第１のスイツチ手段
と、第２の制御信号に応答して前記抵抗のうち偶
数番目の抵抗から分圧された電圧を並列に取り出
す第２のスイツチ手段と、前記奇数番目の抵抗と
偶数番目の抵抗とに対して隣接する２組の抵抗か
らの各分圧電圧を前記第１および第２のスイツチ
手段によつて、切り替えられて一方の入力端に印
加されるとともに他の入力端にアナログ入力信号
が共通に印加され、該アナログ信号と分圧電圧と
の大小を比較する複数の電圧比較器と、前記複数
の電圧比較器の出力を受ける位置検出論理回路
と、前記位置検出論理回路の出力を受けてデイジ
タル値に変換する符号変換回路とを含み、複数回
のアナログ−デイジタル変換を行ない、これら複
数回のアナログ−デイジタル変換結果を前記符号
変換回路で合成してデイジタル出力となすことを
特徴とするアナログ−デイジタル変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13477085A JPS61293023A (ja) | 1985-06-20 | 1985-06-20 | アナログ−デイジタル変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13477085A JPS61293023A (ja) | 1985-06-20 | 1985-06-20 | アナログ−デイジタル変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61293023A JPS61293023A (ja) | 1986-12-23 |
| JPH0455005B2 true JPH0455005B2 (ja) | 1992-09-02 |
Family
ID=15136154
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13477085A Granted JPS61293023A (ja) | 1985-06-20 | 1985-06-20 | アナログ−デイジタル変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61293023A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6481416A (en) * | 1987-09-24 | 1989-03-27 | Hitachi Ltd | Ad converter |
| JPH02839U (ja) * | 1988-06-10 | 1990-01-05 | ||
| JP4648996B2 (ja) * | 2000-10-11 | 2011-03-09 | ローム株式会社 | アナログ−デジタル変換器 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5434671A (en) * | 1977-08-23 | 1979-03-14 | Nippon Hoso Kyokai <Nhk> | Analog-digital converter |
| JPS5478066A (en) * | 1977-12-05 | 1979-06-21 | Hitachi Ltd | Ad converter |
| JPS57129526A (en) * | 1981-02-04 | 1982-08-11 | Fujitsu Ltd | Parallel type analog-to-digital converter |
| JPS58133031A (ja) * | 1982-02-02 | 1983-08-08 | Toshiba Corp | Ｄａ変換回路 |
-
1985
- 1985-06-20 JP JP13477085A patent/JPS61293023A/ja active Granted
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5434671A (en) * | 1977-08-23 | 1979-03-14 | Nippon Hoso Kyokai <Nhk> | Analog-digital converter |
| JPS5478066A (en) * | 1977-12-05 | 1979-06-21 | Hitachi Ltd | Ad converter |
| JPS57129526A (en) * | 1981-02-04 | 1982-08-11 | Fujitsu Ltd | Parallel type analog-to-digital converter |
| JPS58133031A (ja) * | 1982-02-02 | 1983-08-08 | Toshiba Corp | Ｄａ変換回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61293023A (ja) | 1986-12-23 |
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