JP2797455B2 - Ａ／ｄ変換器 - Google Patents
Ａ／ｄ変換器Info
- Publication number
- JP2797455B2 JP2797455B2 JP1157643A JP15764389A JP2797455B2 JP 2797455 B2 JP2797455 B2 JP 2797455B2 JP 1157643 A JP1157643 A JP 1157643A JP 15764389 A JP15764389 A JP 15764389A JP 2797455 B2 JP2797455 B2 JP 2797455B2
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- output
- circuit
- voltage divider
- comparator
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Analogue/Digital Conversion (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はA/D（アナログ／デジタル）変換器に関し、
特に複数の電圧分圧器および比較器を用いたA/D変換器
に関する。
特に複数の電圧分圧器および比較器を用いたA/D変換器
に関する。
従来、かかるA/D変換器、特に高速A/D変換器の多くは
並列比較方式もしくは逐次比較方式を用いている。並列
比較方式のA/D変換器は基準電圧を2N分割する電圧分圧
器のそれぞれ異なった出力電圧を比較基準値とした（2N
−１）個の比較器に同時にアナログ入力電圧を印加し、
それぞれの比較器で基準値との大小を判定することによ
り、その結果を符号化してデジタル出力とするものであ
る。一方、逐次比較方式のA/D変換器は基準電圧を2N分
割する電圧分圧器のそれぞれの出力点の中からアナログ
入力電圧と等しい点を選択するようにスイッチアレーの
スイッチを順次開閉し、その結果をデジタル出力とする
ものである。尚、ＮはA/D変換器の有するビット数であ
る。
並列比較方式もしくは逐次比較方式を用いている。並列
比較方式のA/D変換器は基準電圧を2N分割する電圧分圧
器のそれぞれ異なった出力電圧を比較基準値とした（2N
−１）個の比較器に同時にアナログ入力電圧を印加し、
それぞれの比較器で基準値との大小を判定することによ
り、その結果を符号化してデジタル出力とするものであ
る。一方、逐次比較方式のA/D変換器は基準電圧を2N分
割する電圧分圧器のそれぞれの出力点の中からアナログ
入力電圧と等しい点を選択するようにスイッチアレーの
スイッチを順次開閉し、その結果をデジタル出力とする
ものである。尚、ＮはA/D変換器の有するビット数であ
る。
第３図はかかる従来の一例を示す並列比較方式A/D変
換器の回路図である。
換器の回路図である。
第３図に示すように、従来のかかるA/D変換器は基準
電圧VRと接地電位GND間に接続された複数の抵抗R1〜R8
で構成され且つそれらの抵抗間の接続点ｉ〜ｏから基準
電圧出力を取りだす電圧分圧器1Aと、サンプル・ホール
ド回路10と比較回路13と位置検出論理回路14および符号
変換回路15とを有し、ビット数Ｎが３の場合である。ま
た、電圧分圧器1Aの複数の出力ｉ〜ｏ点は複数の比較器
13A〜13Gの比較基準入力にそれぞれ接続されている。位
置検出論理回路14は複数の論理ゲート14A〜14Gで構成さ
れ、位置検出論理回路14の出力はデジタル出力12A〜12C
を持つ符号変換回路15に接続されている。更に、サンプ
ル・ホールド回路10はアナログ入力電圧VINをサンプリ
ング・クロックfSでサンプリングし、しかる後これを保
持する。
電圧VRと接地電位GND間に接続された複数の抵抗R1〜R8
で構成され且つそれらの抵抗間の接続点ｉ〜ｏから基準
電圧出力を取りだす電圧分圧器1Aと、サンプル・ホール
ド回路10と比較回路13と位置検出論理回路14および符号
変換回路15とを有し、ビット数Ｎが３の場合である。ま
た、電圧分圧器1Aの複数の出力ｉ〜ｏ点は複数の比較器
13A〜13Gの比較基準入力にそれぞれ接続されている。位
置検出論理回路14は複数の論理ゲート14A〜14Gで構成さ
れ、位置検出論理回路14の出力はデジタル出力12A〜12C
を持つ符号変換回路15に接続されている。更に、サンプ
ル・ホールド回路10はアナログ入力電圧VINをサンプリ
ング・クロックfSでサンプリングし、しかる後これを保
持する。
次に、かかるA/D変換器の回路動作を説明する。
まず、サンプル・ホールド回路10において、クロック
fSでサンプリングされ、しかる後保持されたアナログ入
力電圧VINは異なった比較基準値を持つ複数の比較器13A
〜13Gからなる比較回路13に同時に印加される。する
と、アナログ入力電圧VINが比較基準より大きい比較器
の出力はすべて低レベル、すなわち“0"となる。逆に、
アナログ入力電圧VINが比較基準より小さい比較器の出
力はすべて高レベル、すなわち“1"となる。従って、ア
ナログ入力電圧VINの値によってその出力が“0"になる
比較器と“1"になる比較器とに分けられる。
fSでサンプリングされ、しかる後保持されたアナログ入
力電圧VINは異なった比較基準値を持つ複数の比較器13A
〜13Gからなる比較回路13に同時に印加される。する
と、アナログ入力電圧VINが比較基準より大きい比較器
の出力はすべて低レベル、すなわち“0"となる。逆に、
アナログ入力電圧VINが比較基準より小さい比較器の出
力はすべて高レベル、すなわち“1"となる。従って、ア
ナログ入力電圧VINの値によってその出力が“0"になる
比較器と“1"になる比較器とに分けられる。
次に、位置検出論理回路14は出力が“0"になっている
比較器と出力が“1"になっている比較器の境界を検出
し、論理ゲート14A〜14Gのうち境界の位置に対応したゲ
ートの出力を“1"にする。この位置検出論理回路14の出
力を符号変換回路15によって符号化し、20,21,22ビット
にそれぞれ相当する出力端子12A,12B,12Cにデジタル値
を出力している。
比較器と出力が“1"になっている比較器の境界を検出
し、論理ゲート14A〜14Gのうち境界の位置に対応したゲ
ートの出力を“1"にする。この位置検出論理回路14の出
力を符号変換回路15によって符号化し、20,21,22ビット
にそれぞれ相当する出力端子12A,12B,12Cにデジタル値
を出力している。
第４図は従来の他の例を示す逐次比較方式A/D変換器
の回路図である。
の回路図である。
第４図に示すように、かかる逐次比較方式のA/D変換
器はビット数Ｎが３の場合であり、基準電圧VRと接地電
位GND間に直列接続された複数の抵抗R1〜R8で構成され
且つそれらの抵抗間の接続点ｉ〜ｏから基準電圧出力を
とり出す電圧分圧器1Aと、複数のスイッチS20〜S32を有
し且つこれらのスイッチは複数の制御ライン5A〜5Fによ
って開閉を制御されるスイッチアレー2Aとサンプル・ホ
ールド回路10と、比較器16と、制御回路4Aとを有してい
る。
器はビット数Ｎが３の場合であり、基準電圧VRと接地電
位GND間に直列接続された複数の抵抗R1〜R8で構成され
且つそれらの抵抗間の接続点ｉ〜ｏから基準電圧出力を
とり出す電圧分圧器1Aと、複数のスイッチS20〜S32を有
し且つこれらのスイッチは複数の制御ライン5A〜5Fによ
って開閉を制御されるスイッチアレー2Aとサンプル・ホ
ールド回路10と、比較器16と、制御回路4Aとを有してい
る。
上述した電圧分圧器1Aの出力ｉ〜ｏからは、スイッチ
S20〜S32を介してアレーの出力へ至る８つの経路があ
り、各経路には３つのスイッチが配置される。スイッチ
アレー2Aの出力は比較器16の入力の一つに接続され、ま
たアナログ入力電圧VINがサンプル・ホールド回路10で
サンプリングされた後ホールドされた電圧が比較器16の
他の入力に接続される。この比較器16の出力は制御回路
4Aに接続され、制御回路4Aは先に述べた制御ライン5A〜
5Fとデジタル出力端子12A〜12Cとに接続されている。
S20〜S32を介してアレーの出力へ至る８つの経路があ
り、各経路には３つのスイッチが配置される。スイッチ
アレー2Aの出力は比較器16の入力の一つに接続され、ま
たアナログ入力電圧VINがサンプル・ホールド回路10で
サンプリングされた後ホールドされた電圧が比較器16の
他の入力に接続される。この比較器16の出力は制御回路
4Aに接続され、制御回路4Aは先に述べた制御ライン5A〜
5Fとデジタル出力端子12A〜12Cとに接続されている。
次に、かかる逐次比較方式のA/D変換器の回路動作を
説明する。
説明する。
最初に、サンプル・ホールド回路10でアナログ入力電
圧VINをクロックfSによりサンプリングし、しかる後保
持する。
圧VINをクロックfSによりサンプリングし、しかる後保
持する。
次に、制御回路4Aは複数の制御ライン5A〜5Fにより電
圧分圧器1Aの中間点、すなわち出力ｌ点電圧をスイッチ
アレー2Aの出力に接続するように、スイッチS20〜S32の
開閉制御を行う。その結果、電圧分圧器1Aの出力ｌ点の
電圧は比較器16によってアナログ入力電圧VINと比較さ
れる。ここで、アナログ入力電圧VINが電圧分圧器1Aの
出力ｌ点の電圧より大きいと、比較器16の出力は“1"と
なり、制御回路4Aの最上位ビット出力12Cは“1"のまま
である。しかし、逆にアナログ入力電圧VINが電圧分圧
器1Aの出力ｌ点の電圧より小さいと、比較器16の出力は
“0"となり、制御回路4Aの最上位ビット出力12Cは“1"
から“0"へ変化する。すなわち、制御回路4Aの各ビット
は上述した最上位ビット出力の決定時と同様に“1"にセ
ットされ、比較器16によって比較が行なわれる。
圧分圧器1Aの中間点、すなわち出力ｌ点電圧をスイッチ
アレー2Aの出力に接続するように、スイッチS20〜S32の
開閉制御を行う。その結果、電圧分圧器1Aの出力ｌ点の
電圧は比較器16によってアナログ入力電圧VINと比較さ
れる。ここで、アナログ入力電圧VINが電圧分圧器1Aの
出力ｌ点の電圧より大きいと、比較器16の出力は“1"と
なり、制御回路4Aの最上位ビット出力12Cは“1"のまま
である。しかし、逆にアナログ入力電圧VINが電圧分圧
器1Aの出力ｌ点の電圧より小さいと、比較器16の出力は
“0"となり、制御回路4Aの最上位ビット出力12Cは“1"
から“0"へ変化する。すなわち、制御回路4Aの各ビット
は上述した最上位ビット出力の決定時と同様に“1"にセ
ットされ、比較器16によって比較が行なわれる。
次に、そのビット出力は比較器16の比較結果に応じて
“1"にとどまるか、あるいは“0"に変化する。
“1"にとどまるか、あるいは“0"に変化する。
以上の逐次比較動作が最下位ビットまで終了したと
き、アナログ入力電圧VINのデジタル変換値が20,21,22
ビットを表わす出力端子12A,12B,12Cに得られる。
き、アナログ入力電圧VINのデジタル変換値が20,21,22
ビットを表わす出力端子12A,12B,12Cに得られる。
上述した並列比較方式のA/D変換器は、先に述べたよ
うに、A/D変換器の有するビット数をＮとすると、（2N
−１）個の比較器を有している。しかるに、A/D変換器
の有するビット数Ｎを増して変換精度を上げようとする
と、数多くの且つ高分解能の比較器を必要とする。従っ
て、このような比較器は必然的に回路を複雑とし、並列
比較方式のA/D変換器をモノリシック集積回路化する場
合にチップ面積を増大させるという欠点がある。
うに、A/D変換器の有するビット数をＮとすると、（2N
−１）個の比較器を有している。しかるに、A/D変換器
の有するビット数Ｎを増して変換精度を上げようとする
と、数多くの且つ高分解能の比較器を必要とする。従っ
て、このような比較器は必然的に回路を複雑とし、並列
比較方式のA/D変換器をモノリシック集積回路化する場
合にチップ面積を増大させるという欠点がある。
また、上述した逐次比較方式のA/D変換器はビット数
Ｎを増して変換精度を上げるにつれて数多くのスイッチ
を必要とする。すなわち、A/D変換器がＮ個のビットを
有する場合は、（2N+1−３）個のスイッチを必要とし、
しかもそれらのスイッチは電圧分圧器の各出力点からス
イッチアレーの出力に至る各経路にＮ個直列に接続され
ることになる。従って、この逐次比較方式のA/D変換器
は１回のA/D変換にスイッチをＮ回開閉する必要があ
り、また前述した並列比較方式に比べてもＮ倍のクロッ
ク周波数fcを必要とし、スイッチアレーの中の複数のス
イッチと比較器及び制御回路はクロック周波数fcに応じ
た高速動作を行なわねばならず、設計が困難になるとい
う欠点がある。
Ｎを増して変換精度を上げるにつれて数多くのスイッチ
を必要とする。すなわち、A/D変換器がＮ個のビットを
有する場合は、（2N+1−３）個のスイッチを必要とし、
しかもそれらのスイッチは電圧分圧器の各出力点からス
イッチアレーの出力に至る各経路にＮ個直列に接続され
ることになる。従って、この逐次比較方式のA/D変換器
は１回のA/D変換にスイッチをＮ回開閉する必要があ
り、また前述した並列比較方式に比べてもＮ倍のクロッ
ク周波数fcを必要とし、スイッチアレーの中の複数のス
イッチと比較器及び制御回路はクロック周波数fcに応じ
た高速動作を行なわねばならず、設計が困難になるとい
う欠点がある。
本発明の目的は、かかる回路の複雑化を避け、集積回
路化に適合させるとともに、高速且つ高分解能のA/D変
換器を提供することにある。
路化に適合させるとともに、高速且つ高分解能のA/D変
換器を提供することにある。
本発明のA/D変換器は、第一の基準電圧および第二の
基準電圧間に接続された第一の電圧分圧回路と、オーバ
レンジを含むデジタル値を出力するとともに制御信号を
作成する制御回路と、前記制御回路からの制御信号で開
閉を制御され且つ前記第一の電圧分圧回路の分圧電圧を
出力する複数のスイッチを有するスイッチ回路と、前記
スイッチ回路の出力に接続された第一および第二のバッ
ファアンプと、前記第一の電圧分圧回路の出力電圧をさ
らに分圧するために前記第一および第二のバッファアン
プの出力間に接続された第二の電圧分圧回路と、アナロ
グ入力電圧をサンプリングして保持するサンプル・ホー
ルド回路と、前記第一のバッファアンプの出力および前
記サンプル・ホールド回路からのアナログ電圧の比較動
作を行ない、その比較結果により前記制御回路を制御す
る第一の比較器と、前記第二の電圧分圧回路の複数の出
力をそれぞれ比較基準とし且つ前記サンプル・ホールド
回路からのアナログ電圧との比較動作を行なう複数の第
二の比較器と、前記複数の第二の比較器の出力を入力と
する論理変換回路とを含み、前記制御回路のオーバレン
ジを含むデジタル値出力を上位ビットとし且つ前記論理
変換回路のデジタル値出力を下位ビットとするように構
成される。
基準電圧間に接続された第一の電圧分圧回路と、オーバ
レンジを含むデジタル値を出力するとともに制御信号を
作成する制御回路と、前記制御回路からの制御信号で開
閉を制御され且つ前記第一の電圧分圧回路の分圧電圧を
出力する複数のスイッチを有するスイッチ回路と、前記
スイッチ回路の出力に接続された第一および第二のバッ
ファアンプと、前記第一の電圧分圧回路の出力電圧をさ
らに分圧するために前記第一および第二のバッファアン
プの出力間に接続された第二の電圧分圧回路と、アナロ
グ入力電圧をサンプリングして保持するサンプル・ホー
ルド回路と、前記第一のバッファアンプの出力および前
記サンプル・ホールド回路からのアナログ電圧の比較動
作を行ない、その比較結果により前記制御回路を制御す
る第一の比較器と、前記第二の電圧分圧回路の複数の出
力をそれぞれ比較基準とし且つ前記サンプル・ホールド
回路からのアナログ電圧との比較動作を行なう複数の第
二の比較器と、前記複数の第二の比較器の出力を入力と
する論理変換回路とを含み、前記制御回路のオーバレン
ジを含むデジタル値出力を上位ビットとし且つ前記論理
変換回路のデジタル値出力を下位ビットとするように構
成される。
次に、本発明の実施例について図面を参照して説明す
る。
る。
第１図は本発明の第一の実施例を示すA/D変換器の回
路図である。
路図である。
第１図に示すように、本実施例は第一の基準電圧VRお
よび第二の基準電圧GND間に接続された複数の抵抗R1〜R
4からなる第一の電圧分圧器１と、オーバレンジ12Eを含
むデジタル値22および23をそれぞれ出力端子12Cおよび1
2Dに出力するとともに制御信号5A〜5Dを作成する制御回
路４と、この制御回路４からの制御信号5A〜5Dにより開
閉を制御され且つ第一の電圧分圧器１を構成する各抵抗
R1〜R4による分圧電圧を出力するためのａ点〜ｄ点に接
続されたスイッチS1〜S6を有する第一のスイッチアレー
２と、同様に分圧電圧を出力するためのスイッチS7〜S1
2を有する第二のスイッチアレー３と、これら第一およ
び第二のスイッチアレー2,3のそれぞれの出力に接続さ
れた２つのバッファアンプ６および７と、バッファアン
プ6,7のそれぞれの出力端子間に接続された複数の抵抗R
5〜R8からなる第二の電圧分圧器８と、アナログ入力電
圧VSを周波数fSのクロックでサンプリングしたあと保持
するサンプル・ホールド回路（S/H）10と、第二の電圧
分圧器８の複数の出力点ｅ〜ｈの電圧とサンプル・ホー
ルド回路10の出力電圧との比較を行なう複数の比較器9A
〜9Dと、これら複数の比較器9A〜9Dのうち比較器9B〜9D
の出力を入力としてデジタル値20および21をそれぞれ出
力端子12Aおよび12Bに出力する論理変換回路11とを有し
ている。
よび第二の基準電圧GND間に接続された複数の抵抗R1〜R
4からなる第一の電圧分圧器１と、オーバレンジ12Eを含
むデジタル値22および23をそれぞれ出力端子12Cおよび1
2Dに出力するとともに制御信号5A〜5Dを作成する制御回
路４と、この制御回路４からの制御信号5A〜5Dにより開
閉を制御され且つ第一の電圧分圧器１を構成する各抵抗
R1〜R4による分圧電圧を出力するためのａ点〜ｄ点に接
続されたスイッチS1〜S6を有する第一のスイッチアレー
２と、同様に分圧電圧を出力するためのスイッチS7〜S1
2を有する第二のスイッチアレー３と、これら第一およ
び第二のスイッチアレー2,3のそれぞれの出力に接続さ
れた２つのバッファアンプ６および７と、バッファアン
プ6,7のそれぞれの出力端子間に接続された複数の抵抗R
5〜R8からなる第二の電圧分圧器８と、アナログ入力電
圧VSを周波数fSのクロックでサンプリングしたあと保持
するサンプル・ホールド回路（S/H）10と、第二の電圧
分圧器８の複数の出力点ｅ〜ｈの電圧とサンプル・ホー
ルド回路10の出力電圧との比較を行なう複数の比較器9A
〜9Dと、これら複数の比較器9A〜9Dのうち比較器9B〜9D
の出力を入力としてデジタル値20および21をそれぞれ出
力端子12Aおよび12Bに出力する論理変換回路11とを有し
ている。
かかるA/D変換回路について更に詳細に説明する。第
一のスイッチアレー２と第二のスイッチアレー３を構成
する複数のスイッチS1〜S12は制御回路４からの制御信
号5A〜5Bによってそれぞれ開閉を制御され、さらにこれ
ら第一のスイッチアレー２の出力及び第二のスイッチア
レー３の出力にはそれぞれバッファアンプ6,7がそれぞ
れ接続されている。このバッファアンプ６には、第一の
電圧分圧器１を構成する抵抗R1〜R4のいずれか１つの上
端ａ点〜ｄ点の電圧が印加されるように、制御信号5A〜
5Dに基づき第一のスイッチアレー２を構成する複数のス
イッチS1〜S6の開閉が制御される。また、バッファアン
プ７には、第一のスイッチアレー２で選択された第一の
電圧分圧器１を構成する抵抗R1〜R4の下端の電圧が印加
されるように、制御信号5A〜5Dに基づき第二のスイッチ
アレー３を構成する複数のスイッチS7〜S12の開閉が制
御される。更に、第二の電圧分圧器８を構成する複数の
抵抗R5〜R8の接続点ｅ点〜ｈ点は電圧分圧器８の分圧出
力点であり、それぞれの出力は複数の比較器9A〜9Dの入
力の一つに接続され、サンプル・ホールド回路10の出力
とそれぞれ比較される。論理変換回路11は比較器9B〜9D
の比較結果を入力とし、比較器の反転位置検出と符号変
換を行なう。また、比較器9Aの出力は制御回路４に入力
される。
一のスイッチアレー２と第二のスイッチアレー３を構成
する複数のスイッチS1〜S12は制御回路４からの制御信
号5A〜5Bによってそれぞれ開閉を制御され、さらにこれ
ら第一のスイッチアレー２の出力及び第二のスイッチア
レー３の出力にはそれぞれバッファアンプ6,7がそれぞ
れ接続されている。このバッファアンプ６には、第一の
電圧分圧器１を構成する抵抗R1〜R4のいずれか１つの上
端ａ点〜ｄ点の電圧が印加されるように、制御信号5A〜
5Dに基づき第一のスイッチアレー２を構成する複数のス
イッチS1〜S6の開閉が制御される。また、バッファアン
プ７には、第一のスイッチアレー２で選択された第一の
電圧分圧器１を構成する抵抗R1〜R4の下端の電圧が印加
されるように、制御信号5A〜5Dに基づき第二のスイッチ
アレー３を構成する複数のスイッチS7〜S12の開閉が制
御される。更に、第二の電圧分圧器８を構成する複数の
抵抗R5〜R8の接続点ｅ点〜ｈ点は電圧分圧器８の分圧出
力点であり、それぞれの出力は複数の比較器9A〜9Dの入
力の一つに接続され、サンプル・ホールド回路10の出力
とそれぞれ比較される。論理変換回路11は比較器9B〜9D
の比較結果を入力とし、比較器の反転位置検出と符号変
換を行なう。また、比較器9Aの出力は制御回路４に入力
される。
次に、本実施例のA/D変換動作を説明する。
まず、アナログ入力電圧VSはサンプル・ホールド回路
10でサンプリングクロックfSに基づきサンプリングさ
れ、保持される。このホールドされたアナログ入力電圧
は複数の比較器9A〜9Bの入力端子に一斉に印加される。
10でサンプリングクロックfSに基づきサンプリングさ
れ、保持される。このホールドされたアナログ入力電圧
は複数の比較器9A〜9Bの入力端子に一斉に印加される。
次に、制御回路４は制御信号5Aと5Dをハイレベルと
し、制御信号5Bと5Cをロウレベルとする。これにより、
第一のスイッチアレー２を構成する複数のスイッチS1〜
S6のうちスイッチS1,S1,S6の開閉が制御されるので、第
一の電圧分圧器１を構成する複数の抵抗器R1〜R4のうち
抵抗器R2の上端（ｂ点）の電圧がバッファアンプ６の一
方の入力に印加される。同時に第二のスイッチアレー３
を構成する複数のスイッチS7〜S12のうちスイッチS7,S
8,S12の開閉が制御されるので、抵抗器R2の下端（ａ
点）の電圧がバッファアンプ７の一方の入力に印加され
る。
し、制御信号5Bと5Cをロウレベルとする。これにより、
第一のスイッチアレー２を構成する複数のスイッチS1〜
S6のうちスイッチS1,S1,S6の開閉が制御されるので、第
一の電圧分圧器１を構成する複数の抵抗器R1〜R4のうち
抵抗器R2の上端（ｂ点）の電圧がバッファアンプ６の一
方の入力に印加される。同時に第二のスイッチアレー３
を構成する複数のスイッチS7〜S12のうちスイッチS7,S
8,S12の開閉が制御されるので、抵抗器R2の下端（ａ
点）の電圧がバッファアンプ７の一方の入力に印加され
る。
次に、バッファアンプ６の出力は第二の電圧分圧器８
の上端（ｈ点）に接続され、同様にバッファアンプ７の
出力は第二の電圧分圧器８の下端に接続されている。ま
た、比較器9Aの基準入力端子には第二の電圧分圧器８の
出力点ｈが接続されているため、比較器9Aは先に述べた
サンプルホールドされたアナログ入力電圧と、第一の電
圧分圧器１の出力点ｂ、すなわち第一の電圧分圧器１の
中点の電圧との比較を行なう。このとき、第一の電圧分
圧器１の中点の電圧よりアナログ入力電圧の法が大きけ
れば、比較器9Aの出力は１となって制御回路４の最上位
ビット出力12Dは１となる。逆に、第一の電圧分圧器１
の中点の電圧よりアナログ入力電圧の方が小さければ、
比較器9Aの出力は０となって制御回路４の最上位ビット
出力12Dを０にする。このように、脱一の電圧分圧器１
の中点ｂの電圧がアナログ入力電圧VSより小さいとき
は、上述したように、制御回路４の最上位ビット出力12
Dは１となるが、同時に制御信号5Aがロウレベル、制御
信号5Bがハイレベルとなる。従って、第一のスイッチア
レー２を構成する複数のスイッチS1〜S6のうちスイッチ
S6がオフになり、スイッチS5がオンになる。すると、バ
ッファアンプ６へは第一の電圧分圧器１の出力点ｄの電
圧が印加されるので、比較器9Aはこの出力点ｄの電圧と
アナログ入力電圧との比較を行なう。このとき、第一の
電圧分圧器１の出力点ｄの電圧よりアナログ入力電圧の
方が大きければ、比較器9Aの出力は１となって制御回路
４の第２位のビット出力12Cを１にし、同時に制御回路
４のオーバレンジ出力12Eも１となる。逆に、第一の電
圧分圧器１の出力点ｄの電圧よりアナログ入力電圧の方
が小さければ、比較器9Aの出力は０となり、制御信号5C
を１、制御信号5Dを０に変化させる。これにより、第一
スイッチアレー２を構成するスイッチS1〜S6のうちスイ
ッチS1とS2がオフし、スイッチS3とS4がオンとなるの
で、バッファアンプ６には第一の電圧分圧器１の出力点
Ｃの電圧が印加され、比較器9Aはその出力点Ｃの電圧と
アナログ入力電圧との比較動作を行なう。このとき、第
一の電圧分圧器１の出力点Ｃの電圧よりアナログ入力電
圧の方が大きければ、比較器9Aの出力は１となって制御
回路４の第２位ビット出力12Cは１となる。逆に、第一
の電圧分圧器１の出力点Ｃの電圧よりアナログ入力電圧
の方が小さければ、比較器9Aの出力は０となって制御回
路４の第２位ビット出力12Cは０となり、一連の制御を
終了する。
の上端（ｈ点）に接続され、同様にバッファアンプ７の
出力は第二の電圧分圧器８の下端に接続されている。ま
た、比較器9Aの基準入力端子には第二の電圧分圧器８の
出力点ｈが接続されているため、比較器9Aは先に述べた
サンプルホールドされたアナログ入力電圧と、第一の電
圧分圧器１の出力点ｂ、すなわち第一の電圧分圧器１の
中点の電圧との比較を行なう。このとき、第一の電圧分
圧器１の中点の電圧よりアナログ入力電圧の法が大きけ
れば、比較器9Aの出力は１となって制御回路４の最上位
ビット出力12Dは１となる。逆に、第一の電圧分圧器１
の中点の電圧よりアナログ入力電圧の方が小さければ、
比較器9Aの出力は０となって制御回路４の最上位ビット
出力12Dを０にする。このように、脱一の電圧分圧器１
の中点ｂの電圧がアナログ入力電圧VSより小さいとき
は、上述したように、制御回路４の最上位ビット出力12
Dは１となるが、同時に制御信号5Aがロウレベル、制御
信号5Bがハイレベルとなる。従って、第一のスイッチア
レー２を構成する複数のスイッチS1〜S6のうちスイッチ
S6がオフになり、スイッチS5がオンになる。すると、バ
ッファアンプ６へは第一の電圧分圧器１の出力点ｄの電
圧が印加されるので、比較器9Aはこの出力点ｄの電圧と
アナログ入力電圧との比較を行なう。このとき、第一の
電圧分圧器１の出力点ｄの電圧よりアナログ入力電圧の
方が大きければ、比較器9Aの出力は１となって制御回路
４の第２位のビット出力12Cを１にし、同時に制御回路
４のオーバレンジ出力12Eも１となる。逆に、第一の電
圧分圧器１の出力点ｄの電圧よりアナログ入力電圧の方
が小さければ、比較器9Aの出力は０となり、制御信号5C
を１、制御信号5Dを０に変化させる。これにより、第一
スイッチアレー２を構成するスイッチS1〜S6のうちスイ
ッチS1とS2がオフし、スイッチS3とS4がオンとなるの
で、バッファアンプ６には第一の電圧分圧器１の出力点
Ｃの電圧が印加され、比較器9Aはその出力点Ｃの電圧と
アナログ入力電圧との比較動作を行なう。このとき、第
一の電圧分圧器１の出力点Ｃの電圧よりアナログ入力電
圧の方が大きければ、比較器9Aの出力は１となって制御
回路４の第２位ビット出力12Cは１となる。逆に、第一
の電圧分圧器１の出力点Ｃの電圧よりアナログ入力電圧
の方が小さければ、比較器9Aの出力は０となって制御回
路４の第２位ビット出力12Cは０となり、一連の制御を
終了する。
ところで、上述した一連の制御により第一のスイッチ
アレー２を構成する複数のスイッチS1〜S6の開閉が行な
われたが、同時に第二のスイッチアレー３を構成する複
数のスイッチS7〜S12の開閉も同様に行なわれる。しか
も、第一の電圧分圧器１を構成する複数の抵抗器R1〜R4
の各抵抗器の下端地気およびａ〜ｃ点の電圧がバッファ
アンプ７の入力に印加されるように、第二のスイッチア
レー３を構成する複数のスイッチS7〜S12の開閉が制御
される。それ故、第一の電圧分圧器１の出力点ｄの電圧
がバッファアンプ６に印加されているときに、第一の電
圧分圧器１の出力点Ｃの電圧はバッファアンプ７の入力
に印加される。しかるに、第二の電圧分圧器８はバッフ
ァアンプ６の出力およびバッファアンプ７の出力との間
に接続されているため、第二の電圧分圧器８は第一の電
圧分圧器１の抵抗器R4の生ずる電位差をさらに細分化す
るこおができる。従って、第二の電圧分圧器８の各出力
とアナログ入力電圧とを比較器9B〜9Dで並列比較を行な
い、その比較結果を論理変換回路11で２ビットのデジタ
ル出力に変換することにより、さらに分解能の高いデジ
タル出力を得ることができる。すなわち、制御回路４の
２ビット出力と論理変換回路11の２ビット出力とを合わ
せて、４ビットのA/D変換器とすることができる。
アレー２を構成する複数のスイッチS1〜S6の開閉が行な
われたが、同時に第二のスイッチアレー３を構成する複
数のスイッチS7〜S12の開閉も同様に行なわれる。しか
も、第一の電圧分圧器１を構成する複数の抵抗器R1〜R4
の各抵抗器の下端地気およびａ〜ｃ点の電圧がバッファ
アンプ７の入力に印加されるように、第二のスイッチア
レー３を構成する複数のスイッチS7〜S12の開閉が制御
される。それ故、第一の電圧分圧器１の出力点ｄの電圧
がバッファアンプ６に印加されているときに、第一の電
圧分圧器１の出力点Ｃの電圧はバッファアンプ７の入力
に印加される。しかるに、第二の電圧分圧器８はバッフ
ァアンプ６の出力およびバッファアンプ７の出力との間
に接続されているため、第二の電圧分圧器８は第一の電
圧分圧器１の抵抗器R4の生ずる電位差をさらに細分化す
るこおができる。従って、第二の電圧分圧器８の各出力
とアナログ入力電圧とを比較器9B〜9Dで並列比較を行な
い、その比較結果を論理変換回路11で２ビットのデジタ
ル出力に変換することにより、さらに分解能の高いデジ
タル出力を得ることができる。すなわち、制御回路４の
２ビット出力と論理変換回路11の２ビット出力とを合わ
せて、４ビットのA/D変換器とすることができる。
第２図は本発明の第二の実施例を示すA/D変換器の回
路図である。
路図である。
第２図に示すように、本実施例は前述した第一の実施
例と比較し、第一および第二のスイッチアレー２および
３を一つにまとめ、しかもアレーを構成する各スイッチ
S1〜S12の開閉制御をスイッチS13〜S20に変えたもので
ある。
例と比較し、第一および第二のスイッチアレー２および
３を一つにまとめ、しかもアレーを構成する各スイッチ
S1〜S12の開閉制御をスイッチS13〜S20に変えたもので
ある。
まず、制御回路４からの制御信号5A〜5Dのうち制御信
号5Aだけがハイレベル、他の制御信号5B〜5Dはロウレベ
ルになると、スイッチS19とS20がオンし他のスイッチは
すべてオフとなる。それ故第一の電圧分圧器１の出力点
ａの電圧がバッファアンプ６へ印加されるので、比較器
9Aは出力点ａの電圧とアナログ入力電圧との比較を行な
う。このとき、第一の電圧分圧器１の出力点ａの電圧よ
りアナログ入力電圧の方が大きければ、比較器9Aの出力
は１となるので、制御回路４は制御信号5Aをロウレベル
に変化させ、かわりに制御信号5Bだけをハイレベルにす
る。
号5Aだけがハイレベル、他の制御信号5B〜5Dはロウレベ
ルになると、スイッチS19とS20がオンし他のスイッチは
すべてオフとなる。それ故第一の電圧分圧器１の出力点
ａの電圧がバッファアンプ６へ印加されるので、比較器
9Aは出力点ａの電圧とアナログ入力電圧との比較を行な
う。このとき、第一の電圧分圧器１の出力点ａの電圧よ
りアナログ入力電圧の方が大きければ、比較器9Aの出力
は１となるので、制御回路４は制御信号5Aをロウレベル
に変化させ、かわりに制御信号5Bだけをハイレベルにす
る。
次に、この制御信号5Bにより、スイッチS17とS18がオ
ンし、他のスイッチはすべてオフなるので、第一の電圧
分圧器１の出力点ｂの電圧がバッファアンプ６に印加さ
れる。比較器9Aは第一の電圧分圧器１の出力点ｂの電圧
とアナログ入力電圧との比較を行ない、このとき第一の
電圧分圧器１の出力点ｂの電圧よりアナログ入力電圧の
方が大きければ比較器9Aの出力は１となって、制御回路
４は制御信号5A〜5Bの状態を変化させる。逆に、第一の
電圧分圧器１の出力点ｂの電圧よりアナログ入力電圧の
方が小さければ、制御回路４は制御信号5A〜5Dの状態を
保持し、第一の電圧分圧器１の出力点ｂに対応するデジ
タル値として最上位ビットのデジタル出力12Dをロウレ
ベル、第２位ビットのデジタル出力12Cをハイレベルに
する。このとき、第一の電圧分圧器１の出力点ａの電圧
がバッファアンプ７に印加されているので、第二の電圧
分圧器８によってさらにA/D変換動作が行なわれるのは
前述した第一の実施例の場合と同様である。
ンし、他のスイッチはすべてオフなるので、第一の電圧
分圧器１の出力点ｂの電圧がバッファアンプ６に印加さ
れる。比較器9Aは第一の電圧分圧器１の出力点ｂの電圧
とアナログ入力電圧との比較を行ない、このとき第一の
電圧分圧器１の出力点ｂの電圧よりアナログ入力電圧の
方が大きければ比較器9Aの出力は１となって、制御回路
４は制御信号5A〜5Bの状態を変化させる。逆に、第一の
電圧分圧器１の出力点ｂの電圧よりアナログ入力電圧の
方が小さければ、制御回路４は制御信号5A〜5Dの状態を
保持し、第一の電圧分圧器１の出力点ｂに対応するデジ
タル値として最上位ビットのデジタル出力12Dをロウレ
ベル、第２位ビットのデジタル出力12Cをハイレベルに
する。このとき、第一の電圧分圧器１の出力点ａの電圧
がバッファアンプ７に印加されているので、第二の電圧
分圧器８によってさらにA/D変換動作が行なわれるのは
前述した第一の実施例の場合と同様である。
ところで、上述した二つの実施例において、第一の電
圧分圧器１の分解能を２ビット、第二の電圧分圧器８の
分解能を２ビットとして説明したが、本発明はこれらの
組合せに制限されることはない。すなわち、必要なデジ
タル出力の分解能をＮビット、第一の電圧分圧器１の分
解能をＰビット、第二の電圧分圧器８の分解能をＱビッ
トとすれば、Ｎ＝Ｐ＋Ｑを満足するすべての正の整数の
組合わせとすることができるのは明らかである。
圧分圧器１の分解能を２ビット、第二の電圧分圧器８の
分解能を２ビットとして説明したが、本発明はこれらの
組合せに制限されることはない。すなわち、必要なデジ
タル出力の分解能をＮビット、第一の電圧分圧器１の分
解能をＰビット、第二の電圧分圧器８の分解能をＱビッ
トとすれば、Ｎ＝Ｐ＋Ｑを満足するすべての正の整数の
組合わせとすることができるのは明らかである。
以上説明したように、本発明のA/D変換器は、第一の
電圧分圧器を構成する抵抗器の両端の電圧を第二の電圧
分圧器へ印加できるように、スイッチアレーの開閉を制
御回路から制御することにより、従来の逐次比較方式A/
D変換器のように、スイッチがＮ個直列に接続されるこ
と、および従来の並列比較方式A/D変換器のように、（2
N−１）個の比較器を必要とすることもなく、しかも特
殊な回路を必要としないので、比較的構成が簡単にな
り、モノリシック集積回路として構成することも容易で
ある上、高分解能且つ高速化を実現できるという効果が
ある。
電圧分圧器を構成する抵抗器の両端の電圧を第二の電圧
分圧器へ印加できるように、スイッチアレーの開閉を制
御回路から制御することにより、従来の逐次比較方式A/
D変換器のように、スイッチがＮ個直列に接続されるこ
と、および従来の並列比較方式A/D変換器のように、（2
N−１）個の比較器を必要とすることもなく、しかも特
殊な回路を必要としないので、比較的構成が簡単にな
り、モノリシック集積回路として構成することも容易で
ある上、高分解能且つ高速化を実現できるという効果が
ある。
第１図は本発明の第一の実施例を示すA/D変換器の回路
図、第２図は本発明の第二の実施例を示すA/D変換器の
回路図、第３図は従来の一例を示す並列比較方式A/D変
換器の回路図、第４図は従来の他の例を示す逐次比較方
式A/D変換器の回路図である。 1,8……電圧分圧器、2,3……スイッチアレー、４……制
御回路、5A〜5D……制御ライン、6,7……バッファアン
プ、9A〜9D……比較器、10……サンプル・ホールド回路
（S/H回路）、11……論理変換回路、12A〜12D……デジ
タル出力端子、12E……オーバーレンジ出力端子、R1〜R
8……抵抗、S1〜S19……スイッチ。
図、第２図は本発明の第二の実施例を示すA/D変換器の
回路図、第３図は従来の一例を示す並列比較方式A/D変
換器の回路図、第４図は従来の他の例を示す逐次比較方
式A/D変換器の回路図である。 1,8……電圧分圧器、2,3……スイッチアレー、４……制
御回路、5A〜5D……制御ライン、6,7……バッファアン
プ、9A〜9D……比較器、10……サンプル・ホールド回路
（S/H回路）、11……論理変換回路、12A〜12D……デジ
タル出力端子、12E……オーバーレンジ出力端子、R1〜R
8……抵抗、S1〜S19……スイッチ。
Claims (1)
- 【請求項１】第一の基準電圧および第二の基準電圧間に
接続された第一の電圧分圧回路と、オーバレンジを含む
デジタル値を出力するとともに制御信号を作成する制御
回路と、前記制御回路からの制御信号で開閉を制御され
且つ前記第一の電圧分圧回路の分圧電圧を出力する複数
のスイッチを有するスイッチ回路と、前記スイッチ回路
の出力に接続された第一および第二のバッファアンプ
と、前記第一の電圧分圧回路の出力電圧をさらに分圧す
るために前記第一および第二のバッファアンプの出力間
に接続された第二の電圧分圧回路と、アナログ入力電圧
をサンプリングして保持するサンプル・ホールド回路
と、前記第一のバッファアンプの出力および前記サンプ
ル・ホールド回路からのアナログ電圧の比較動作を行な
い、その比較結果により前記制御回路を制御する第一の
比較器と、前記第二の電圧分圧回路の複数の出力をそれ
ぞれ比較基準とし且つ前記サンプル・ホールド回路から
のアナログ電圧との比較動作を行なう複数の第二の比較
器と、前記複数の第二の比較器の出力を入力とする論理
変換回路とを含み、前記制御回路のオーバレンジを含む
デジタル値出力を上位ビットとし且つ前記論理変換回路
のデジタル値出力を下位ビットとすることを特徴とする
A/D変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1157643A JP2797455B2 (ja) | 1989-06-19 | 1989-06-19 | Ａ／ｄ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1157643A JP2797455B2 (ja) | 1989-06-19 | 1989-06-19 | Ａ／ｄ変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0322625A JPH0322625A (ja) | 1991-01-31 |
| JP2797455B2 true JP2797455B2 (ja) | 1998-09-17 |
Family
ID=15654210
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1157643A Expired - Lifetime JP2797455B2 (ja) | 1989-06-19 | 1989-06-19 | Ａ／ｄ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2797455B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5881328A (ja) * | 1981-11-10 | 1983-05-16 | Toshiba Corp | Ａ／ｄ変換器 |
| JPS592428A (ja) * | 1982-06-26 | 1984-01-09 | Toshiba Corp | アナログ−デイジタル変換回路 |
-
1989
- 1989-06-19 JP JP1157643A patent/JP2797455B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0322625A (ja) | 1991-01-31 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4200863A (en) | Weighted capacitor analog/digital converting apparatus and method | |
| US6014097A (en) | Fully differential interpolating comparator bank and method | |
| US5450085A (en) | Method and apparatus for high speed analog to digital conversion using multiplexed flash sections | |
| JPH06152420A (ja) | アナログ／ディジタル変換器 | |
| JPS6243570B2 (ja) | ||
| JPS6360568B2 (ja) | ||
| JPH0566774B2 (ja) | ||
| JPS6161578B2 (ja) | ||
| KR880001596B1 (ko) | 디지탈 아나로그 변환회로 | |
| US6232907B1 (en) | Polarity shifting flash A/D converter and method | |
| US5920275A (en) | Analog-to-digital converter using weighted capacitor array and interpolating comparator | |
| JP2797455B2 (ja) | Ａ／ｄ変換器 | |
| US4665382A (en) | Analog-to-digital conversion | |
| JPH04297130A (ja) | アナログデジタル変換器 | |
| US4803461A (en) | R-2R type D/A converter circuit | |
| EP0247065B1 (en) | An untrimmed 12 bit monotonic all capacitive a to d converter | |
| JPH0455005B2 (ja) | ||
| JPS6271336A (ja) | Ａ／ｄ変換器 | |
| JP3444580B2 (ja) | 補間型ａ／ｄ変換器 | |
| KR100339542B1 (ko) | 고속 아날로그/디지털 변환기 | |
| JP3437370B2 (ja) | アナログ・ディジタル変換器 | |
| JP4460949B2 (ja) | Ａ／ｄ変換器およびａ／ｄ変換方法 | |
| US5684483A (en) | Floating point digital to analog converter | |
| JPH0628339B2 (ja) | アナログ・ディジタル変換装置 | |
| JPH075704Y2 (ja) | 多チャンネルａ／ｄ変換器 |