JPH0566774B2 - - Google Patents
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- JPH0566774B2 JPH0566774B2 JP58036956A JP3695683A JPH0566774B2 JP H0566774 B2 JPH0566774 B2 JP H0566774B2 JP 58036956 A JP58036956 A JP 58036956A JP 3695683 A JP3695683 A JP 3695683A JP H0566774 B2 JPH0566774 B2 JP H0566774B2
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- 239000003990 capacitor Substances 0.000 claims description 22
- 238000006243 chemical reaction Methods 0.000 claims description 8
- 238000005070 sampling Methods 0.000 claims description 6
- 238000010586 diagram Methods 0.000 description 15
- 239000008188 pellet Substances 0.000 description 9
- 230000001965 increasing effect Effects 0.000 description 4
- 238000007796 conventional method Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/34—Analogue value compared with reference values
- H03M1/38—Analogue value compared with reference values sequentially only, e.g. successive approximation type
- H03M1/46—Analogue value compared with reference values sequentially only, e.g. successive approximation type with digital/analogue converter for supplying reference values to converter
- H03M1/462—Details of the control circuitry, e.g. of the successive approximation register
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Description
【発明の詳細な説明】
（発明の属する技術分野）
本発明はアナログ−デイジタル変換器に関する
ものであり、特にMOS技術により作られるモノ
リシツクなアナログ−デイジタル変換器（以下、
Ａ／Ｄ変換器という。）に関するものである。
ものであり、特にMOS技術により作られるモノ
リシツクなアナログ−デイジタル変換器（以下、
Ａ／Ｄ変換器という。）に関するものである。
（従来技術）
従来、かゝるＡ／Ｄ変換器としては、特開昭54
−46461に、MOS技術を用い、単一電源で動作
し、さらにマイクロコンピユータを含むシリコン
基板上に作るのに適当なＡ／Ｄ変換器が開示され
ている。この特開昭54−46461に開示されている
Ａ／Ｄ変換器に含まれるデイジタル−アナログ変
換器（以下Ｄ／Ａ変換器という。）の部分詳細回
路図を第１図に、入力器及び比較器の構成を示す
ブロツク図を第２図に示す。このＤ／Ａ変換器は
基準電圧（以下VREFという。）を分圧する第１の
はしご形抵抗回路網５と、この第１のはしご形抵
抗回路網５に直列に接続され、実質的にVREFを1/
２に分圧するダミイ抵抗回路網としての第２のは
しご形抵抗回路網６を備え、第１のはしご形抵抗
回路網５に沿つてタツプを選択するための複数の
スイツチング要素１，２およびそのスイツチ制御
回路３，４を含んだＤ／Ａ変換器と、アナログ入
力信号をサンプル・ホールドし、容量的に1/2に
分圧する入力器７と、前記Ｄ／Ａ変換器の出力信
号と入力器７によつて分圧されたアナログ入力信
号との比較を表わす比較器８と、この比較器８か
らの前記出力信号に応じて前記Ｄ／Ａ変換器を制
御するための論理回路（図示せず）とを備えてい
る。
−46461に、MOS技術を用い、単一電源で動作
し、さらにマイクロコンピユータを含むシリコン
基板上に作るのに適当なＡ／Ｄ変換器が開示され
ている。この特開昭54−46461に開示されている
Ａ／Ｄ変換器に含まれるデイジタル−アナログ変
換器（以下Ｄ／Ａ変換器という。）の部分詳細回
路図を第１図に、入力器及び比較器の構成を示す
ブロツク図を第２図に示す。このＤ／Ａ変換器は
基準電圧（以下VREFという。）を分圧する第１の
はしご形抵抗回路網５と、この第１のはしご形抵
抗回路網５に直列に接続され、実質的にVREFを1/
２に分圧するダミイ抵抗回路網としての第２のは
しご形抵抗回路網６を備え、第１のはしご形抵抗
回路網５に沿つてタツプを選択するための複数の
スイツチング要素１，２およびそのスイツチ制御
回路３，４を含んだＤ／Ａ変換器と、アナログ入
力信号をサンプル・ホールドし、容量的に1/2に
分圧する入力器７と、前記Ｄ／Ａ変換器の出力信
号と入力器７によつて分圧されたアナログ入力信
号との比較を表わす比較器８と、この比較器８か
らの前記出力信号に応じて前記Ｄ／Ａ変換器を制
御するための論理回路（図示せず）とを備えてい
る。
NMOS構造のトランジスタの場合、そのゲー
トを駆動する電圧がそのソース電極の電位に対し
て少なくともそのしきい値電圧以上に高レベルに
ならないとオン状態にならない。したがつて、
NMOS構造のＡ／Ｄ変換器において、電源と同
じ電位のアナログ入力信号をデイジタル信号に変
換しようとした場合、アナログスイツチのゲート
を電源以上の電圧で駆動する必要があり、このた
め、ブートストラツプ回路が要求される。しか
し、このブートストラツプ回路はかなりの基板面
積を必要とするため、この従来例のＡ／Ｄ変換器
においては、前記入力器のアナログスイツチのゲ
ートを駆動するために１つだけ使用し、アナログ
入力信号を容量的に1/2に分圧することによつて、
ブートストラツプ回路の多用を避けている。ま
た、前記Ｄ／Ａ変換器においても、VREF付近のタ
ツプを選択するスイツチのゲートをブートストラ
ツプ回路によつて駆動する代りに第１のはしご形
抵抗回路網５と同一抵抗によつて構成されたダミ
ー抵抗回路網としての第２のはしご形抵抗回路網
６を直列に接続することによつてVREFを1/2に分
圧している。この従来例のＡ／Ｄ変換器は以上の
ような回路構成によつて、電源電圧までのアナロ
グ入力信号のデイジタル変換を達成している。
トを駆動する電圧がそのソース電極の電位に対し
て少なくともそのしきい値電圧以上に高レベルに
ならないとオン状態にならない。したがつて、
NMOS構造のＡ／Ｄ変換器において、電源と同
じ電位のアナログ入力信号をデイジタル信号に変
換しようとした場合、アナログスイツチのゲート
を電源以上の電圧で駆動する必要があり、このた
め、ブートストラツプ回路が要求される。しか
し、このブートストラツプ回路はかなりの基板面
積を必要とするため、この従来例のＡ／Ｄ変換器
においては、前記入力器のアナログスイツチのゲ
ートを駆動するために１つだけ使用し、アナログ
入力信号を容量的に1/2に分圧することによつて、
ブートストラツプ回路の多用を避けている。ま
た、前記Ｄ／Ａ変換器においても、VREF付近のタ
ツプを選択するスイツチのゲートをブートストラ
ツプ回路によつて駆動する代りに第１のはしご形
抵抗回路網５と同一抵抗によつて構成されたダミ
ー抵抗回路網としての第２のはしご形抵抗回路網
６を直列に接続することによつてVREFを1/2に分
圧している。この従来例のＡ／Ｄ変換器は以上の
ような回路構成によつて、電源電圧までのアナロ
グ入力信号のデイジタル変換を達成している。
しかしながら、この従来例のＡ／Ｄ変換器のア
ナログ入力信号及びVREFを1/2に分圧する方法で
は、それぞれの分圧誤差に起因して、ゲイン・エ
ラーが増大する。したがつて、より高精度のＡ／
Ｄ変換器を構成する場合、精度の点で問題があ
る。また、前記Ｄ／Ａ変換器によつてＮビツトの
Ａ／Ｄ変換器を構成する場合、2N個の抵抗とそれ
以上のスイツチを必要とし、さらに2N個に相当す
るダミー抵抗を必要とするため、ペレツト面積を
拡大し、結果としてペレツトのコストを上げる要
因の一つとなつている。
ナログ入力信号及びVREFを1/2に分圧する方法で
は、それぞれの分圧誤差に起因して、ゲイン・エ
ラーが増大する。したがつて、より高精度のＡ／
Ｄ変換器を構成する場合、精度の点で問題があ
る。また、前記Ｄ／Ａ変換器によつてＮビツトの
Ａ／Ｄ変換器を構成する場合、2N個の抵抗とそれ
以上のスイツチを必要とし、さらに2N個に相当す
るダミー抵抗を必要とするため、ペレツト面積を
拡大し、結果としてペレツトのコストを上げる要
因の一つとなつている。
一方、雑誌エレクトロニクス（Electronics）
1978年４月27日号の131ページから135ページにＣ
−MOS（相補型MOS）構造による８ビツトＡ／
Ｄ変換器が示されている。このＡ／Ｄ変換器は、
第３図に示すごとく28＝256個の抵抗を直列に接
続し、各タツプの電圧を選択的に比較器へ導く
510個のスイツチによつて構成されたＤ／Ａ変換
器９と、このＤ／Ａ変換器の出力とアナログ入力
信号との比較結果を出力する比較器（図示してい
ない）と、この比較結果に対応して、前記Ｄ／Ａ
変換器のスイツチを制御するスイツチ制御回路
３′により構成されている。このＡ／Ｄ変換器の
特徴は、上記のごとくＤ／Ａ変換器を構成するこ
とによつて、単調増加性を確保していることであ
る。しかしながら、ＮビツトのＡ／Ｄ変換器を構
成する場合、2N個の抵抗と2N+1−２個のスイツチ
を必要とし、ビツト数が増えるにしたがつて、
Ｄ／Ａ変換器が占める面積が拡大し、結果的に、
ペレツトの収量および歩留を下げる要因の一つと
なつている。さらに、抵抗の各タツプから比較器
までの間に直列につながるＮ個のスイツチのオン
抵抗はＡ／Ｄ変換器の変換速度を遅くする要因の
ひとつとなつている。
1978年４月27日号の131ページから135ページにＣ
−MOS（相補型MOS）構造による８ビツトＡ／
Ｄ変換器が示されている。このＡ／Ｄ変換器は、
第３図に示すごとく28＝256個の抵抗を直列に接
続し、各タツプの電圧を選択的に比較器へ導く
510個のスイツチによつて構成されたＤ／Ａ変換
器９と、このＤ／Ａ変換器の出力とアナログ入力
信号との比較結果を出力する比較器（図示してい
ない）と、この比較結果に対応して、前記Ｄ／Ａ
変換器のスイツチを制御するスイツチ制御回路
３′により構成されている。このＡ／Ｄ変換器の
特徴は、上記のごとくＤ／Ａ変換器を構成するこ
とによつて、単調増加性を確保していることであ
る。しかしながら、ＮビツトのＡ／Ｄ変換器を構
成する場合、2N個の抵抗と2N+1−２個のスイツチ
を必要とし、ビツト数が増えるにしたがつて、
Ｄ／Ａ変換器が占める面積が拡大し、結果的に、
ペレツトの収量および歩留を下げる要因の一つと
なつている。さらに、抵抗の各タツプから比較器
までの間に直列につながるＮ個のスイツチのオン
抵抗はＡ／Ｄ変換器の変換速度を遅くする要因の
ひとつとなつている。
（発明の目的）
本発明の目的は、従来技術のこれらの欠点を除
去し、サンプルホールド機能を備え、電源電圧ま
でのアナログ入力信号を精度よくデイジタル変換
でき、かつ変換ビツト数が増大してもペレツト面
積をあまり拡大することなしに、高精度を実現し
得るＤ／Ａ変換器を備えたモノリシツク化に好適
なＡ／Ｄ変換器を提供することにある。
去し、サンプルホールド機能を備え、電源電圧ま
でのアナログ入力信号を精度よくデイジタル変換
でき、かつ変換ビツト数が増大してもペレツト面
積をあまり拡大することなしに、高精度を実現し
得るＤ／Ａ変換器を備えたモノリシツク化に好適
なＡ／Ｄ変換器を提供することにある。
（発明の構成）
本発明のＡ／Ｄ変換器の構成は、基準電圧と接
地電圧との間に複数の単位抵抗を直列に接続した
第１の抵抗列および該第１の抵抗列の各タツプを
選択しアナログ入力信号と比較される基準となる
Ｍ（Ｍは自然数）ビツトの第１の出力信号を発生
する複数個の第１のスイツチ手段を備えた第１の
デイジタル−アナログ変換器と、前記第１の抵抗
列中の任意の単位抵抗をさらに分割した第２の抵
抗列および該第２の抵抗列の各タツプを選択しＮ
（Ｎは自然数）ビツトの第２の出力信号を発生す
る複数個の第２のスイツチ手段を備えた第２のデ
イジタル−アナログ変換器と、前記アナログ入力
信号と前記第１のデイジタル−アナログ変換器の
出力とを入力しサンプリング時に前記アナログ入
力信号が出力され非サンプリング時に前記第１の
デイジタル−アナログ変換器の出力が出力される
サンプリングスイツチと、このサンプリングスイ
ツチの出力をサンプル保持用容量素子を介して第
１の入力端子に入力し前記第２のデイジタル−ア
ナログ変換器の出力を第２の入力端子に入力し前
記アナログ入力信号と前記第１及び第２の出力信
号とを比較し比較結果を出力信号として出力する
差動増幅器と、前記第１の入力端子および前記基
準電圧と接地電圧との間の所定電圧端子間に挿入
された第３のスイツチ手段と、前記差動増幅器の
出力信号に応じて前記第１及び第２のデイジタル
−アナログ変換器をそれぞれ制御する制御回路と
を有し、Ｍ＋Ｎビツトのうち、上位Ｍビツトは前
記第１の出力信号により且つ下位Ｎビツトは前記
第２の出力信号によりそれぞれアナログ−デイジ
タル変換を行うことを特徴とする。
地電圧との間に複数の単位抵抗を直列に接続した
第１の抵抗列および該第１の抵抗列の各タツプを
選択しアナログ入力信号と比較される基準となる
Ｍ（Ｍは自然数）ビツトの第１の出力信号を発生
する複数個の第１のスイツチ手段を備えた第１の
デイジタル−アナログ変換器と、前記第１の抵抗
列中の任意の単位抵抗をさらに分割した第２の抵
抗列および該第２の抵抗列の各タツプを選択しＮ
（Ｎは自然数）ビツトの第２の出力信号を発生す
る複数個の第２のスイツチ手段を備えた第２のデ
イジタル−アナログ変換器と、前記アナログ入力
信号と前記第１のデイジタル−アナログ変換器の
出力とを入力しサンプリング時に前記アナログ入
力信号が出力され非サンプリング時に前記第１の
デイジタル−アナログ変換器の出力が出力される
サンプリングスイツチと、このサンプリングスイ
ツチの出力をサンプル保持用容量素子を介して第
１の入力端子に入力し前記第２のデイジタル−ア
ナログ変換器の出力を第２の入力端子に入力し前
記アナログ入力信号と前記第１及び第２の出力信
号とを比較し比較結果を出力信号として出力する
差動増幅器と、前記第１の入力端子および前記基
準電圧と接地電圧との間の所定電圧端子間に挿入
された第３のスイツチ手段と、前記差動増幅器の
出力信号に応じて前記第１及び第２のデイジタル
−アナログ変換器をそれぞれ制御する制御回路と
を有し、Ｍ＋Ｎビツトのうち、上位Ｍビツトは前
記第１の出力信号により且つ下位Ｎビツトは前記
第２の出力信号によりそれぞれアナログ−デイジ
タル変換を行うことを特徴とする。
また本発明において、前記第２の抵抗列は前記
第１の抵抗列の中の中央に位置する単位抵抗をさ
らに分割したものからなることができ、前記第２
の抵抗列の１つの単位抵抗は前記第１の抵抗列の
単位抵抗の抵抗値を1/2Nにした抵抗値からなるこ
とができる。
第１の抵抗列の中の中央に位置する単位抵抗をさ
らに分割したものからなることができ、前記第２
の抵抗列の１つの単位抵抗は前記第１の抵抗列の
単位抵抗の抵抗値を1/2Nにした抵抗値からなるこ
とができる。
さらに本発明において、前記第１のスイツチ手
段はＣ−MOSトランジスタから構成され、前記
第３のスイツチ手段が前記差動増幅器の第１の入
力端子と第２の入力端子との間に接続されること
もできる。
段はＣ−MOSトランジスタから構成され、前記
第３のスイツチ手段が前記差動増幅器の第１の入
力端子と第２の入力端子との間に接続されること
もできる。
また本発明において、前記第３のスイツチ手段
は、前記差動増幅器の第１の入力端子と、一端が
それぞれ前記差動増幅器の第２の入力端子に接続
された第４のスイツチ手段の他端および前記サン
プル保持用量素子と実質的に等しい容量値の容量
素子の他端と前記第２のデイジタル−アナログ変
換器の第２の出力端の共通接続点との間に接続す
ることもでき、さらに前記所定電圧端子には、前
記基準電圧の1/2の電圧を供給することもできる。
は、前記差動増幅器の第１の入力端子と、一端が
それぞれ前記差動増幅器の第２の入力端子に接続
された第４のスイツチ手段の他端および前記サン
プル保持用量素子と実質的に等しい容量値の容量
素子の他端と前記第２のデイジタル−アナログ変
換器の第２の出力端の共通接続点との間に接続す
ることもでき、さらに前記所定電圧端子には、前
記基準電圧の1/2の電圧を供給することもできる。
（実施例）
以下、図面を参照して本発明を詳細に説明す
る。
る。
第４図は本発明の一実施例のＡ／Ｄ変換器の構
成を示すブロツク図である。
成を示すブロツク図である。
第４図において、本発明の一実施例のＡ／Ｄ変
換器は、Ｄ／Ａ変換器１８、その制御論理回路で
ある遂次比較レジスタ１７及び比較器を構成する
容量１４スイツチ１３及び差動増幅器１６を含ん
でおり、更にＤ／Ａ変換器１８は、単位抵抗Ｒに
よる第１の抵抗列（抵抗を直列に接続した抵抗回
路網を単に抵抗列という。）６６と、その中の一
つの単位抵抗を更にＲ／2Nに分割した単位抵抗に
よる第２の抵抗列６７とからなりそれぞれ第１の
出力１９がスイツチ１２を介して容量１４の１端
に出力され、第２の出力２０が差動増幅器１６の
第２の端子２２に出力され、差動増幅器１６の出
力は遂次比較レジスタ１７に入力され、アナログ
信号VXがアナログ入力端子１０、スイツチ１１
を介して容量１４の１端に加えられ、容量１４の
他端は差動増幅器１６の第１の端子２１に接続さ
れている。
換器は、Ｄ／Ａ変換器１８、その制御論理回路で
ある遂次比較レジスタ１７及び比較器を構成する
容量１４スイツチ１３及び差動増幅器１６を含ん
でおり、更にＤ／Ａ変換器１８は、単位抵抗Ｒに
よる第１の抵抗列（抵抗を直列に接続した抵抗回
路網を単に抵抗列という。）６６と、その中の一
つの単位抵抗を更にＲ／2Nに分割した単位抵抗に
よる第２の抵抗列６７とからなりそれぞれ第１の
出力１９がスイツチ１２を介して容量１４の１端
に出力され、第２の出力２０が差動増幅器１６の
第２の端子２２に出力され、差動増幅器１６の出
力は遂次比較レジスタ１７に入力され、アナログ
信号VXがアナログ入力端子１０、スイツチ１１
を介して容量１４の１端に加えられ、容量１４の
他端は差動増幅器１６の第１の端子２１に接続さ
れている。
第５図は、第４図に示した一実施例に含まれる
６ビツト（Ｍ＝４、Ｎ＝２）のＤ／Ａ変換器の一
実施例の部分詳細回路図である。なお実施例の図
面において参照記号は同一機能のものは原則とし
て同一記号とする。
６ビツト（Ｍ＝４、Ｎ＝２）のＤ／Ａ変換器の一
実施例の部分詳細回路図である。なお実施例の図
面において参照記号は同一機能のものは原則とし
て同一記号とする。
第１の抵抗列６６は抵抗値Ｒなる15個の単位抵
抗からなり、その中央部にＲ／４なる抵抗値の４
個の単位抵抗からなる第２の抵抗列６７が挿入さ
れた形で構成され、第１の抵抗列６６のタツプ電
圧は、スイツチ制御回路２６及び２７からの制御
信号によつて制御されるＣ−MOSトランジスタ
（スイツチ群２３はＰチヤンネル、スイツチ群２
４はＮチヤンネルのトランジスタ、スイツチ群２
５はＰチヤンネルトランジスタとＮチヤンネルト
ランジスタの並列接続で構成されるスイツチ群２
３，２４，２５によつて第１の出力１９に導かれ
る。又、第２の抵抗列６７のタツプ電圧は、スイ
ツチ２９，３０，３１及び３２はスイツチ制御回
路２８からの制御信号に応じて、第２の出力２０
に導かれる。
抗からなり、その中央部にＲ／４なる抵抗値の４
個の単位抵抗からなる第２の抵抗列６７が挿入さ
れた形で構成され、第１の抵抗列６６のタツプ電
圧は、スイツチ制御回路２６及び２７からの制御
信号によつて制御されるＣ−MOSトランジスタ
（スイツチ群２３はＰチヤンネル、スイツチ群２
４はＮチヤンネルのトランジスタ、スイツチ群２
５はＰチヤンネルトランジスタとＮチヤンネルト
ランジスタの並列接続で構成されるスイツチ群２
３，２４，２５によつて第１の出力１９に導かれ
る。又、第２の抵抗列６７のタツプ電圧は、スイ
ツチ２９，３０，３１及び３２はスイツチ制御回
路２８からの制御信号に応じて、第２の出力２０
に導かれる。
次に、本実施の動作について説明する。
第４図及び第５図において、アナログ入力端子
１０に入力されたアナログ信号VXはスイツチ１
１を介してサンプリングされる。このとき、スイ
ツチ１３，３２がオンしており、容量１４の他方
の電極は第１の抵抗列の中点（第５図中の点）、
すなわちVREF／２の電圧でバイアスされている。
次に、スイツチ１１，１３がオフし、スイツチ１
２がオンすると容量１４には、Q0＝C14（VX−
VREF／２）で表わされる電荷が保持される。ここ
にC14は容量１４の容量値を示す。
１０に入力されたアナログ信号VXはスイツチ１
１を介してサンプリングされる。このとき、スイ
ツチ１３，３２がオンしており、容量１４の他方
の電極は第１の抵抗列の中点（第５図中の点）、
すなわちVREF／２の電圧でバイアスされている。
次に、スイツチ１１，１３がオフし、スイツチ１
２がオンすると容量１４には、Q0＝C14（VX−
VREF／２）で表わされる電荷が保持される。ここ
にC14は容量１４の容量値を示す。
逐次比較動作において、まず最初にVREF／２電
圧と入力信号電圧とを比較するために、逐次比較
レジスタ１７はＤ／Ａ変換器１８内のスイツチ制
御回路２６，２７へ制御信号を送る。この信号に
よつて、スイツチ群２３，２４および２５は第１
の抵抗列の中点電圧、すなわちVREF／２電圧を出
力１９へ導くごとく制御される。（第５図でトラ
ンジスタ１０１及びスイツチ１０２がオンとな
る。） ここで、差動増幅器１６の一方の入力端子２１
に発生する電圧をV(21)とすると、電荷保存則に
より、以下の式が成り立つ。
圧と入力信号電圧とを比較するために、逐次比較
レジスタ１７はＤ／Ａ変換器１８内のスイツチ制
御回路２６，２７へ制御信号を送る。この信号に
よつて、スイツチ群２３，２４および２５は第１
の抵抗列の中点電圧、すなわちVREF／２電圧を出
力１９へ導くごとく制御される。（第５図でトラ
ンジスタ１０１及びスイツチ１０２がオンとな
る。） ここで、差動増幅器１６の一方の入力端子２１
に発生する電圧をV(21)とすると、電荷保存則に
より、以下の式が成り立つ。
C14（VX−VREF／２）＝C14（VREF／２−V(21)）
これより、
V(21)＝（VREF／２−VX）＋VREF／２
が導出される。
この差動増幅器１６のもう一方の入力端子２２
はVREF／２にバイアスされているので、差動増幅
器１６はVREF／２とVXの比較を行つていること
が分かる。
はVREF／２にバイアスされているので、差動増幅
器１６はVREF／２とVXの比較を行つていること
が分かる。
この比較の結果、VXがVREF／２より大きい場
合には、差動増幅器１６の出力信号に応じて逐次
比較レジスタ１７のMSBには“１”がセツトさ
れ、同時に逐次比較レジスタ１７はＤ／Ａ変換器
１８が３／4VREFを出力するごとく制御信号をス
イツチ制御回路２６及び２７へ送出する。一方、
入力アナログ信号VXがVREF／２より小さい場合
には、逐次比較レジスタ１７のMSBには“０”
がセツトされ、同時に逐次比較レジスタ１７は
Ｄ／Ａ変換器１８が１／4VREFを出力するごとく
制御信号をスイツチ制御回路２６及び２７へ送出
する。
合には、差動増幅器１６の出力信号に応じて逐次
比較レジスタ１７のMSBには“１”がセツトさ
れ、同時に逐次比較レジスタ１７はＤ／Ａ変換器
１８が３／4VREFを出力するごとく制御信号をス
イツチ制御回路２６及び２７へ送出する。一方、
入力アナログ信号VXがVREF／２より小さい場合
には、逐次比較レジスタ１７のMSBには“０”
がセツトされ、同時に逐次比較レジスタ１７は
Ｄ／Ａ変換器１８が１／4VREFを出力するごとく
制御信号をスイツチ制御回路２６及び２７へ送出
する。
ここでMSBの比較の結果、逐次比較レジスタ
にセツトされる値をD1で表わすと、 V(21)＝（VREF／２−VX）＋VREF／２ ＝｛VREF／26（D125）−VX｝ ＋VREF／２ となる。
にセツトされる値をD1で表わすと、 V(21)＝（VREF／２−VX）＋VREF／２ ＝｛VREF／26（D125）−VX｝ ＋VREF／２ となる。
次に、第２ビツトの比較に移る。この場合、
MSBの比較結果によつて以下の２通りが考えら
れる。
MSBの比較結果によつて以下の２通りが考えら
れる。
(i) VREF／２＜VXのとき、V(19)＝（３／４）VREF
(ii) VREF／２＞VXのとき、V(19)＝（１／４）VREF
(i)の場合、電荷保存則により、
C14（VX−VREF／２）＝C14｛（３／４）VREF−
V(21)｝ これより、 V(21)＝｛（３／４）VREF−VX｝＋VREF／２ となる。
V(21)｝ これより、 V(21)＝｛（３／４）VREF−VX｝＋VREF／２ となる。
(ii)の場合も同様にして、
V(21)＝｛（１／４）VREF−VX｝＋VREF／２
となる。
上述した（）と（）の場合を一般式で表わ
すと、 V(21)＝｛D1（１／２）VREF＋D2（１／22）VREF…
−VX｝＋VREF／２ ＝｛VREF／26（D125＋D224）−VX｝＋VREF／２ となる。ここに、D1，D2はそれぞれMSB、第２
ビツトの比較結果に応じて決定されるデイジタル
値を示す。このようにして、これらの逐次比較動
作をくり返し、上位４ビツトのデイジタル値が決
定され、逐次比較レジスタ１７に保持される。
すと、 V(21)＝｛D1（１／２）VREF＋D2（１／22）VREF…
−VX｝＋VREF／２ ＝｛VREF／26（D125＋D224）−VX｝＋VREF／２ となる。ここに、D1，D2はそれぞれMSB、第２
ビツトの比較結果に応じて決定されるデイジタル
値を示す。このようにして、これらの逐次比較動
作をくり返し、上位４ビツトのデイジタル値が決
定され、逐次比較レジスタ１７に保持される。
上位４ビツトの比較動作における差動増幅器１
６の第１の入力端子２１の電圧変化は以下の式で
表わすことができる。
６の第１の入力端子２１の電圧変化は以下の式で
表わすことができる。
V(21)＝｛VREF／26（D125＋D224＋D323
＋D422）−VX｝＋VREF／２ …(1)
ここに、D1，D2．D3，D4はそれぞれMSB、第
２ビツト、第３ビツト、及び第４ビツトのデイジ
タル値を表わし、“０”か“１”の値をとる。こ
の値は残り下位２ビツトの比較が終わるまで逐次
比較レジスタ１７に保持される。
２ビツト、第３ビツト、及び第４ビツトのデイジ
タル値を表わし、“０”か“１”の値をとる。こ
の値は残り下位２ビツトの比較が終わるまで逐次
比較レジスタ１７に保持される。
一方、差動増幅器１６の第２の入力端子２２の
電圧V(22)は上位４ビツトの比較が終わるまで、
スイツチ３２をオンさせることにより、VREF／２
にバイアスされている。
電圧V(22)は上位４ビツトの比較が終わるまで、
スイツチ３２をオンさせることにより、VREF／２
にバイアスされている。
次に、下位２ビツトの逐次比較を行う。まず、
第４ビツトの比較において、V(21)＞V(22)であれ
ば、第４ビツトとデイジタル値D2は“０”がセ
ツトされ、スイツチ３２をオフ、スイツチ３０を
オンして、Ｄ／Ａ変換器１８の第２の抵抗列６７
（第５図中の点）によつて、第２の出力２０に （VREF／２−VREF／25）の電圧を供給する。一方、 V(21)＜V(22)であればD2は“１”がセツトされ、
同様にスイツチ３２をオフ、スイツチ３０をオン
してＤ／Ａ変換器１８の第２の出力２０に
（VREF／２−VREF／25）の電圧を供給する。このように して第５ビツトの比較が行なわれ、次式で表わす
ことができる。
第４ビツトの比較において、V(21)＞V(22)であれ
ば、第４ビツトとデイジタル値D2は“０”がセ
ツトされ、スイツチ３２をオフ、スイツチ３０を
オンして、Ｄ／Ａ変換器１８の第２の抵抗列６７
（第５図中の点）によつて、第２の出力２０に （VREF／２−VREF／25）の電圧を供給する。一方、 V(21)＜V(22)であればD2は“１”がセツトされ、
同様にスイツチ３２をオフ、スイツチ３０をオン
してＤ／Ａ変換器１８の第２の出力２０に
（VREF／２−VREF／25）の電圧を供給する。このように して第５ビツトの比較が行なわれ、次式で表わす
ことができる。
V(21)−V(22)＝｛VREF／26（D125＋D224
＋D323＋D422）−VX＋VREF／２｝
−（VREF／２−VREF／25）
＝VREF／26（D125＋D224＋D323＋D422）
＋VREF／25−VX
＝VREF／26（D125＋D224＋D323＋D422
＋D521）−VX
ここに、D5は第５ビツトの比較結果を表わし、
もしV(21)＞V(22)であれば、“０”がセツトされ、
V(21)＜V(22)であれば“１”がセツトされる。
もしV(21)＞V(22)であれば、“０”がセツトされ、
V(21)＜V(22)であれば“１”がセツトされる。
次に、LSBの比較が行なわれる。もし、D5が
“０”であれば、スイツチ３０をオフし、スイツ
チ３１をオンにして、第２の抵抗列６６（第６図
中の点）によつて、Ｄ／Ａ変換器１８の第２の
出力２０に（VREF／２−VREF／26）の電圧を供給する。
“０”であれば、スイツチ３０をオフし、スイツ
チ３１をオンにして、第２の抵抗列６６（第６図
中の点）によつて、Ｄ／Ａ変換器１８の第２の
出力２０に（VREF／２−VREF／26）の電圧を供給する。
このときのLSBの比較は次式で表わされる。
V(21)−V(22)＝｛VREF／26（D125＋D224
＋D323＋D422）−VX＋VREF／２｝
−（VREF／２−VREF／26）
＝VREF／26（D125＋D224＋D323＋D422
＋D620）−VX
一方D5が“１”のときは、スイツチ３０をオ
フ、スイツチ２９をオンにして、第２の抵抗列６
７（第５図中の点）によりＤ／Ａ変換器１８の
第２の出力２０に（VREF／２−３VREF／26）の電圧を供 給する。これによつてLSBの比較が行なわれ、
次式で表わすことができる。
フ、スイツチ２９をオンにして、第２の抵抗列６
７（第５図中の点）によりＤ／Ａ変換器１８の
第２の出力２０に（VREF／２−３VREF／26）の電圧を供 給する。これによつてLSBの比較が行なわれ、
次式で表わすことができる。
V(21)−V(22)＝｛VREF／26（D125＋D224
＋D323＋D422）−VX＋VREF／２｝
−（VREF／２−３VREF／26）
＝｛VREF／26（D125＋D224＋D323＋D422）
−VX＋VREF／２｝−｛VREF／２−（VREF／25＋VREF／
26）｝ ＝VREF／26（D125＋D224＋D323＋D422 ＋D521＋D620）−VX ここにD6はLSBの比較結果を表わし、もし
V(21)＞V(22)ならば、“０”にセツトされ、V(21)＜
V(22)ならば“１”にセツトされる。
26）｝ ＝VREF／26（D125＋D224＋D323＋D422 ＋D521＋D620）−VX ここにD6はLSBの比較結果を表わし、もし
V(21)＞V(22)ならば、“０”にセツトされ、V(21)＜
V(22)ならば“１”にセツトされる。
以上のようにして、アナログ入力信号VXのデ
イジタル変換値D1，D2，…，D6が決定される。
イジタル変換値D1，D2，…，D6が決定される。
Ｄ／Ａ変換器１８の第２の抵抗列６７の単位抵
抗は、第１の抵抗列６６との整合性を良くするた
めに、第６図に示すごとく第１の抵抗列６６の単
位抵抗を2N個並列に接続して構成することが望ま
しい。第６図にはＮ＝２の場合を示している。
抗は、第１の抵抗列６６との整合性を良くするた
めに、第６図に示すごとく第１の抵抗列６６の単
位抵抗を2N個並列に接続して構成することが望ま
しい。第６図にはＮ＝２の場合を示している。
従来、同じ（Ｍ＋Ｎ）ビツトのＡ／Ｄ変換器を
構成する場合、前記第１図の従来例においては
2(M+N)個の抵抗とそれ以上のスイツチを必要とし、
更に2(M+N)個に相当するダミー抵抗網を必要とす
る。又、前記第３図の従来例においても、2(M+N)
個の抵抗と2(M+N)+1−２個のスイツチを必要とす
る。これら従来技術に比べて、本発明を適用して
（Ｍ＋Ｎ）ビツトのＡ／Ｄ変換器を構成する場合、
第１の抵抗列は2M−１で構成され、第２の抵抗列
は、第６図に示す方法で構成しても、22N個の抵
抗で構成されるので、合計（2M＋22N−１）個の
抵抗で構成される。又、スイツチについては第１
の抵抗列のタツプ電圧を選択する2M個と、この選
択された電圧を出力へ導く２〓個と第２の抵抗列
のタツプ電圧を選択する2N個のスイツチで構成さ
れ、合計（2M＋2N＋２〓）個となる。いま、10ビ
ツトのＡ／Ｄ変換器において、Ｍ＝８、Ｎ＝２と
して構成した場合を考えると、従来技術において
は、抵抗が1024個、スイツチが1024個以上必要と
するが、本発明を適用した場合、抵抗はわずか
271個、スイツチは276個で済む。これは、従来技
術の約１／2Nの個数の抵抗とスイツチで（Ｍ＋Ｎ） ビツトのＡ／Ｄ変換器を構成しうることを示して
いる。このことはＡ／Ｄ変換器全体のペレツト面
積を縮少し、収量及び歩留を向上させペレツト原
価の低減につながる。
構成する場合、前記第１図の従来例においては
2(M+N)個の抵抗とそれ以上のスイツチを必要とし、
更に2(M+N)個に相当するダミー抵抗網を必要とす
る。又、前記第３図の従来例においても、2(M+N)
個の抵抗と2(M+N)+1−２個のスイツチを必要とす
る。これら従来技術に比べて、本発明を適用して
（Ｍ＋Ｎ）ビツトのＡ／Ｄ変換器を構成する場合、
第１の抵抗列は2M−１で構成され、第２の抵抗列
は、第６図に示す方法で構成しても、22N個の抵
抗で構成されるので、合計（2M＋22N−１）個の
抵抗で構成される。又、スイツチについては第１
の抵抗列のタツプ電圧を選択する2M個と、この選
択された電圧を出力へ導く２〓個と第２の抵抗列
のタツプ電圧を選択する2N個のスイツチで構成さ
れ、合計（2M＋2N＋２〓）個となる。いま、10ビ
ツトのＡ／Ｄ変換器において、Ｍ＝８、Ｎ＝２と
して構成した場合を考えると、従来技術において
は、抵抗が1024個、スイツチが1024個以上必要と
するが、本発明を適用した場合、抵抗はわずか
271個、スイツチは276個で済む。これは、従来技
術の約１／2Nの個数の抵抗とスイツチで（Ｍ＋Ｎ） ビツトのＡ／Ｄ変換器を構成しうることを示して
いる。このことはＡ／Ｄ変換器全体のペレツト面
積を縮少し、収量及び歩留を向上させペレツト原
価の低減につながる。
又、前述のように、第１の抵抗列のタツプ電圧
切換え用のスイツチ群２４はＣ−MOS構成にな
つているので、その駆動電圧は電源電圧以下で良
いので、第１図に示した従来例の回路のようにブ
ートストラツプ回路を必要としない。このため構
造が簡単になると共にブートストラツプ回路のた
めの広いペレツト面積も不要となり、一層ペレツ
トの小形化が図られる。
切換え用のスイツチ群２４はＣ−MOS構成にな
つているので、その駆動電圧は電源電圧以下で良
いので、第１図に示した従来例の回路のようにブ
ートストラツプ回路を必要としない。このため構
造が簡単になると共にブートストラツプ回路のた
めの広いペレツト面積も不要となり、一層ペレツ
トの小形化が図られる。
第７図は本発明の他の実施例の構成を示すブロ
ツク図である。
ツク図である。
差動増幅器１６、逐次比較レジスタ１７及び
Ｄ／Ａ変換器１８は第４図に示す実施例と同様の
機能をもち、同様に構成される。バツフア増幅器
６９は電圧利得が１の電圧フオロアで構成されて
おり、第２の出力２０から見込んだＤ／Ａ変換器
１８のインピーダンスが比較的高い場合には比較
器とＤ／Ａ変換器との相互干渉を防止する点にお
いて効果的である。もし、前記インピーダンスが
十分に低い場合には、第４図に示すごとくＤ／Ａ
変換器１８の第２の出力２０は直接比較器へ接続
することができる。スイツチ６８及び容量１５は
スイツチ１３のオン−オフに起因するステツプエ
ラーを補償するために付加されたものであり、ス
イツチ６８、容量１５はそれぞれスイツチ１３及
び容量１４と同一形状で構成される。もし、容量
１４が十分に大きくスイツチ１３に起因するステ
ツプエラーが無視しうる場合は必要としない。
Ｄ／Ａ変換器１８は第４図に示す実施例と同様の
機能をもち、同様に構成される。バツフア増幅器
６９は電圧利得が１の電圧フオロアで構成されて
おり、第２の出力２０から見込んだＤ／Ａ変換器
１８のインピーダンスが比較的高い場合には比較
器とＤ／Ａ変換器との相互干渉を防止する点にお
いて効果的である。もし、前記インピーダンスが
十分に低い場合には、第４図に示すごとくＤ／Ａ
変換器１８の第２の出力２０は直接比較器へ接続
することができる。スイツチ６８及び容量１５は
スイツチ１３のオン−オフに起因するステツプエ
ラーを補償するために付加されたものであり、ス
イツチ６８、容量１５はそれぞれスイツチ１３及
び容量１４と同一形状で構成される。もし、容量
１４が十分に大きくスイツチ１３に起因するステ
ツプエラーが無視しうる場合は必要としない。
第８図に第７図の実施例に含まれる比較器とバ
ツフア増幅器の一実施例の回路図を示す。この図
で、１６は差動増幅器であり、第１の入力端子２
１は容量１４とスイツチ１３へ接続される。また
第２の入力端子２２はステツプエラー補償用容量
１５とスイツチ６８へ接続される。スイツチ１１
及び１２はアナログ入力端子１０及び第１の出力
端子２０と容量１４との接続を切り換える。スイ
ツチ７０は差動増幅器１６の入力オフセツトエラ
ー補償用容量３３及び３４とバツフア増幅器６９
の出力７１との接続を切り換える。バツフア増幅
器６９の反転入力端子７２は同増幅器の出力と同
時に、スイツチ１３，６８及び容量１５へ接続さ
れている。又、非反転入力端子はＤ／Ａ変換器の
第２の出力２０へ接続される。
ツフア増幅器の一実施例の回路図を示す。この図
で、１６は差動増幅器であり、第１の入力端子２
１は容量１４とスイツチ１３へ接続される。また
第２の入力端子２２はステツプエラー補償用容量
１５とスイツチ６８へ接続される。スイツチ１１
及び１２はアナログ入力端子１０及び第１の出力
端子２０と容量１４との接続を切り換える。スイ
ツチ７０は差動増幅器１６の入力オフセツトエラ
ー補償用容量３３及び３４とバツフア増幅器６９
の出力７１との接続を切り換える。バツフア増幅
器６９の反転入力端子７２は同増幅器の出力と同
時に、スイツチ１３，６８及び容量１５へ接続さ
れている。又、非反転入力端子はＤ／Ａ変換器の
第２の出力２０へ接続される。
なお、トランジスタ３５，３６，３８，３９，
４０，４３，４５，４８，５０，５１，５３，５
４，５５，５８，６２，６３はＰチヤンネルトラ
ンジスタ、トランジスタ３７，４１，４２，４
６，４７，４９，５２，５６，５７，５９，６
０，６１，６４，はＮチヤンネルトランジスタか
らなるＣ−MOS構造となつている。
４０，４３，４５，４８，５０，５１，５３，５
４，５５，５８，６２，６３はＰチヤンネルトラ
ンジスタ、トランジスタ３７，４１，４２，４
６，４７，４９，５２，５６，５７，５９，６
０，６１，６４，はＮチヤンネルトランジスタか
らなるＣ−MOS構造となつている。
次に、第９図に示すスイツチ制御信号φ1，φ2，
φ3のタイミングチヤートを参照して第８図の回
路の動作の概要を説明する。
φ3のタイミングチヤートを参照して第８図の回
路の動作の概要を説明する。
時刻t0において、スイツチ１１，１３，７０が
オン、スイツチ１２がオフし、アナログ入力信号
VXがサンプリングされる。次に時刻t1において、
スイツチ７０がオフとなり、差動増幅器１６の入
力オフセツト電圧が容量３３、３４に保持され
る。時刻t2にはスイツチ１３がオフし、アナログ
入力信号VXが容量１４に保持される。そして時
刻t3にスイツチ１１がオフし、スイツチ１２がオ
ンし、Ｄ／Ａ変換器の第１の出力信号１９がこの
比較器に入力され、逐次比較動作が開始される。
このように各スイツチのオフ時刻をずらすことに
より、それぞれの容量に保持された電荷の漏れを
防ぐことができる。また差動増幅器１６の入力オ
フセツト電圧を比較動作開始前に容量３３，３４
に保持し、比較動作時のオフセツト電圧を補償し
ているので高精度の比較動作が可能である。
オン、スイツチ１２がオフし、アナログ入力信号
VXがサンプリングされる。次に時刻t1において、
スイツチ７０がオフとなり、差動増幅器１６の入
力オフセツト電圧が容量３３、３４に保持され
る。時刻t2にはスイツチ１３がオフし、アナログ
入力信号VXが容量１４に保持される。そして時
刻t3にスイツチ１１がオフし、スイツチ１２がオ
ンし、Ｄ／Ａ変換器の第１の出力信号１９がこの
比較器に入力され、逐次比較動作が開始される。
このように各スイツチのオフ時刻をずらすことに
より、それぞれの容量に保持された電荷の漏れを
防ぐことができる。また差動増幅器１６の入力オ
フセツト電圧を比較動作開始前に容量３３，３４
に保持し、比較動作時のオフセツト電圧を補償し
ているので高精度の比較動作が可能である。
本実施例に含まれる比較器はこのように差動増
幅器によつて構成されるので、第２図に示した従
来例に用いられている。通常のインバータにスイ
ツチを介して入力と出力の間に帰還をかけた、い
わゆるチヨツパ型比較器に比べて、同相信号除去
比および電源電圧除去比に優れている。
幅器によつて構成されるので、第２図に示した従
来例に用いられている。通常のインバータにスイ
ツチを介して入力と出力の間に帰還をかけた、い
わゆるチヨツパ型比較器に比べて、同相信号除去
比および電源電圧除去比に優れている。
以上の実施例においては、Ｍ＝４，Ｎ＝２の６
ビツトのＡ／Ｄ変換器について説明したが、本発
明はビツト数が増える程その効果が大になること
は、これまでの説明から明らかである。
ビツトのＡ／Ｄ変換器について説明したが、本発
明はビツト数が増える程その効果が大になること
は、これまでの説明から明らかである。
又、以上の実施例において、Ｄ／Ａ変換器の第
２の抵抗列を第１の抵抗列の中央の単位抵抗に設
けた場合についてのみ説明したが、これは第１の
抵抗列の任意の単位抵抗を設けても良いこと、よ
り一般的にはＭビツトとＮビツトの２つのＤ／Ａ
変換器を適切に組合せることで良いことは、これ
までの説明から明らかである。
２の抵抗列を第１の抵抗列の中央の単位抵抗に設
けた場合についてのみ説明したが、これは第１の
抵抗列の任意の単位抵抗を設けても良いこと、よ
り一般的にはＭビツトとＮビツトの２つのＤ／Ａ
変換器を適切に組合せることで良いことは、これ
までの説明から明らかである。
更に、以上の実施例で説明した比較器、バツフ
ア増幅器等の詳細回路も一実施例に過ぎず、公知
の技術を用いて他の適切な回路を得ることができ
ることは言うまでもない。
ア増幅器等の詳細回路も一実施例に過ぎず、公知
の技術を用いて他の適切な回路を得ることができ
ることは言うまでもない。
（発明の効果）
以上、詳細に説明したとおり、本発明によれ
ば、前述の構成をとることにより、アナログ入力
信号をサンプルホールドしてゼロから電源までの
広い範囲のアナログ入力信号のデイジタル変換が
可能であり、変換ビツト数が増大してもペレツト
面積をあまり拡大することなしにより高精度なモ
ノリシツク化に好適なＡ／Ｄ変換器を得ることが
できる。
ば、前述の構成をとることにより、アナログ入力
信号をサンプルホールドしてゼロから電源までの
広い範囲のアナログ入力信号のデイジタル変換が
可能であり、変換ビツト数が増大してもペレツト
面積をあまり拡大することなしにより高精度なモ
ノリシツク化に好適なＡ／Ｄ変換器を得ることが
できる。
第１図及び第２図は一従来例に含まれるそれぞ
れＤ／Ａ変換器の部分詳細回路図及び入力器、比
較器の構成を示すブロツク図、第３図は他の従来
例に含まれるＤ／Ａ変換器の部分詳細回路図、第
４図は本発明の一実施例の構成を示すブロツク
図、第５図は第４図の実施例に含まれるＤ／Ａ変
換器の一実施例の部分詳細回路図、第６図は第５
図の実施例に含まれる第１の抵抗列と第２の抵抗
列の一実施例の回路図、第７図は本発明の他の実
施例の構成を示すブロツク図、第８図は第７図の
実施例に含まれる比較器とバツフア増幅器の一実
施例の回路図、第９図は第８図の回路のスイツチ
制御信号のタイミングチヤートである。 図において、１，２，２３，２４，２５……ス
イツチ群、３，３′，４，２６，２７，２８……
スイツチ制御回路、５……第１のはしご形抵抗回
路網、６……第２のはしご形抵抗回路網、７……
入力器、８……比較器、９，１８……Ｄ／Ａ変換
器、１０……アナログ入力端子、１１，１２，１
３，２９，３０，３１，３２，６８，７０……ス
イツチ、１４，１５，３３，３４，６５……容
量、１６……差動増幅器、１７……逐次比較レジ
スタ、１９……（Ｄ／Ａ変換器１８の）第１の出
力、２０……（Ｄ／Ａ変換器１８の）第２の出
力、２１……（差動増幅器１６の）第１の入力端
子、２２……（差動増幅器１６の）第２の入力端
子、６６……第１の抵抗列、６７……第２の抵抗
列、６９……バツフア増幅器、７１……バツフア
増幅器出力、７２……バツフア増幅器の反転入力
端子、３５，３６，３８，３９，４０，４３，４
４，４５，４８，５０，５１，５３，５４，５
５，５８，６２，６３……ＰチヤンネルMOSト
ランジスタ、３７，４１，４２，４６，４７，４
９，５２，５６，５７，５９，６０，６１，６４
……ＮチヤンネルMOSトランジスタ、φ1，1，
φ2，2，φ3，3……スイツチ制御信号、VX……
アナログ入力信号電圧、VREF……基準電圧。
れＤ／Ａ変換器の部分詳細回路図及び入力器、比
較器の構成を示すブロツク図、第３図は他の従来
例に含まれるＤ／Ａ変換器の部分詳細回路図、第
４図は本発明の一実施例の構成を示すブロツク
図、第５図は第４図の実施例に含まれるＤ／Ａ変
換器の一実施例の部分詳細回路図、第６図は第５
図の実施例に含まれる第１の抵抗列と第２の抵抗
列の一実施例の回路図、第７図は本発明の他の実
施例の構成を示すブロツク図、第８図は第７図の
実施例に含まれる比較器とバツフア増幅器の一実
施例の回路図、第９図は第８図の回路のスイツチ
制御信号のタイミングチヤートである。 図において、１，２，２３，２４，２５……ス
イツチ群、３，３′，４，２６，２７，２８……
スイツチ制御回路、５……第１のはしご形抵抗回
路網、６……第２のはしご形抵抗回路網、７……
入力器、８……比較器、９，１８……Ｄ／Ａ変換
器、１０……アナログ入力端子、１１，１２，１
３，２９，３０，３１，３２，６８，７０……ス
イツチ、１４，１５，３３，３４，６５……容
量、１６……差動増幅器、１７……逐次比較レジ
スタ、１９……（Ｄ／Ａ変換器１８の）第１の出
力、２０……（Ｄ／Ａ変換器１８の）第２の出
力、２１……（差動増幅器１６の）第１の入力端
子、２２……（差動増幅器１６の）第２の入力端
子、６６……第１の抵抗列、６７……第２の抵抗
列、６９……バツフア増幅器、７１……バツフア
増幅器出力、７２……バツフア増幅器の反転入力
端子、３５，３６，３８，３９，４０，４３，４
４，４５，４８，５０，５１，５３，５４，５
５，５８，６２，６３……ＰチヤンネルMOSト
ランジスタ、３７，４１，４２，４６，４７，４
９，５２，５６，５７，５９，６０，６１，６４
……ＮチヤンネルMOSトランジスタ、φ1，1，
φ2，2，φ3，3……スイツチ制御信号、VX……
アナログ入力信号電圧、VREF……基準電圧。
Claims (1)
- 【特許請求の範囲】 １ 基準電圧と接地電圧との間に複数の単位抵抗
を直列に接続した第１の抵抗列および該第１の抵
抗列の各タツプを選択しアナログ入力信号と比較
される基準となるＭ（Ｍは自然数）ビツトの第１
の出力信号を発生する複数個の第１のスイツチ手
段を備えた第１のデイジタル−アナログ変換器
と、前記第１の抵抗列中の任意の単位抵抗をさら
に分割した第２の抵抗列および該第２の抵抗列の
各タツプを選択しＮ（Ｎは自然数）ビツトの第２
の出力信号を発生する複数個の第２のスイツチ手
段を備えた第２のデイジタル−アナログ変換器
と、前記アナログ入力信号と前記第１のデイジタ
ル−アナログ変換器の出力とを入力しサンプリン
グ時に前記アナログ入力信号が出力され非サンプ
リング時に前記第１のデイジタル−アナログ変換
器の出力が出力されるサンプリングスイツチと、
このサンプリングスイツチの出力をサンプル保持
用容量素子を介して第１の入力端子に入力し前記
第２のデイジタル−アナログ変換器の出力を第２
の入力端子に入力し前記アナログ入力信号と前記
第１及び第２の出力信号とを比較し比較結果を出
力信号として出力する差動増幅器と、前記第１の
入力端子および前記基準電圧と接地電圧との間の
所定電圧端子間に挿入された第３のスイツチ手段
と、前記差動増幅器の出力信号に応じて前記第１
及び第２のデイジタル−アナログ変換器をそれぞ
れ制御する制御回路とを有し、Ｍ＋Ｎビツトのう
ち、上位Ｍビツトは前記第１の出力信号により且
つ下位Ｎビツトは前記第２の出力信号によりそれ
ぞれアナログ−デイジタル変換を行うことを特徴
とするアナログ−デイジタル変換器。 ２ 前記第２の抵抗列は前記第１の抵抗列の中の
中央に位置する単位抵抗をさらに分割したものか
らなる特許請求の範囲第１項記載のアナログ−デ
イジタル変換器。 ３ 前記第２の抵抗列の１つの単位抵抗は前記第
１の抵抗列の単位抵抗の抵抗値を１／2Nにした抵
抗値からなる特許請求の範囲第１項記載のアナロ
グ−デイジタル変換器。 ４ 前記第１のスイツチ手段はＣ−MOSトラン
ジスタから構成された特許請求の範囲第１項記載
のアナログ−デイジタル変換器。 ５ 前記第３のスイツチ手段が、前記差動増幅器
の第１の入力端子と第２の入力端子との間に接続
された特許請求の範囲第１項記載のアナログ−デ
イジタル変換器。 ６ 前記第３のスイツチ手段は、前記差動増幅器
の第１の入力端子と、一端がそれぞれ前記差動増
幅器の第２の入力端子に接続された第４のスイツ
チ手段の他端および前記サンプル保持用容量素子
と実質的に等しい容量値の容量素子の他端と前記
第２のデイジタル−アナログ変換器の第２の出力
端の共通接続点との間に接続された特許請求の範
囲第５項記載のアナログ−デイジタル変換器。 ７ 前記所定電圧端子には、前記基準電圧の1/2
の電圧が供給される特許請求の範囲第１項記載の
アナログ−デイジタル変換器。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58036956A JPS59161916A (ja) | 1983-03-07 | 1983-03-07 | アナログ−デイジタル変換器 |
| US06/586,960 US4647903A (en) | 1983-03-07 | 1984-03-07 | Successive approximation analog-to-digital converter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58036956A JPS59161916A (ja) | 1983-03-07 | 1983-03-07 | アナログ−デイジタル変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59161916A JPS59161916A (ja) | 1984-09-12 |
| JPH0566774B2 true JPH0566774B2 (ja) | 1993-09-22 |
Family
ID=12484192
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58036956A Granted JPS59161916A (ja) | 1983-03-07 | 1983-03-07 | アナログ−デイジタル変換器 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4647903A (ja) |
| JP (1) | JPS59161916A (ja) |
Families Citing this family (23)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS62298230A (ja) * | 1986-06-17 | 1987-12-25 | Nec Corp | アナログ−デイジタル変換器 |
| JPS63224415A (ja) * | 1987-03-13 | 1988-09-19 | Toshiba Corp | デイジタル−アナログ変換器 |
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Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NL256750A (ja) * | 1960-10-11 | |||
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1983
- 1983-03-07 JP JP58036956A patent/JPS59161916A/ja active Granted
-
1984
- 1984-03-07 US US06/586,960 patent/US4647903A/en not_active Expired - Lifetime
Patent Citations (1)
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Also Published As
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| US4647903A (en) | 1987-03-03 |
| JPS59161916A (ja) | 1984-09-12 |
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