JPS62298230A - アナログ−デイジタル変換器 - Google Patents
アナログ−デイジタル変換器Info
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- JPS62298230A JPS62298230A JP14235186A JP14235186A JPS62298230A JP S62298230 A JPS62298230 A JP S62298230A JP 14235186 A JP14235186 A JP 14235186A JP 14235186 A JP14235186 A JP 14235186A JP S62298230 A JPS62298230 A JP S62298230A
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Links
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- 238000010586 diagram Methods 0.000 description 16
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- HXKKHQJGJAFBHI-UHFFFAOYSA-N 1-aminopropan-2-ol Chemical compound CC(O)CN HXKKHQJGJAFBHI-UHFFFAOYSA-N 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
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- 230000000717 retained effect Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
３、発明の詳細な説明
〔産業上の利用分野〕
本発明はアナログ−ディジタル変換器に関し、特にＭＯ
８技術により作られるモノリシックなアナログ−デジタ
ル変換器（以下、Ａ／Ｌ）ｉ換器という。）に関するも
のである。
８技術により作られるモノリシックなアナログ−デジタ
ル変換器（以下、Ａ／Ｌ）ｉ換器という。）に関するも
のである。
逐次比較型モノリシックＡ／Ｄ変換器として、従来、い
わゆる抵抗ストリング方式の１）／Ａ変換器を内蔵した
ものがある。この方式を採用した８ビツトのＡ／Ｄ変換
器の従来例を第５図に示す。
わゆる抵抗ストリング方式の１）／Ａ変換器を内蔵した
ものがある。この方式を採用した８ビツトのＡ／Ｄ変換
器の従来例を第５図に示す。
このＡ ／ Ｄ変換器は図に示すとと（２”＝２５６個
の抵抗を直列に接続し、各タップの電圧を選択的に比較
器へ導く５１０個のスイッチによって構成されたＤ／Ａ
変換器と、このＤ ／ Ａ変換器の出力とアナログ入力
信号との比較結果を出力する比較器と、この比較結果に
対応して、前記Ｌ）／Ａ変換器のスイッチを制御するス
イッチ制御回路とにより構成されている。このＡ／Ｄ変
換器は、上記のごと＜Ｄ／Ａｆ、換器を構成することに
よって、単調増加性を確保している。しかしながら、Ｎ
ビットのＡ／Ｄ変換器を構成する場合、２ 個の抵抗と
２Ｎ＋１−２個のスイッチを必要とし、ビット数が増え
るにしたがって、１）／Ａ変換器が占める面積が拡大し
、結果的にペレットの収量および歩留上下げる要因の一
つとなっている。さらに、抵抗の各タップから比較器ま
での間に直列につながるＮ個のスイッチオン抵抗はλ／
Ｄ変換器の変換連関を遅くする要因のひとつとなってい
る。
の抵抗を直列に接続し、各タップの電圧を選択的に比較
器へ導く５１０個のスイッチによって構成されたＤ／Ａ
変換器と、このＤ ／ Ａ変換器の出力とアナログ入力
信号との比較結果を出力する比較器と、この比較結果に
対応して、前記Ｌ）／Ａ変換器のスイッチを制御するス
イッチ制御回路とにより構成されている。このＡ／Ｄ変
換器は、上記のごと＜Ｄ／Ａｆ、換器を構成することに
よって、単調増加性を確保している。しかしながら、Ｎ
ビットのＡ／Ｄ変換器を構成する場合、２ 個の抵抗と
２Ｎ＋１−２個のスイッチを必要とし、ビット数が増え
るにしたがって、１）／Ａ変換器が占める面積が拡大し
、結果的にペレットの収量および歩留上下げる要因の一
つとなっている。さらに、抵抗の各タップから比較器ま
での間に直列につながるＮ個のスイッチオン抵抗はλ／
Ｄ変換器の変換連関を遅くする要因のひとつとなってい
る。
そこで、発明者は、特願昭５８−３６９５６において、
上記従来技術の欠点を除去し、サンプルホールド機能を
備え、電源電圧までのアナログ入力信号を精度よくディ
ジタル変換でき、かつ変換ビット数が増大してもペレッ
ト面積をあまシ拡大することなしに、高精度を実現し得
るＤ／Ａ変換器を備えたモノリシック化に好適なλ／Ｄ
変換器を示した。その構成は、アナログ入力信号と比較
される基準となるＭ（Ｍは自然数）ビットの第１の出力
信号を発生する第１のＤ／Ａ変換器及びＮ（Ｎは自然数
）ビットの第２の出力信号を発生する第２のＤ／Ａ変換
器と、少なくとも容量素子と差動増幅器とからな力前記
アナログ信号と前記第１及び第２の出力信号を比較し比
較結果を表わす出力信号を発生する比較器と、該比較器
からの前記出力に応じて前記第１及び第２のＤ／Ａ変換
器を制御するための１ｉ１１Ｊ御回路と、前記アナログ
入力信号と前記第１のＤ／Ａ変換器からの前記第１の出
力信号を切替えて選択的に前記容量素子を介して前記差
動増＠器の第１の入力端子へ導く回路接続と、前記第２
のＩＪ／に変換器からの前記第２の出力信号を前記差動
増１１＠器の第２の入力端子へ褥く回路接続とを備えＭ
十ＮビットのＡ／Ｄ変換を行なうことからなる。
上記従来技術の欠点を除去し、サンプルホールド機能を
備え、電源電圧までのアナログ入力信号を精度よくディ
ジタル変換でき、かつ変換ビット数が増大してもペレッ
ト面積をあまシ拡大することなしに、高精度を実現し得
るＤ／Ａ変換器を備えたモノリシック化に好適なλ／Ｄ
変換器を示した。その構成は、アナログ入力信号と比較
される基準となるＭ（Ｍは自然数）ビットの第１の出力
信号を発生する第１のＤ／Ａ変換器及びＮ（Ｎは自然数
）ビットの第２の出力信号を発生する第２のＤ／Ａ変換
器と、少なくとも容量素子と差動増幅器とからな力前記
アナログ信号と前記第１及び第２の出力信号を比較し比
較結果を表わす出力信号を発生する比較器と、該比較器
からの前記出力に応じて前記第１及び第２のＤ／Ａ変換
器を制御するための１ｉ１１Ｊ御回路と、前記アナログ
入力信号と前記第１のＤ／Ａ変換器からの前記第１の出
力信号を切替えて選択的に前記容量素子を介して前記差
動増＠器の第１の入力端子へ導く回路接続と、前記第２
のＩＪ／に変換器からの前記第２の出力信号を前記差動
増１１＠器の第２の入力端子へ褥く回路接続とを備えＭ
十ＮビットのＡ／Ｄ変換を行なうことからなる。
第６図は上記のＡ／Ｄ変換器の構成を示すブロック図で
ある。
ある。
第６図のＡ／Ｄ変換器は、Ｄ／Ａ変換器１８゜その制御
論理回路である逐次比較レジスタ１７及び比較器を構成
する容量１４．スイッチ１３及び差動増幅器１６を含ん
でおシ、更にＤ／Ａ変換器１８は、単位抵抗几による第
１の抵抗列（抵抗を直列に接続した抵抗回路網を単に抵
抗列という。）６６と、その中の一つの単位抵抗を更Ｋ
Ｒ／２ＮＫ分割した単位抵抗による第２の抵抗列６７と
からなシそれぞれ第１の出力１９がスイッチ１２を介し
て容量１４の１端に出力され、第２の出力２０が差動増
幅器１６の第２の端子２２に出力され、差動増幅器１６
の出力は逐次比較レジスタ１７に入力され、アナログ信
号Ｖｘがアナログ入力端子１０、スイッチ１１を介して
容量１４の１端に加見られ、容量１４の他端は差動増幅
器１６の第１の瑞子２１に接続されている。
論理回路である逐次比較レジスタ１７及び比較器を構成
する容量１４．スイッチ１３及び差動増幅器１６を含ん
でおシ、更にＤ／Ａ変換器１８は、単位抵抗几による第
１の抵抗列（抵抗を直列に接続した抵抗回路網を単に抵
抗列という。）６６と、その中の一つの単位抵抗を更Ｋ
Ｒ／２ＮＫ分割した単位抵抗による第２の抵抗列６７と
からなシそれぞれ第１の出力１９がスイッチ１２を介し
て容量１４の１端に出力され、第２の出力２０が差動増
幅器１６の第２の端子２２に出力され、差動増幅器１６
の出力は逐次比較レジスタ１７に入力され、アナログ信
号Ｖｘがアナログ入力端子１０、スイッチ１１を介して
容量１４の１端に加見られ、容量１４の他端は差動増幅
器１６の第１の瑞子２１に接続されている。
第７図は第６図に示したＡ／Ｄ変換器に含まれる６ビツ
ト（Ｍ＝４ 、１ＩＪ＝２ ）のＤ／Ａ変換器の一例の
部分詳細回路図である。なお図面において参照記号は同
一機能のものは原則として同一記号とする。
ト（Ｍ＝４ 、１ＩＪ＝２ ）のＤ／Ａ変換器の一例の
部分詳細回路図である。なお図面において参照記号は同
一機能のものは原則として同一記号とする。
第１の抵抗列６６は抵抗値几なる１５個の単位抵抗から
な夛、その中央部にＲ／４なる抵抗値の４個の単位抵抗
からなる第２の抵抗列６７が挿入された形で構成され、
第１の抵抗列６６のタップ電圧は、スイッチ制御回路２
６及び２７からの制御信号によって制御されるＣ−ＭＯ
Ｓ）ランジスタ（スイッチ群２３はＰチャンネル、スイ
ッチ群２ＪＵＮチャンネルのトランジスタ、スイッチ群
２５はＰチャンネルトランジスタとＮチャンネルトラン
ジスタの並列接続）で構成されるスイッチ群２３，２４
．２５によって第１の出力１９に導かれる。又、第２の
抵抗列６７のタップ電圧は、スイッチ２９，３０．３１
及び３２はスイッチ制御回路２８からの制御信号に応じ
て、第２の出力２０に導かれる。
な夛、その中央部にＲ／４なる抵抗値の４個の単位抵抗
からなる第２の抵抗列６７が挿入された形で構成され、
第１の抵抗列６６のタップ電圧は、スイッチ制御回路２
６及び２７からの制御信号によって制御されるＣ−ＭＯ
Ｓ）ランジスタ（スイッチ群２３はＰチャンネル、スイ
ッチ群２ＪＵＮチャンネルのトランジスタ、スイッチ群
２５はＰチャンネルトランジスタとＮチャンネルトラン
ジスタの並列接続）で構成されるスイッチ群２３，２４
．２５によって第１の出力１９に導かれる。又、第２の
抵抗列６７のタップ電圧は、スイッチ２９，３０．３１
及び３２はスイッチ制御回路２８からの制御信号に応じ
て、第２の出力２０に導かれる。
次に、本回路の動作について説明する。
第６図及び第７図において、アナログ入力端子１０に入
力されたアナログ信号Ｖｘはスイッチ１１を介してサン
プリングされる。このとき、スイッチ１３．３２がオン
しておシ、容量１４の他方の電極は第１の抵抗列の中点
（第７図中の０点）、すなわち■Ｒｕ／２の電圧でバイ
アスされている。次に、スイッチ１１．１３がオフし、
スイッチ１２がオンすると容量１４にはＣ（ＶＸ −Ｖ
ＲＥＦ／ ２ ）の電荷が保持される。ここにＣは容量
１４の容量値を示す。このようにして、容量１４には逐
次比較動作の間アナログ入力信号が保持されている。
力されたアナログ信号Ｖｘはスイッチ１１を介してサン
プリングされる。このとき、スイッチ１３．３２がオン
しておシ、容量１４の他方の電極は第１の抵抗列の中点
（第７図中の０点）、すなわち■Ｒｕ／２の電圧でバイ
アスされている。次に、スイッチ１１．１３がオフし、
スイッチ１２がオンすると容量１４にはＣ（ＶＸ −Ｖ
ＲＥＦ／ ２ ）の電荷が保持される。ここにＣは容量
１４の容量値を示す。このようにして、容量１４には逐
次比較動作の間アナログ入力信号が保持されている。
逐次比較動作において、まず最初にＶＲＥＦ／ ２電圧
と入力信号電圧とを比較するために、逐次比較レジスタ
１７はＤ／Ａ変換器１８内のスイッチ制御回路２６．２
７へ制御信号を送る。この信号によって、スイッチ＄２
３．２４および２５は第１の抵抗列の中点電圧、すなわ
ちＶＲＥＦ／’２１＆圧を出力１９へ導くごとく制御さ
れる。（第７図でトランジスタ１０１及びスイッチ１０
２がオンとなる。）入力アナログ信号ＶｘがＶＲＥＦ／
２よシ大きい場合には、差動増幅器１６の出力信号に応
じて逐次比較レジスタ１７のＭＯＢには１１＃がセット
され、同時に逐次比較レジスタ１７はＤ／Ａ変換器１８
が３／４ＶＲＥＦを出力するごとく制御信号をスイッチ
制御回路２６及び２７へ送出する。一方、入力アナログ
信号Ｖｘがｖ辺／２より小さい場合には、逐次比較レジ
スタ１７のＭＳＢには′０”がセットされ、同時に逐次
比較レジスタ１７はＤ／Ａ変換器１８が１／４ＶＲＩＪ
を出力するごとく制御信号をスイッチ制御回路２６及び
２７へ送出する。このようにして、これらの逐次比較動
作をく）返し、上位ビットのディジタル値が決定され、
逐次比較レジスタ１７に保持される。
と入力信号電圧とを比較するために、逐次比較レジスタ
１７はＤ／Ａ変換器１８内のスイッチ制御回路２６．２
７へ制御信号を送る。この信号によって、スイッチ＄２
３．２４および２５は第１の抵抗列の中点電圧、すなわ
ちＶＲＥＦ／’２１＆圧を出力１９へ導くごとく制御さ
れる。（第７図でトランジスタ１０１及びスイッチ１０
２がオンとなる。）入力アナログ信号ＶｘがＶＲＥＦ／
２よシ大きい場合には、差動増幅器１６の出力信号に応
じて逐次比較レジスタ１７のＭＯＢには１１＃がセット
され、同時に逐次比較レジスタ１７はＤ／Ａ変換器１８
が３／４ＶＲＥＦを出力するごとく制御信号をスイッチ
制御回路２６及び２７へ送出する。一方、入力アナログ
信号Ｖｘがｖ辺／２より小さい場合には、逐次比較レジ
スタ１７のＭＳＢには′０”がセットされ、同時に逐次
比較レジスタ１７はＤ／Ａ変換器１８が１／４ＶＲＩＪ
を出力するごとく制御信号をスイッチ制御回路２６及び
２７へ送出する。このようにして、これらの逐次比較動
作をく）返し、上位ビットのディジタル値が決定され、
逐次比較レジスタ１７に保持される。
上位４ビツトの比較動作における差動増幅器１６の第１
の入力端子２１の電圧変化は以下の式で表わすことがで
きる。
の入力端子２１の電圧変化は以下の式で表わすことがで
きる。
ここに、ｌ）ｌ、Ｄ、、Ｄ３．Ｄ、はそれぞれＭＳＢ、
第２ピツト、第３ビツト、及び第４ビツトのディジタル
値を表わし ％Ｏ”か１１”の値をとる。この値は残少
下位２ビットの比較が終わるまで逐次比較レジスター７
に保持される。
第２ピツト、第３ビツト、及び第４ビツトのディジタル
値を表わし ％Ｏ”か１１”の値をとる。この値は残少
下位２ビットの比較が終わるまで逐次比較レジスター７
に保持される。
一方、差動増幅器１６の第２の入力部子２２の電圧■（
２）は上位４ビツトの比較が終わるまで、スイッチ３２
をオンさせることによｐ 、Ｖａｉ：ｙ ／ ２ｒこバ
イアスされている。
２）は上位４ビツトの比較が終わるまで、スイッチ３２
をオンさせることによｐ 、Ｖａｉ：ｙ ／ ２ｒこバ
イアスされている。
次に、下位２ビツトの逐次比較を行う。まず、第４ビツ
トの比較において、■ｑυ〉■四であれば、第４ビツト
のディジタル値ｌ）暑はｏ″がセットされ、スイッチ３
２をオフ、スイッチ３０をオンして、Ｄ／Ａ変換器１８
の第２の抵抗列６７（第７ＩＬＥＦ ７）の電圧を供給する。一方、■シυ〈■■でめればｉ
）２は１”がセットされ、同様にスイッチ３２をオフ、
スイッチ３０をオンしてｌ）／ ＡＫ換器１８ＶＲｇｒ
ＶＲＥＦ の第２の出力２０に（−−７）の電圧を供給する。この
ようにして第５ビツトの比較が行なわれ、次式で表わす
ことができる。
トの比較において、■ｑυ〉■四であれば、第４ビツト
のディジタル値ｌ）暑はｏ″がセットされ、スイッチ３
２をオフ、スイッチ３０をオンして、Ｄ／Ａ変換器１８
の第２の抵抗列６７（第７ＩＬＥＦ ７）の電圧を供給する。一方、■シυ〈■■でめればｉ
）２は１”がセットされ、同様にスイッチ３２をオフ、
スイッチ３０をオンしてｌ）／ ＡＫ換器１８ＶＲｇｒ
ＶＲＥＦ の第２の出力２０に（−−７）の電圧を供給する。この
ようにして第５ビツトの比較が行なわれ、次式で表わす
ことができる。
Ｖ駆Ｆ
Ｖｎ−’ＶＵ−（７（１）１２Ｓ＋Ｄ２２４＋１）３２
”＋Ｄ４２”）ＶＲＥＦ Ｖｙｙ Ｖｙｒ −Ｖ ｘ ＋ −） −（−−−） ＶＲＥＦ ＶＲＥＦ＝７バ
Ｌｈ２’＋ｆｈ２’＋Ｄ３２３＋Ｄ４２”）＋ ２６
Ｖｘｙｖ ＝ ２６ （Ｄ＋２’＋Ｄ２２４＋Ｄ３２”＋Ｄ４２”
＋Ｄ５２”） Ｖｘここに、Ｄ、は第５ビツトの比較結
果を表わし、もしＶ ａＤ：＞ Ｖ ａであれば、′Ｏ
″がセットされ、Ｖｃυく７口であれば１′がセットさ
れる。
”＋Ｄ４２”）ＶＲＥＦ Ｖｙｙ Ｖｙｒ −Ｖ ｘ ＋ −） −（−−−） ＶＲＥＦ ＶＲＥＦ＝７バ
Ｌｈ２’＋ｆｈ２’＋Ｄ３２３＋Ｄ４２”）＋ ２６
Ｖｘｙｖ ＝ ２６ （Ｄ＋２’＋Ｄ２２４＋Ｄ３２”＋Ｄ４２”
＋Ｄ５２”） Ｖｘここに、Ｄ、は第５ビツトの比較結
果を表わし、もしＶ ａＤ：＞ Ｖ ａであれば、′Ｏ
″がセットされ、Ｖｃυく７口であれば１′がセットさ
れる。
次に、 ＬｓＢの比Ｖが行なわｎる。もし、”５が′０
＃であれば、スイッチ３０をオフし、スイッチ３１をオ
ンにして、第２の抵抗列６６（第７図中の０点）によっ
て、Ｄ／Ａ変換器１８の第２のＶＲＥＦ Ｖ駆Ｆ 出力２０に＜−７−７）の′電圧を供給する。このとき
のｈｓＢの比敗は次式で表わされる。
＃であれば、スイッチ３０をオフし、スイッチ３１をオ
ンにして、第２の抵抗列６６（第７図中の０点）によっ
て、Ｄ／Ａ変換器１８の第２のＶＲＥＦ Ｖ駆Ｆ 出力２０に＜−７−７）の′電圧を供給する。このとき
のｈｓＢの比敗は次式で表わされる。
ＶＲＥＦ
ＶＣ！ｌ）−■の＝（＝戸７（ＤＩ２’＋Ｄ２２’＋Ｄ
３２３＋Ｄ４２暑）ＶＲＥＦ ＶＲＥＦ Ｙｏｕ
ｒ ＝ＶＸ十−）−（−一 ） ＶＲＥＦ ＝７． （Ｄ１２’＋Ｄ２２’＋Ｄ３２’＋Ｄ４２”＋
Ｄ６２０） Ｖｘ一方１）ｓが１１＃のときは、スイッ
チ３０をオフ。
３２３＋Ｄ４２暑）ＶＲＥＦ ＶＲＥＦ Ｙｏｕ
ｒ ＝ＶＸ十−）−（−一 ） ＶＲＥＦ ＝７． （Ｄ１２’＋Ｄ２２’＋Ｄ３２’＋Ｄ４２”＋
Ｄ６２０） Ｖｘ一方１）ｓが１１＃のときは、スイッ
チ３０をオフ。
スイッチ２９をオンにして、第２の抵抗列６７（第７図
中の０点）ＫよりＬ）／Ａ変換器１８の第Ｖｙｒ
Ｖａｉテ ２の出力２０に（−−３７「）の電圧を供給する。これ
によってＬＳＢの比較が行なわれ、次式％式％ ここにＤ６はＬＳＢの比較結果を表わし、もしＶａυ＞
ＶＷならば０”にセットされ、Ｖａ＋υ（Ｖａａならば
１”にセットされる。
中の０点）ＫよりＬ）／Ａ変換器１８の第Ｖｙｒ
Ｖａｉテ ２の出力２０に（−−３７「）の電圧を供給する。これ
によってＬＳＢの比較が行なわれ、次式％式％ ここにＤ６はＬＳＢの比較結果を表わし、もしＶａυ＞
ＶＷならば０”にセットされ、Ｖａ＋υ（Ｖａａならば
１”にセットされる。
以上のようにして、アナログ入力信号Ｖｘのディジタル
変換値Ｄｌ、 Ｄ、 、・・・、Ｄ６が決定される。
変換値Ｄｌ、 Ｄ、 、・・・、Ｄ６が決定される。
上述したＡ／Ｄ変換器において、第２の抵抗列を構成す
る場合、第１の抵抗列との整合性を良くするために第８
図に示すごとく第１の抵抗列の単位抵抗を２Ｎ個並列に
接続して構成することが望ましい。しかしながら、上述
の構成ではＮが大きくなるにしたがって第２の抵抗列の
占める面積も大きくなるという欠点があった。また、第
９図に示すごとく第２の抵抗列を構成した場合、Ｎが大
きくなるにしたがって２Ｎ−１個の電位取り出し用コン
タクトを時くために単位抵抗凡の長さを長くする必要が
あ）、抵抗列の面積が増大し、さらに第１の抵抗列と第
２の抵抗列との整合性が悪いという欠点があった。
る場合、第１の抵抗列との整合性を良くするために第８
図に示すごとく第１の抵抗列の単位抵抗を２Ｎ個並列に
接続して構成することが望ましい。しかしながら、上述
の構成ではＮが大きくなるにしたがって第２の抵抗列の
占める面積も大きくなるという欠点があった。また、第
９図に示すごとく第２の抵抗列を構成した場合、Ｎが大
きくなるにしたがって２Ｎ−１個の電位取り出し用コン
タクトを時くために単位抵抗凡の長さを長くする必要が
あ）、抵抗列の面積が増大し、さらに第１の抵抗列と第
２の抵抗列との整合性が悪いという欠点があった。
本発明のＡ／ｌ）変換器は、アナログ入力信号と比較さ
れる基準となるＭ（Ｍは自然数）ビットの第１の出力信
号を発生する第１の１）／Ａ変換器及びＮ（Ｎは自然数
）ビットの第２の出力信号を発生する第２のＤ／Ａ変換
器と、少なくとも容量素子と差動増＠器とからなり、前
記アナログ信号と前記第１及び第２の出力信号を比較し
、比較結果を表わす出力信号を発生する比較器と、該比
較器からの前記出力に応じて前記第１及び第２のＤ／Ａ
変換器を制御するための制御回路と、前記アナログ入力
信号と前記第１の１）／Ａ変換器からの前記第１の出力
信号を切替えて選択的に前記容１ｋ−Ａ子を介して前記
差動増幅器の第１の入力端子に導く回路接続と、前記第
２のＤ／Ａ変換器からの前記第２の出力信号？前記差動
上む幅器の第２の入力端子へ導く回路接続とを備え、前
記第１のＬ）／Ａ変換器は、単位抵抗を直列に接続した
第１の抵抗列と、該第１の抵抗列の各タッグを選択し、
第１の出力信号を得るための複数個の第１のスイッチ手
段を備え、前記或２のＤ／に変換器は、前記第１の抵抗
列中の任意の単位抵抗をさらに分割した第２の抵抗列と
該第２の抵抗列の各タップを選択し、第２の出力信号を
得るための複数個の第２のスイッチ手段を備えることか
らなり、上位Ｍビットは前記第１の出力信号により、下
位Ｎと、トは前記第２の出力信号によりそれぞれ変換す
るＡ／Ｄ変換器において、前記第１の抵抗列の分割され
る任意の単位抵抗の両端の電圧をオリ得が実質的に１の
第１と第２のバッファ増幅器を介して取り出し、前記第
１及び第２のバッファ増幅器の出力端子間に前記第２の
抵抗列を接続したことを特徴とする。
れる基準となるＭ（Ｍは自然数）ビットの第１の出力信
号を発生する第１の１）／Ａ変換器及びＮ（Ｎは自然数
）ビットの第２の出力信号を発生する第２のＤ／Ａ変換
器と、少なくとも容量素子と差動増＠器とからなり、前
記アナログ信号と前記第１及び第２の出力信号を比較し
、比較結果を表わす出力信号を発生する比較器と、該比
較器からの前記出力に応じて前記第１及び第２のＤ／Ａ
変換器を制御するための制御回路と、前記アナログ入力
信号と前記第１の１）／Ａ変換器からの前記第１の出力
信号を切替えて選択的に前記容１ｋ−Ａ子を介して前記
差動増幅器の第１の入力端子に導く回路接続と、前記第
２のＤ／Ａ変換器からの前記第２の出力信号？前記差動
上む幅器の第２の入力端子へ導く回路接続とを備え、前
記第１のＬ）／Ａ変換器は、単位抵抗を直列に接続した
第１の抵抗列と、該第１の抵抗列の各タッグを選択し、
第１の出力信号を得るための複数個の第１のスイッチ手
段を備え、前記或２のＤ／に変換器は、前記第１の抵抗
列中の任意の単位抵抗をさらに分割した第２の抵抗列と
該第２の抵抗列の各タップを選択し、第２の出力信号を
得るための複数個の第２のスイッチ手段を備えることか
らなり、上位Ｍビットは前記第１の出力信号により、下
位Ｎと、トは前記第２の出力信号によりそれぞれ変換す
るＡ／Ｄ変換器において、前記第１の抵抗列の分割され
る任意の単位抵抗の両端の電圧をオリ得が実質的に１の
第１と第２のバッファ増幅器を介して取り出し、前記第
１及び第２のバッファ増幅器の出力端子間に前記第２の
抵抗列を接続したことを特徴とする。
さらに前記第１及び第２のバッファ増幅器は反転入力端
子と出力端子を接続してなる電圧ホロワにより構成され
、前記第２の抵抗列の両端に少なくとも前記反転入力端
子が接続逼れ、前記出力端子は第２の抵抗列の両端に接
続されたダミー抵抗の他端に接続もれる。
子と出力端子を接続してなる電圧ホロワにより構成され
、前記第２の抵抗列の両端に少なくとも前記反転入力端
子が接続逼れ、前記出力端子は第２の抵抗列の両端に接
続されたダミー抵抗の他端に接続もれる。
次に、本発明について図面を参照して説明する。
第１図は本発明の実施例のＡ／Ｄ変換器の構成を示すブ
ロック図である。第２図は第１図に示した実施例に含ま
れるＤ／Ａ変換器の６とッ）（Ｍ＝４．Ｎ＝２）の実施
例の部分詳細回路図である。
ロック図である。第２図は第１図に示した実施例に含ま
れるＤ／Ａ変換器の６とッ）（Ｍ＝４．Ｎ＝２）の実施
例の部分詳細回路図である。
なお実施例の図面において参照記号のうち、同一機能の
ものは原則として同一記号とする。
ものは原則として同一記号とする。
本発明のＡ／Ｄ変換器はＤ／Ａ変換器１８．その制御論
理回路である逐次比較レジスタ１７及び比較器を構成す
る容量１４．スイッチ１３及び差動増幅器１６を含んで
おり、更にＤ／Ａ変換器１８は、単位抵抗孔による第１
の抵抗列（抵抗を直列に接続した抵抗回路網を単に抵抗
列という。）６６と、その中の１つの単位抵抗の両端の
電圧を取り出すために利得が１のバッファ増幅器１及び
２を含み、その増幅器の出力端子間に２Ｎ個の単位抵抗
を直列に接続した第２の抵抗列６７とからなり、それぞ
れ第１の出力１９がスイッチ１２を介して容量１４の１
端に出力でれ、第２の出力２０か差動増幅器１６の第２
の端子２２に出力され、差動増幅器１６の出力は逐次比
較レジスタ１７に入力され、アナログ信号ＶＸがアナロ
グ入力端子１０゜スイッチ１１を介して容：ｔ１４の１
端に加えられ、容量１４の他端は差動増幅器１６の第１
の端子２１に接続されている。本実施例の上位へ１と、
トの動作は上述の従来例と全く同様であ夛、その説明は
省略する。そこで下位Ｎビットの動作を第１図及び第２
図を参照して説明する。
理回路である逐次比較レジスタ１７及び比較器を構成す
る容量１４．スイッチ１３及び差動増幅器１６を含んで
おり、更にＤ／Ａ変換器１８は、単位抵抗孔による第１
の抵抗列（抵抗を直列に接続した抵抗回路網を単に抵抗
列という。）６６と、その中の１つの単位抵抗の両端の
電圧を取り出すために利得が１のバッファ増幅器１及び
２を含み、その増幅器の出力端子間に２Ｎ個の単位抵抗
を直列に接続した第２の抵抗列６７とからなり、それぞ
れ第１の出力１９がスイッチ１２を介して容量１４の１
端に出力でれ、第２の出力２０か差動増幅器１６の第２
の端子２２に出力され、差動増幅器１６の出力は逐次比
較レジスタ１７に入力され、アナログ信号ＶＸがアナロ
グ入力端子１０゜スイッチ１１を介して容：ｔ１４の１
端に加えられ、容量１４の他端は差動増幅器１６の第１
の端子２１に接続されている。本実施例の上位へ１と、
トの動作は上述の従来例と全く同様であ夛、その説明は
省略する。そこで下位Ｎビットの動作を第１図及び第２
図を参照して説明する。
ここで、バッファ増幅器１及び２のオフセット電圧をそ
れぞれＶＯＦＦＩ 、 ｖｏｒｒｚとする。第４ビツト
の比較において、ｖｃ１］）〉■（至）であれば、第４
ビツトのディジタル値り、はｌｏｇがセットされ、スイ
ッチ３２をオフ、スイッチ３０をオンして、Ｄ／Ａｉの
とき比較器の入力端子２１の電圧は となっている。ので、第５ビツトの比較は次式で辰わす
こ七ができｂｏ Ｖ旺Ｆ ■” ” ＝（２６（Ｄｔ ２ ’ ＋ Ｄ ２２
’ 十Ｄ ３２３＋ Ｄ ４２ ” ） Ｖｘ 十こ
こに１）５は第５ビツトの比奴結果を表わし、もしｖ２
Ｄ） Ｖ＠ テロれば１０″２＞” セラ） サレ、Ｖ
ｚｎ （’Ｖａであれば＠″１１がセットされ、己。次
にｌ、ＳＨの比較が行なわれる。もし、Ｄ５が”０”で
あれば、スイッチ３０をオフし、スイッチ３１をオンに
して、第２の抵抗列６６（第２図中の０点によって、Ｄ
このときのＬＳＨの比較は次式で表わされる。
れぞれＶＯＦＦＩ 、 ｖｏｒｒｚとする。第４ビツト
の比較において、ｖｃ１］）〉■（至）であれば、第４
ビツトのディジタル値り、はｌｏｇがセットされ、スイ
ッチ３２をオフ、スイッチ３０をオンして、Ｄ／Ａｉの
とき比較器の入力端子２１の電圧は となっている。ので、第５ビツトの比較は次式で辰わす
こ七ができｂｏ Ｖ旺Ｆ ■” ” ＝（２６（Ｄｔ ２ ’ ＋ Ｄ ２２
’ 十Ｄ ３２３＋ Ｄ ４２ ” ） Ｖｘ 十こ
こに１）５は第５ビツトの比奴結果を表わし、もしｖ２
Ｄ） Ｖ＠ テロれば１０″２＞” セラ） サレ、Ｖ
ｚｎ （’Ｖａであれば＠″１１がセットされ、己。次
にｌ、ＳＨの比較が行なわれる。もし、Ｄ５が”０”で
あれば、スイッチ３０をオフし、スイッチ３１をオンに
して、第２の抵抗列６６（第２図中の０点によって、Ｄ
このときのＬＳＨの比較は次式で表わされる。
一方、Ｄ５が“１″のときはスイッチ３０をオフ。
スイッチ２９をオンにして、第２の抵抗列６７（第２図
中の＠点）によりＤ／Ａ変換器１８の第−ＶｏｒＦｚ）
の電圧を供給する。これによってＬＳＢの比較が行なわ
れ、次式で表わすことができる。
中の＠点）によりＤ／Ａ変換器１８の第−ＶｏｒＦｚ）
の電圧を供給する。これによってＬＳＢの比較が行なわ
れ、次式で表わすことができる。
−ＶｏＦＦｚ ））
ここにＤ６はＬＳＢの比較結果を表わし、もしＶｃ＋＊
〉ｖｃａならば′０”にセットされＶａｎ （Ｍａｗな
らば“１″にセットされる。以上のようにアナログ入力
信号Ｖｘのディジタル変換値Ｄｌ、 Ｄ、 、・・・、
Ｄ６が決定される。
〉ｖｃａならば′０”にセットされＶａｎ （Ｍａｗな
らば“１″にセットされる。以上のようにアナログ入力
信号Ｖｘのディジタル変換値Ｄｌ、 Ｄ、 、・・・、
Ｄ６が決定される。
ここで、バッファ増幅器１及び２のオフセット電圧の差
が誤差として変換精度に彪ｌ―するが、マスクレイアウ
ト上バッファ増嘱６１と２を隣接して配置することによ
って極めて小さく抑えることが可能であシ、何らオフセ
ット補償手段を用いなくとも高Ｎ度化が達成される。例
えはＶＯＦＦＩ −Ｖｏｙｒｚを１ｍＶ以下とすればｖ
認Ｆ＝４．０９６Ｖのとき１２ビット以上の稍区達成が
可能である。
が誤差として変換精度に彪ｌ―するが、マスクレイアウ
ト上バッファ増嘱６１と２を隣接して配置することによ
って極めて小さく抑えることが可能であシ、何らオフセ
ット補償手段を用いなくとも高Ｎ度化が達成される。例
えはＶＯＦＦＩ −Ｖｏｙｒｚを１ｍＶ以下とすればｖ
認Ｆ＝４．０９６Ｖのとき１２ビット以上の稍区達成が
可能である。
第３図は本発明の第２の実施例を示す回路図である。第
４図は第３図の第２の抵抗列をレイアクトパターン化し
た例を示す。図に示すように第２の抵抗列６７の囮端に
ダミー抵抗６８．６９を設け、バッファ瑠暢器１，２０
反転入力端子は第２の抵抗列６７のｌ１１４ｇ７０．７
３に接続し、出力端子はダミー抵抗６８．６９の一端７
１．７３に接続する。
４図は第３図の第２の抵抗列をレイアクトパターン化し
た例を示す。図に示すように第２の抵抗列６７の囮端に
ダミー抵抗６８．６９を設け、バッファ瑠暢器１，２０
反転入力端子は第２の抵抗列６７のｌ１１４ｇ７０．７
３に接続し、出力端子はダミー抵抗６８．６９の一端７
１．７３に接続する。
以上のような構成により、第２の抵抗列６７の全ての単
位抵抗凡はまったく同様の形状及び構成によジつくもれ
、単位抵抗間の比精度の向上を計ることが可能である。
位抵抗凡はまったく同様の形状及び構成によジつくもれ
、単位抵抗間の比精度の向上を計ることが可能である。
以上説明したように、本発明によれば、第１と第２の抵
抗列によりＭ 十ＮビットのＡ／ｌ）変換器を構成する
場合、Ｎビットを構成する第２の抵抗列を形状的に第１
の抵抗列と無関係に構成することが可能でめり、さらに
第２の抵抗列の単位抵抗の整合性を向上することができ
る。
抗列によりＭ 十ＮビットのＡ／ｌ）変換器を構成する
場合、Ｎビットを構成する第２の抵抗列を形状的に第１
の抵抗列と無関係に構成することが可能でめり、さらに
第２の抵抗列の単位抵抗の整合性を向上することができ
る。
したがって、本発明を用いることによ）、チップの面積
をアマり拡大することなしに高精度なＡ／Ｄ変換器を達
成することが可能である。
をアマり拡大することなしに高精度なＡ／Ｄ変換器を達
成することが可能である。
第１図は本発明の実施例の入／Ｌ）変換器の構成を示す
ブロック図、第２図は第１図の実施例に含まれるｉ）／
Ａ変侠器の６ビツトの場合の回路図、第３図は本発明の
他の実施例を示す回路図、第４図は第３図の抵抗列部の
レイアウトパターン図、第５図は従来例のＡ／ｌ）変換
器のブロック図、第６図は他の従来例のＡ／１）変換器
のブロック図、第７図は第６図の従来例のＡ／Ｄ変換器
に含まれるｌ）／Ａ変換器の回路図、第８図は第７図の
Ｄ／Ａ変換器の抵抗列の第１の構成例を示すレイアウト
パターン図、第９図は第７図のＬ）／Ａ変換器の抵抗列
の第２の構成例を示すレイアウトパターン図である。 １．２・・・・・・バッファ増幅器、１１，１２．１３
・−・・・スイッチ、１４・・・・・・容量、１６
・・・・・・差動増幅器、１７・・・・・・逐次比較レ
ジスタ、１８・・・・・・Ｄ／Ａ変換器、６６・・・・
・・第１の抵抗列、６７・・・・・・第２の抵抗列。 代理人 弁理士 内 原 晋 ・］：、。 ミパ４．・ ８ｆ図 第２図 躬 ５ 図 第ム図 Ｌ−Ｊ 第８図
ブロック図、第２図は第１図の実施例に含まれるｉ）／
Ａ変侠器の６ビツトの場合の回路図、第３図は本発明の
他の実施例を示す回路図、第４図は第３図の抵抗列部の
レイアウトパターン図、第５図は従来例のＡ／ｌ）変換
器のブロック図、第６図は他の従来例のＡ／１）変換器
のブロック図、第７図は第６図の従来例のＡ／Ｄ変換器
に含まれるｌ）／Ａ変換器の回路図、第８図は第７図の
Ｄ／Ａ変換器の抵抗列の第１の構成例を示すレイアウト
パターン図、第９図は第７図のＬ）／Ａ変換器の抵抗列
の第２の構成例を示すレイアウトパターン図である。 １．２・・・・・・バッファ増幅器、１１，１２．１３
・−・・・スイッチ、１４・・・・・・容量、１６
・・・・・・差動増幅器、１７・・・・・・逐次比較レ
ジスタ、１８・・・・・・Ｄ／Ａ変換器、６６・・・・
・・第１の抵抗列、６７・・・・・・第２の抵抗列。 代理人 弁理士 内 原 晋 ・］：、。 ミパ４．・ ８ｆ図 第２図 躬 ５ 図 第ム図 Ｌ−Ｊ 第８図
Claims (2)
- （１）アナログ入力信号と比較される基準となるＭ（Ｍ
は自然数）ビットの第１の出力信号を発生する第１のデ
ィジタル−アナログ変換器及びＮ（Ｎは自然数）ビット
の第２の出力信号を発生する第２のディジタル−アナロ
グ変換器と、少くとも容量素子と差動増幅器とからなり
、前記アナログ信号と前記第１及び第２の出力信号を比
較し、比較結果を表わす出力信号を発生する比較器と、
該比較器からの前記出力信号に応じて前記第１及び第２
のディジタル−アナログ変換器を制御するための制御回
路と、前記アナログ入力信号と前記第１のディジタル−
アナログ変換器からの前記第１の出力信号を切替えて選
択的に前記容量素子を介して前記差動増幅器の第１の入
力端子に導く回路接続と、前記第２のディジタル−アナ
ログ変換器からの前記第２の出力信号を前記差動増幅器
の第２の入力端子へ導く回路接続とを備え、前記第１の
デジタル−アナログ変換器は単位抵抗を直列に接続した
第１の抵抗列と、該第１の抵抗列の各タップを選択し、
第１の出力信号を得るための複数個の第１のスイッチ手
段を備え、前記第２のデジタル−アナログ変換器は前記
第１の抵抗列中の任意の単位抵抗をさらに分割した第２
の抵抗列と該第２の抵抗列の各タップを選択し、第２の
出力信号を得るための複数個の第２のスイッチ手段を備
えることからなり、上位Ｍビットは前記第１の出力信号
により、下位Ｎビットは前記第２の出力信号によりそれ
ぞれ変換するアナログ−ディジタル変換器において、前
記第１の抵抗列の分割される任意の単位抵抗の両端の電
圧を利得が実質的に１の第１と第２のバッファ増幅器を
介して取り出し、前記第１及び第２のバッファ増幅器の
出力端子間に前記第２の抵抗列を接続したことを特徴と
するアナログ−ディジタル変換器。 - （２）前記第１及び第２のバッファ増幅器は反転入力端
子と出力端子を続接してなる電圧ホロワにより構成され
、前記第２の抵抗列の両端に少なくとも前記反転入力端
子が接続され、前記出力端子は第２の抵抗列の両端に接
続されたダミー抵抗の他端に接続されたことを特徴とす
る特許請求の範囲第（１）項記載のアナログ−ディジタ
ル変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14235186A JPS62298230A (ja) | 1986-06-17 | 1986-06-17 | アナログ−デイジタル変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14235186A JPS62298230A (ja) | 1986-06-17 | 1986-06-17 | アナログ−デイジタル変換器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62298230A true JPS62298230A (ja) | 1987-12-25 |
Family
ID=15313349
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14235186A Pending JPS62298230A (ja) | 1986-06-17 | 1986-06-17 | アナログ−デイジタル変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62298230A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01248829A (ja) * | 1988-03-30 | 1989-10-04 | Matsushita Electric Ind Co Ltd | デジタル・アナログ変換器 |
| JPH01321728A (ja) * | 1988-06-23 | 1989-12-27 | Mitsubishi Electric Corp | アナログ／デジタル変換器の制御方法 |
| US5877719A (en) * | 1997-02-24 | 1999-03-02 | Mitsubishi Electric Engineering Co., Ltd. | Method of controlling analog-to-digital converter |
| JP2012129687A (ja) * | 2010-12-14 | 2012-07-05 | Ricoh Co Ltd | Ａ／ｄコンバータ |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5875324A (ja) * | 1981-10-29 | 1983-05-07 | Toshiba Corp | Ａ−ｄ変換器 |
| JPS59161916A (ja) * | 1983-03-07 | 1984-09-12 | Nec Corp | アナログ−デイジタル変換器 |
| JPS60193370A (ja) * | 1984-02-17 | 1985-10-01 | アナログ デバイセス インコーポレーテツド | 非エピタキシャル構造内にｍｏｓ直結バイポーラ電流源を含むｉｃ |
-
1986
- 1986-06-17 JP JP14235186A patent/JPS62298230A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5875324A (ja) * | 1981-10-29 | 1983-05-07 | Toshiba Corp | Ａ−ｄ変換器 |
| JPS59161916A (ja) * | 1983-03-07 | 1984-09-12 | Nec Corp | アナログ−デイジタル変換器 |
| JPS60193370A (ja) * | 1984-02-17 | 1985-10-01 | アナログ デバイセス インコーポレーテツド | 非エピタキシャル構造内にｍｏｓ直結バイポーラ電流源を含むｉｃ |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JPH01321728A (ja) * | 1988-06-23 | 1989-12-27 | Mitsubishi Electric Corp | アナログ／デジタル変換器の制御方法 |
| US5877719A (en) * | 1997-02-24 | 1999-03-02 | Mitsubishi Electric Engineering Co., Ltd. | Method of controlling analog-to-digital converter |
| JP2012129687A (ja) * | 2010-12-14 | 2012-07-05 | Ricoh Co Ltd | Ａ／ｄコンバータ |
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