JPS5838029A - 高分解能デイジタル−アナログ変換器 - Google Patents

高分解能デイジタル−アナログ変換器

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JPS5838029A
JPS5838029A JP57099099A JP9909982A JPS5838029A JP S5838029 A JPS5838029 A JP S5838029A JP 57099099 A JP57099099 A JP 57099099A JP 9909982 A JP9909982 A JP 9909982A JP S5838029 A JPS5838029 A JP S5838029A
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converter
stage
buffer amplifier
amplifier
resistor string
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ミカエル・ジ−・タシル
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    • H03M1/785—Simultaneous conversion using ladder network using resistors, i.e. R-2R ladders

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発ＩＰＩはディジールーアナログ変換器に係り、特に
例えば１６ビツトデイジタル入力信号を対応するアナ四
グ信号に変換するための高分解能コンノ（−婆に関する
。
近年−分解能デイジ−ルーアナログ変換器（以下Ｄム変
換器という）に′）％／％ての需要が高まっている。Ｒ
／２Ｒラダーを用ｉる公知の叱ノリシック；ンパータの
精度は約１２ビツトの実用土の限界に達したように見え
る。したがって他の解決法を探す必要がある。
いくつかの応用面においては、ディジールーアナログコ
ンバータではその絶対的精ＷＬ扛差動直線性が良好でめ
ることや安定した動作を行うこ七はど重要でにない。仁
の二うな点で優れた性能を得るにはスイッチ付きの箇列
抵抗列會持ったセグメント形りム変換器會用ｉればよい
。スイッチは直列抵抗列の選択された節点管接続するも
のである。
セグメント変換器はカスケード形、つｔｒ上位桁ビット
群をデコードする抵抗列変換器を用い次第１段および残
りの下位桁ビット會デフードする１ｉｔ！２段を有する
構成とされる。この種の一般的非線形変換器はエレクト
冒ニックエンジニアリング１９７１年版０４８乃至５１
真にグリズボクスキー勢に゛　よる「Ｄ／Ａ変換器から
の非線形関数」と題する論文に示されている。この論文
中に示された変換僑扛リレースイッチングによる動作用
に設計されているが、現在の半導体技術に容品に適用し
得るｔのではな−。米国特許ＩＮ　３．９９’Ｌ８９２
　（８ｕｓａ＠ｔ　）号は半導体スイッチング管用−る
ようなカスケード（非ＩＩ形）変換ｌ１ｉＦを示してい
る。ζＯ変換器でｔｉｃ第１段および第２段が抵抗列セ
グメント形変換器を持つてｉる。そしてこの変換器は第
２段抵抗列に第１段抵抗列が負荷として接続されること
【防止するためのバッファ増幅＊を有する。
上記の従来の変換ＩＢは優れた点％参るｆｉｚ多くの応
用面で現在必要とされる高精度動作はできない。
本発明の目的は従来装置の欠点を除去することＫめゐ。
本発明によれば、第１段が直列抵抗列ｔ−有するセグメ
ント変換器管持つ７ｔ２段カスケード変換器！提供する
。スイッチ装置はディージタル入力信号Ｏ上位桁によっ
て動作し抵抗列を昇段ｔｙｅは降段して抵抗列の選択さ
れ九何れか１つにおける電圧の接続を行う。上記米国特
許第３，９９７，８９２号のように、抵抗列の選択され
た抵抗の電圧は一対のバッファ増幅ｌＩ管介して第２段
変換器の入力端子に接続される。第２段変換器に第１段
からの選択電圧【ディジタル入力信号の下位桁ビット群
に１９で補間する。
本発明において、バッファ増幅器の役割は第１段Ｑ抵抗
列を昇段（または降段）する丸めに相互変換される。こ
のことはバッファ増幅器間のオフセット不整合による何
らから弗直線誤差の差を消去するか低減するかして通常
の１！累および方法を用いてｔ高精度動作を行わせ得る
。
ディジタル入力信号が、バッファ増幅器が抵抗列の１つ
の抵抗から次の抵抗□に昇段されることｔ要するとき、
スイッチ装置扛かえる跳びのように一度に一つだけ接続
管変える簡単な方法で動作する。すなわち、１つのバッ
ファ増幅器から抵抗列の１つの節点への接続は他のバッ
ファ増幅器が接続されて−るものを越え九次の節点に移
り、一方他のバッファ増幅器の抵抗列への接続は変らな
い。
したがって増幅器と抵抗との間の接続は抵抗列を昇段ま
７ｔは降段して効果的に反転され、増−器間のオフセッ
ト不整合の何らかの逆影替を最小にする。
このスイッチ構成により、バッファ増幅器の入力間の電
圧は抵抗列の昇１ｊ（ｔ７？１．は降段）毎に極性を反
転する。第２段変換器のための正しい極性はバッファ増
幅器の出力回路たとえばバッファ増幅器の役割の変化に
含まれる部分Ｋｌ！＜回路部分の反転スイッチに蓄えら
れる。
反転スイッチはディジタル入力信号に；つて動作し増幅
器出力と第２段変換器入力との間の接続上第１段抵抗列
の昇段（ｉたは降段）毎に反転する。これにより全ての
ディジタル入力信号について第２段変換器への入力電圧
に対し一様な極性関係が得られる。
上記のように、本発明装置の特長はバッファ増幅器のオ
ツセット整合につき特別な仕様をしなくても優れ九差動
非直線性が得られることである。
そして±ｌ　ＸａｅＢ工すも小さい特定の差動非直線性
によシ安定動作が得られ、本発明の変換器は現在入手し
得る要素シよび現在の製造技術管用−て高精度動作を容
易に達成できる。
以下添付図面によシ本発明の詳細な説明する。
第１図は第１段変換器１０および第２段変換器１２を有
するカスケード形Ｏディジタルーアナログ変換器會簡略
化して示して埴る。第１段は線形変換用の等抵抗値！−
有し、基準電圧マ＋が与えられる抵抗１４０列を持って
いる。ディジタル制御されるスイッチ装置１６は抵抗間
の順次連なる節点１８の何れかの隣合う対に選択接続を
行うように動作する。
図示のスイッチ１６の構成によｐ１接続はスイッチ２イ
ン２０．２２（実線図示）？介して節点１８Ｃ。
１８４に行われる。これらのラインは各基準リード２８
．３０に接続されるスイッチ出力端子２４．２６に接続
丁ゐ。そして、これらのリードは各バッファ増幅器ムｌ
お工びム２の入力回路に直接接続されており、仁れら増
幅器により第２変換器段１２をドライブする。
スイッチ１６は矢印３２で表わされる制御信号によって
動作する。制御信号３２線デイジタルラツチ３６に与え
られるディジタル入力信号の上位桁群からスイッチデコ
ーダ論理回路３４によって生じる。
上位桁ビットが変化するとスイッチ１６が抵抗列の何れ
か１つに生じた電圧％２つの基準リード２８．３０に接
続するために抵抗列の節点１ｓｔ昇段（または降段）す
る。この抵抗列の昇段（ま交は降段）は各段毎に１つの
接続のみが変化するように行われる。
例えば仮に図示の実線位置（すなわちスイッチライン２
０．２２）から１つだけスイッチが昇段すると下ｌＩＯ
接続だけが切換えられる。そして、２イン２２の接続が
破１１４０に１って示される接続によタ出力端子２６か
ら節点１８′ｂに切換えられる。すなわち、当初の端子
２６から節点１８４への接続は他Ｏ端子が接続される節
点１８０會越えた次の節点に昇段される。この他の端子
（実線２０）への接続はこの抵抗列の昇段では変わらな
い。仮にスイッチ１６が更にもう１膜外段すると、当初
の実線接続２２は破線で示す接続４２に代わる。
第２図は抵抗列の昇段（ま７ｔは降段）中におけるスイ
ッチング動作を表したものである。抵抗列の底ｓｏｒス
タート」位置からスイッチング動作は左側の接続（１）
【最初に行い、次いで右側接続（２）管行って以下順次
鎖を昇る。この手順は人間が階段を昇る方法つまｐ後足
が前足を越えて各ステップ【とる方法に似ている。そし
て、こＯ手順は抵抗列を昇っていくこととみるか、ある
いはかえる跳びに似ている。
上記変換器における手ａｔ−辿ることによｐ抵抗列をス
イッチが昇る各ステップ毎にバッファ増幅器ム１、ム２
が切換えられることが分る。増幅器の１方の節点から他
方の節点へのスイッチングにおける切換えは増幅器間の
オフセット不整合により起り得る差動非直線誤差を消去
または低減丁ゐ。
上記スイッチ切換え手ｊ［は抵抗列の各昇段（ｔたは降
段）のための基準リード２ｇ、３０間の電圧極性の反転
を伴う。この反転はバッファ増幅器ムｌ。
ム２の出力回路における反転スイッチ装置５０によって
打消される。スイッデ出カライン５２．５４は第２段変
換器１２の入力端子５６．５８に接続される。
これらのスイッチは矢印６０で示すようにディシール入
力信号の上位桁の変化に応じて動作し、第２段入力端子
５６．５Ｂに引出される電圧の極性は電に同じとなる。
全ての切換えスイッチングは各増幅器の帰還ループ内で
起るから、スイッチのオン時抵抗による影醤は無視でき
る。
本発明においては、第２段変換器が０Ｍ０Ｂ形で電圧モ
ードで動作するスイッチを持つ７ｊＲ／２Ｒ梯子を用い
てなる公知の変換ａｔ−そなえていてもよい。
Ｄム変換器の全体構成は９３図に示され、スイッチの真
理値ｔ−１１！４図に示す。この装置は１６ピツトＯ性
能を有する。４つの上位桁ビットは第１段セグメント変
換器１０￥ｒ制御し、残りの１２ビツトは第２段１’２
のＲ／２Ｒ梯子會矢印６２で示す工うに制御する。
第５図はＲ７２Ｒ梯子用の電圧スイッチング構成會示し
ｔもので、０Ｍ０８Ｄム変換器に実際に含まれる１２ビ
ツトスイツチの中の限られｔ数のみを示している。入力
端子５６、Ｒ５８はバッファ増幅器ム１、ム２から電圧
會得、一対の給電リード６４．６６に対応する電位を与
える。このディジタル−アナログ変換器は複数のスイッ
チ６８　’に有し、Ｒ／２Ｒ梯子の分路Ｑ１２ビットデ
ィシール信号に応じて給電リードの一方ｔたは他方に接
続する。
出力電圧マＯはＤ・マ１ｎに等しい。ここで、ＢｉｍＱ
　ｔたは１ でらる。
このような２段ＤＡ変換器は電圧分割器として動作する
Ｒ／２Ｒ梯子ぷり定出力インピーダンスを持つことがで
きる。本発明回路は上記グリスボウスキー勢の論文のも
のに比べ数段優れたものである。例えば、Ｒ７２Ｒ梯子
は第２の２ｎ抵抗Ｄム変換変換器を必要とせず、集積回
路として構成され次ときに多量の論理領域を節約するこ
とができる。
梯子終端スイッチの九めの何らの要求も生じない。
ｔｇこの新規な装置はＰ−ヲ充分に含んだＮチャンネル
ジム変換スイッチのバイアス接続を切換える必要もない
。
上記実施例は本発明の好ましい実施例であるが、本発ｆ
！Ａはこれに限定されるものでなく、尚業者が本発明を
実施したときに想　する多数の変形側管も含むものであ
る。
【図面の簡単な説明】
第１図は本発明の１ｌｌｔ−示す線図的回路図、第２図
は第１段抵抗列の昇段＜または降段）時のスイッチング
動作の説明図、第３図は本発明の一実施例の線図的回路
図、ＩＮ４図は第３図のデコーダの真理値會示す図、第
５図は第２段変換器の−Ｒ／２Ｒ梯子を示す線図的説明
図でおる。 １０・・・・・・第１段変換器、１２・・・・・・第２
段変換器、１４・・・・・・抵抗列、　　　　　　１６
・・・・・・ディジタル制御スイッ゛チ、３４・・・・
・・デコーダ論理回路、３６・・・・・・ディジ４ルラ
ツチ、５０・・・・・・反転スイッチ装置、６８・・・
・・・スイッチ。 ム１、ム２・・・・・・バッファ増幅器。 特許出願人　　アナログ・デバイセス・インコーホレー
デラド ほか１名

Claims (1)

  1. 【特許請求の範囲】 α）第１段変換器が上行術ビットをデコードし第２段変
    換器が残りの下位桁ビット１−デコードし、前記第１段
    変換器は基準電圧が与えられる直列接続された抵抗列ｔ
    ″有すると共に、前詰上行桁ビットに応答して前記抵抗
    列を昇段ま尺は降段し該抵抗列の隣り合う節点の何れか
    の対に第１および第２の接続管形成し前記抵抗列の抵抗
    に生じる電圧の何れかを第１および第２の基準リード間
    に形成丁ゐ第１スイッチ装置ｔ−有する２段式ディジー
    ルーアナログ変換器−において、それぞれ前記基準リー
    ドに接続される入力回路を有し、選択された節点電圧に
    応答して前記第２段変換器の入力に電圧を生じる第１お
    よび第２のバッファ増幅器と、前記抵抗列を昇段（ｔた
    は降段）する毎に前記節点の九だ１つへの接続を切換え
    ることに工り前記抵抗列を昇段（または降段）する毎の
    前記バッファ増幅器の役割１変え、対応するパ゛ツファ
    増幅器を他のバッファ増幅器が接続されて偽る節点を越
    えた次の節点に接続し、一方前記他のバッファ増幅器の
    前記抵抗列への接続全変えずに置くことにより前記バッ
    ファ増幅器は前記抵抗列を昇段（ま九は降ｓ、）するよ
    うに前記抵抗列０１ｌＫ次連なる節点を交番的に接続す
    る前記第１スイツチ懺置と、前記バッファ増幅器の出力
    を前記第２段変換器の各入力端子に接続する装置と、前
    記入力端子間に結合され次出力信号発生回路を有すると
    共に前記下位桁ビットに応答しく１）動作している特定
    の下位桁ビットおよび（２）前記バッファ増幅器によっ
    て前記入力端子に与えられる電圧に応じて出力信号の大
    １１さを設定する装置を有する前記第２段変換器と、前
    記増幅器出力の電圧間の極性関係およびこれら電圧が与
    えられる前記出力信号発生回路の要素音反転する第２ス
    イツチ装雪と、デイジタル入力信号に応答し前記Ｗｃ１
    スイツチ装置によって行われる前記抵抗列の昇段（ｔた
    は降段）毎に前記第２スイツチ装置を反対に条件付ける
    ことにより前記増幅器出力および前記第１スイツチ装置
    の全ての設定に対する前記出力信号発生回路要素からの
    電圧間の一様な極性関係を保つスイッチ制御装置とをそ
    なえ、前記節点に対する前記バッファ増幅器の鹸記交誉
    的接続によシ形放される前記バッファ増幅器の役割変化
    が前記バッファ増幅器間のオフセット不整合により生じ
    得る差分非直ｌＩ誤誤差量最小するようにしたことを特
    徴とする高分解能ディジタル−アナログ変換器。 Ｑ）特許請求の範囲第１項記載の変換器において、前記
    バッファ増幅器の各々は、第１および第２の入力端子、
    および前記増幅器入力端子の１つに帰還信号管接続する
    九めの帰還回路をそなえた高分解能ディジタル−アナロ
    グ変換器。 （３）特許請求の範囲第２項記載の変換器において、前
    記反転スイッチ装置は、前記増幅器の出力端子を前記第
    ２段変換器の入力端子に交番的に接続する第１の対のス
    イッチと、この第１０対のスイッチとそれぞれ同期化さ
    れ対応する増幅器出力が接続される第２段入力端子から
    帰還信号全供給する前記帰還回路中の第２の対のスイッ
    チと會そなえた高分解能ディジールーアナログ変換器。 （４）特許請求の範囲第１項記載の変換器において、前
    記第２段変換器は電圧モードで動作するＲ／２Ｒ梯子を
    そなえた高分解能ディジタル−ブナ窒グ変換暢。 （５）　　特許請求の範囲第４項記載の変換器において
    、前記梯子は、前記入力端子に接続され几一対の給電リ
    ードと、ディジ婆ル入力信号Ｏ下位桁ｒｃｘつて前記給
    電リードの一方まｙｔｈ他方を交番的に前記梯子の分路
    に接続する複数のスイッチと會そなえｔ高分解能ディジ
    ールーアナログ変換器。 （６）　　！許請求の範囲第５項記載の変換器において
    、前記第２段変換器は０ＭＯ８電圧スイッチング装置を
    用い７！ｊ　０ＭＯ８変換器である高分解能ディジ４ル
    ーアナｐグ変換器。
JP57099099A 1981-06-09 1982-06-09 高分解能デイジタル−アナログ変換器 Pending JPS5838029A (ja)

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