JP3115133B2 - D/aコンバータ - Google Patents
D/aコンバータInfo
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- JP3115133B2 JP3115133B2 JP04314898A JP31489892A JP3115133B2 JP 3115133 B2 JP3115133 B2 JP 3115133B2 JP 04314898 A JP04314898 A JP 04314898A JP 31489892 A JP31489892 A JP 31489892A JP 3115133 B2 JP3115133 B2 JP 3115133B2
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Description
関する。
に示す回路が知られている。このD/Aコンバータは、
昭和55年2月20日にCQ出版社から発行された「AD
/DA変換回路の設計」25頁に記載されたものであ
る。
給された制御信号により、対応するスイッチS1 〜Sn
を制御する。スイッチS1 〜Sn の出力は、電圧源41
の電圧Vref または接地電位になる。このスイッチS1
〜Sn の出力により、抵抗ラダーとなっている抵抗Rと
2Rによる抵抗網42を駆動している。抵抗網42から
の出力電流は、オペアンプ43によって電圧変換し、出
力端44に導出する。
チS1 〜Sn がオン抵抗0、オフ抵抗∞の理想的なスイ
ッチと見なせるかぎり、制御入力B1 〜Bn に供給され
る制御信号に対する寄与度は、抵抗網42の抵抗2Rと
Rの値の設定により正確に決めることができる。
なすことができるスイッチS1〜Snを具体的に実現す
ることは困難であった。とくにスイッチにオン抵抗があ
ると、そのスイッチ出力に接続された抵抗にはスイッチ
のオン抵抗が追加される形となる。各制御入力に対する
出力への寄与度が抵抗網の構成で決めた値からずれてし
まうため、実用的ではなかった。このため、スイッチの
作りやすいMOSトランジスタが使用できないバイポー
ラ型の集積回路でD/Aコンバータを実現する場合は、
重み電流型のD/Aコンバータを用いる場合が多かっ
た。
D/Aコンバータである。この回路では、制御入力B1
〜Bn に供給される制御信号に対する出力への寄与度
は、抵抗R〜2n-1 RとスイッチトランジスタQ1 〜Q
n のエミッタ面積比によって決めるようになっている。
制御信号に対する出力への寄与度は、抵抗R〜2n-1 R
の相対精度だけでなく、スイッチトランジスタQ1 〜Q
n のエミッタ面積比や電流増幅率の相対精度にも影響さ
れる。とくにエミッタ面積比は、製造ばらつきで誤差が
でやすく、無理に誤差を小さくしようとすると、大きな
サイズのトランジスタを使う必要から製造コストの増大
を招く。またトランジスタの電流増幅率は、温度変化に
よって大きく変化する性質があるため、各制御入力に対
する出力への寄与度を正確に安定して設定するのは困難
であると言う欠点がある。
いているD/Aコンバータは、その精度が、相対精度の
比較的とりやすい抵抗比ばかりでなく、スイッチトラン
ジスタのエミッタ面積比や電流増幅率などの相対精度が
取りにくいものにも影響されるため、良好な精度と安定
性をもつD/Aコンバータを実現するのは困難であると
いう欠点があった。
コンバータでは、相対精度を取りにくいトランジスタの
エミッタ面積比や安定性の悪いトランジスタの電流増幅
率などに依存するため、良好な精度と安定性をもつD/
Aコンバータを実現するのは困難であるという欠点があ
った。この発明の目的は、良好な精度と安定性をもつD
/Aコンバータをバイポーラ集積回路でも実現できるよ
うにすることにある。
ータは、抵抗を複数個接続して構成された抵抗網の複数
のノードをそれぞれ複数の電圧源で駆動し、該抵抗網の
所定の一端を出力端とするD/Aコンバータにおいて、
該複数の電圧源のそれぞれの電圧変化を、該抵抗網の構
成で決まるそれぞれ所定の比率で電流出力端に電流変化
として出力し、全体として、該複数の電圧源の電圧変化
がそれぞれある重み付けをもったその和として出力する
ことを特徴とし、さらに、該電圧源は、それぞれエミッ
タを共通接続した第1および第2のトランジスタ対と、
該第1および第2のトランジスタ対のそれぞれ共通接続
したエミッタ端にそれぞれ接続した第1および第2の電
流源と、該第1または第2の電流源のどちらか一方に電
流が流れるよう制御する制御手段と、該第1および第2
のトランジスタ対のそれぞれ一方のトランジスタのベー
スは異なる基準電位に接続し、該第1および第2のトラ
ンジスタ対の他のトランジスタのベースは共通接続した
状態で電圧出力端に接続する手段と、該第1および第2
のトランジスタ対のうちのベースを基準電位に接続した
側のトランジスタのコレクタは共通接続した状態でその
入力に接続し、該第1および第2のトランジスタ対のベ
ースを共通接続した側のトランジスタのコレクタは共通
接続した状態でその出力に接続したカレントミラーと、
該カレントミラーの出力点と電圧出力端との間に設けら
れインピーダンスを変換するインピーダンス変換手段と
を備えたことを特徴とする。またこの発明のD/Aコン
バータは、複数のR抵抗器及び2R抵抗器を用いてR−
2R型で構成され出力端及び複数の制御入力端を備える
抵抗網と、該抵抗網の出力端に接続され該抵抗網の電流
出力を電圧に変換する出力回路と、該抵抗網の複数の制
御入力端のそれぞれに接続される各電圧源とを具備する
D/Aコンバータであって、該各電圧源はそれぞれ独立
に、それぞれエミッタを共通接続した第1および第2の
トランジスタ対と、該第1および第2のトランジスタ対
のそれぞれ共通接続したエミッタ端にそれぞれ接続した
第1および第2の電流源と、該第1または第2の電流源
のどちらか一方に電流が流れるよう制御する制御手段
と、該第1および第2のトランジスタ対のそれぞれ一方
のトランジスタのベースは異なる基準電位に接続し、該
第1および第2のトランジスタ対の他のトランジスタの
ベースは共通接続した状態で電圧出力端に接続する手段
と、該第1および第2のトランジスタ対のうちのベース
を基準電位に接続した側のトランジスタのコレクタは共
通接続した状態でその入力に接続し、該第1および第2
のトランジスタ対のベースを共通接続した側のトランジ
スタのコレクタは共通接続した状態でその出力に接続し
たカレントミラーと、該カレントミラーの出力点と電圧
出力端との間に設けられインピーダンスを変換するイン
ピーダンス変換手段とを備えたことを特徴とする。
とりやすい抵抗比だけに依存する構成としたことによ
り、良好な精度と安定性を持つとともに、D/Aコンバ
ータをバイポーラ集積回路でも実現できる。
照して詳細に説明する。図1はこの発明の一実施例を示
すものである。図1において、1,2は基準電源、3は
制御入力、4はインバータ、5,6は電流源、Q1,Q
2およびQ3,Q4はそれぞれ対をなすトランジスタ、
7はカレントミラー、8はインピーダンス変換器、9b
は電圧源出力で、これらにより電圧源10bを構成して
いる。電圧源10bの電圧源出力9bは抵抗網11の抵
抗2RとRを介し、非反転入力+が接地されたオペアン
プ12の反転入力−に接続する。
源10bと同一の構成をしており、電圧源10aの電圧
源出力9aは抵抗網11の抵抗2Rを介して反転入力−
に接続する。さらに、電圧源10cの電圧源出力9c
は、抵抗2RとRを介して、電圧源出力9bの出力に直
列接続された抵抗2RとRの接続点に接続する。以下、
図示しない電圧源10d…についても同様である。オペ
アンプ12は帰還抵抗13とともに抵抗網11からの電
流出力を電圧に変換し、その電圧出力を出力14より取
り出す。
1 ,Q2 の共通エミッタに接続された電流源5は、制御
入力3に供給された制御信号によって電流のオンオフを
行い、トランジスタQ3 ,Q4 の共通エミッタに接続さ
れた電流源6は、インバータ4により電流源5とは逆相
の関係で電流のオンオフを行う。
は、トランジスタ対Q1 ,Q2 とカレントミラー7およ
びインピーダンス変換器8とによりボルテージフォロワ
を構成し、電圧源出力9bは基準電源1の電圧VHと同
じ電圧を出力する。また電流源6がオンしているとき
は、今度はトランジスタ対Q3 ,Q4 とカレントミラー
7およびインピーダンス変換器8はボルテージフォロワ
を構成し、電圧源出力9bは、基準電源2の電圧VLと
同じ電圧を出力する。この電圧で抵抗網11を駆動し、
抵抗網11の出力電流をオペアンプ12と抵抗13によ
り電圧変換し、出力14より出力する。
ボルデージフォロワ出力で行っているため、電圧源10
bの出力インピーダンスは抵抗網11の値に対して充分
小さくすることができる。その精度は、従来のD/Aコ
ンバータのように、相対精度の取りにくいトランジスタ
のエミッタ面積比や温度安定性の悪い電流増幅率には関
係なく、比較的相対精度のとれる抵抗網を構成する抵抗
群の相対精度のみでほぼ決まるようになり、良好な精度
と安定性をもつD/Aコンバータを実現できる。
である。トランジスタQ5 ,Q6 と抵抗R1 ,R2 は電
流源5,6を構成し、互いに逆相の制御入力21, 22
により、どちらか一方のみ電流が流れるようになってい
る。またトランジスタQ7 ,Q8 は、カレントミラー7
を、トランジスタQ9 と定電流源23はインピーダンス
変換器8を構成している。
6 には、バイポーラICでロジック回路を作るのに使用
するI2 L回路のゲートトランジスタをそのまま用いる
ことができるため、デジタル部との信号の受け渡しに余
分な回路が必要なくなり、その分回路規模削減に寄与す
ることができる。
である。この実施例は、図1に示す回路において、制御
入力信号が3値を取る場合に対応したものである。制御
入力端31,32,33によって電流源5,6,34の
うち1つだけが電流を流すように制御することにより、
トランジスタ対Q1 ,Q2 とQ3 ,Q4 とQ10,Q11の
いずれかを駆動し、3値それぞれの値に応じて、基準電
源1,2,35の電圧を、電圧源出力端36bに出力す
る。
例と同様である。またこの実施例では制御入力が3値を
取る場合を示しているが、制御入力が4値以上の場合も
同様の考え方で拡張できるのは無論である。
コンバータによれば、その変換精度が、相対精度をとり
やすい抵抗比だけに依存する構成としたことにより、良
好な精度と安定性を持ち、特にバイポーラ集積回路で有
用なD/Aコンバータを実現することができる。
回路構成図。
図。
ンプ。
Claims (2)
- 【請求項1】 抵抗を複数個接続して構成された抵抗網
の複数のノードをそれぞれ複数の電圧源で駆動し、 前記抵抗網の所定の一端を出力端とするD/Aコンバー
タにおいて、 前記複数の電圧源のそれぞれの電圧変化を、前記抵抗網
の構成で決まるそれぞれ所定の比率で電流出力端に電流
変化として出力し、 全体として、前記複数の電圧源の電圧変化がそれぞれあ
る重み付けをもったその和として出力することを特徴と
し、さらに、 前記電圧源は、 それぞれエミッタを共通接続した第1および第2のトラ
ンジスタ対と、 前記第1および第2のトランジスタ対のそれぞれ共通接
続したエミッタ端にそれぞれ接続した第1および第2の
電流源と、 前記第1または第2の電流源のどちらか一方に電流が流
れるよう制御する制御手段と、 前記第1および第2のトランジスタ対のそれぞれ一方の
トランジスタのベースは異なる基準電位に接続し、前記
第1および第2のトランジスタ対の他のトランジスタの
ベースは共通接続した状態で電圧出力端に接続する手段
と、 前記第1および第2のトランジスタ対のうちのベースを
基準電位に接続した側のトランジスタのコレクタは共通
接続した状態でその入力に接続し、前記第1および第2
のトランジスタ対のベースを共通接続した側のトランジ
スタのコレクタは共通接続した状態でその出力に接続し
たカレントミラーと、 前記カレントミラーの出力点と前記電圧出力端との間に
設けられインピーダンスを変換するインピーダンス変換
手段とを備えたことを特徴とするD/Aコンバータ。 - 【請求項2】 複数のR抵抗器及び2R抵抗器を用いて
R−2R型で構成され出力端及び複数の制御入力端を備
える抵抗網と、 前記抵抗網の出力端に接続され該抵抗網の電流出力を電
圧に変換する出力回路と、 前記抵抗網の複数の制御入力端のそれぞれに接続される
各電圧源と を具備するD/Aコンバータであって、 前記各電圧源はそれぞれ独立に、 それぞれエミッタを共通接続した第1および第2のトラ
ンジスタ対と、 前記第1および第2のトランジスタ対のそれぞれ共通接
続したエミッタ端にそれぞれ接続した第1および第2の
電流源と、 前記第1または第2の電流源のどちらか一方に電流が流
れるよう制御する制御手段と、 前記第1および第2のトランジスタ対のそれぞれ一方の
トランジスタのベースは異なる基準電位に接続し、前記
第1および第2のトランジスタ対の他のトランジスタの
ベースは共通接続した状態で電圧出力端に接続する手段
と、 前記第1および第2のトランジスタ対のうちのベースを
基準電位に接続した側のトランジスタのコレクタは共通
接続した状態でその入力に接続し、前記第1および第2
のトランジスタ対のベースを共通接続した側のトランジ
スタのコレクタは共通接続した状態でその出力に接続し
たカレントミラーと、 前記カレントミラーの出力点と前記電圧出力端との間に
設けられインピーダンスを変換するインピーダンス変換
手段とを備えたことを特徴とする請求項1記載のD/A
コンバータ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP04314898A JP3115133B2 (ja) | 1992-11-25 | 1992-11-25 | D/aコンバータ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP04314898A JP3115133B2 (ja) | 1992-11-25 | 1992-11-25 | D/aコンバータ |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH06164402A JPH06164402A (ja) | 1994-06-10 |
JP3115133B2 true JP3115133B2 (ja) | 2000-12-04 |
Family
ID=18058968
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP04314898A Expired - Lifetime JP3115133B2 (ja) | 1992-11-25 | 1992-11-25 | D/aコンバータ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3115133B2 (ja) |
-
1992
- 1992-11-25 JP JP04314898A patent/JP3115133B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPH06164402A (ja) | 1994-06-10 |
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