JPH0646709B2 - デジタル・アナログ変換器 - Google Patents
デジタル・アナログ変換器Info
- Publication number
- JPH0646709B2 JPH0646709B2 JP60037377A JP3737785A JPH0646709B2 JP H0646709 B2 JPH0646709 B2 JP H0646709B2 JP 60037377 A JP60037377 A JP 60037377A JP 3737785 A JP3737785 A JP 3737785A JP H0646709 B2 JPH0646709 B2 JP H0646709B2
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- JP
- Japan
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- current
- voltage
- digital
- transistor
- conversion circuit
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- Expired - Lifetime
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
- H03M1/662—Multiplexed conversion systems
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
- H03M1/74—Simultaneous conversion
- H03M1/742—Simultaneous conversion using current sources as quantisation value generators
- H03M1/745—Simultaneous conversion using current sources as quantisation value generators with weighted currents
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Description
【発明の詳細な説明】 ［技術分野］ 本発明は、デジタル・アナログ変換器に関する。
［従来技術］ 最近のアナログ・デジタル（Ａ・Ｄ）およびデジタル・
アナログ（Ｄ・Ａ）変換器は、ますます高精度，高分解
能および高速化の要求が増大してきている。特に民生用
では経済性の点から１チップモノリシックIC化すること
がなされてきた。
アナログ（Ｄ・Ａ）変換器は、ますます高精度，高分解
能および高速化の要求が増大してきている。特に民生用
では経済性の点から１チップモノリシックIC化すること
がなされてきた。
このように高性能化を追求するのと並行して、コスト低
下を計るべく多数のADおよびDAコンバータを必要とする
ようなシステムを構成する場合のために、複数のADおよ
びDAコンバータを１チップ化することもなされている。
下を計るべく多数のADおよびDAコンバータを必要とする
ようなシステムを構成する場合のために、複数のADおよ
びDAコンバータを１チップ化することもなされている。
しかしながら、このようなIC化されたDA変換器等におい
ては、フルスケール調整等に際して、調整箇所が多く、
その作業は面倒であった。
ては、フルスケール調整等に際して、調整箇所が多く、
その作業は面倒であった。
［目的］ したがって、本発明の目的は、以上のような問題を解消
し、フルスケール調整が１ケ所で可能であり、単一電源
で動作する複数のDAコンバータが内蔵可能なDA変換器を
提供することにある。
し、フルスケール調整が１ケ所で可能であり、単一電源
で動作する複数のDAコンバータが内蔵可能なDA変換器を
提供することにある。
［実施例］ 以下、図面を参照して本発明を詳細に説明する。
第１図は本発明にかかるDA変換器の一実施例を示す。第
１図において11はバイアス回路、12はDA変換回路、13は
DA変換回路12内の出力部としての電流−電圧変換回路で
ある。
１図において11はバイアス回路、12はDA変換回路、13は
DA変換回路12内の出力部としての電流−電圧変換回路で
ある。
バイアス回路11の端子１には、基準電圧Vrefからブリー
ダ（可変抵抗）VRを介して電圧Voを印加し、抵抗R1およ
びR2によって電圧Voを分圧した電圧を第１作動増幅器A1
の＋入力端に印加し、抵抗R3を介して電圧Voから降下し
た電圧を第２作動増幅器A2の＋入力端に入力する。
ダ（可変抵抗）VRを介して電圧Voを印加し、抵抗R1およ
びR2によって電圧Voを分圧した電圧を第１作動増幅器A1
の＋入力端に印加し、抵抗R3を介して電圧Voから降下し
た電圧を第２作動増幅器A2の＋入力端に入力する。
第１作動増幅器A1の出力端はトランジスタQ1（NPN型，
エミッタ面積：３２）のベースに接続し、−入力端は同
トランジスタQ1のコレクタに接続する。トランジスタQ1
のエミッタは抵抗2R（抵抗値２×Ｒ（所定値））を介し
て接地する。トランジスタQ1のベースにはトランジスタ
Q2（NPN型，エミッタ面積：３２）のベースを接続す
る。トランジスタQ1のコレクタは第２作動増幅器A2の＋
入力端に接続する。
エミッタ面積：３２）のベースに接続し、−入力端は同
トランジスタQ1のコレクタに接続する。トランジスタQ1
のエミッタは抵抗2R（抵抗値２×Ｒ（所定値））を介し
て接地する。トランジスタQ1のベースにはトランジスタ
Q2（NPN型，エミッタ面積：３２）のベースを接続す
る。トランジスタQ1のコレクタは第２作動増幅器A2の＋
入力端に接続する。
トランジスタQ2のエミッタは抵抗2Rを介して接地し、コ
レクタにはトランジスタQ9(NPN型）のコレクタを接続す
る。トランジスタQ9のベースには第２作動増幅器A2の出
力端を接続し、同第２作動増幅器A2の−入力端をトラン
ジスタQ9のコレクタに接続する。トランジスタQ9のエミ
ッタには、電源電圧Vccを印加する。
レクタにはトランジスタQ9(NPN型）のコレクタを接続す
る。トランジスタQ9のベースには第２作動増幅器A2の出
力端を接続し、同第２作動増幅器A2の−入力端をトラン
ジスタQ9のコレクタに接続する。トランジスタQ9のエミ
ッタには、電源電圧Vccを印加する。
このような構成のバイアス回路11においては、第１作動
増幅器A1の＋入力端電圧は、R2×Vo／（R1＋R2）とな
り、この電圧がトランジスタQ1のコレクタ電圧となる。
よって、抵抗R3には、｛Vo−R2×Vo／（R1＋R2）｝／R3
の電流Ioが流れる。２つの作動増幅器A1およびA2の入力
バイアス電流（＋入力端に流れる電流）を無視すれば、
この電流IoがトランジスタQ1のコレクタ電流となり、こ
れがベース・エミッタ間電圧を共通にするトランジスタ
Q2にミラーされ、同トランジスタQ2のコレクタ電流もIo
となる。また、トランジスタQ9のコレクタ電流もIoとな
る。
増幅器A1の＋入力端電圧は、R2×Vo／（R1＋R2）とな
り、この電圧がトランジスタQ1のコレクタ電圧となる。
よって、抵抗R3には、｛Vo−R2×Vo／（R1＋R2）｝／R3
の電流Ioが流れる。２つの作動増幅器A1およびA2の入力
バイアス電流（＋入力端に流れる電流）を無視すれば、
この電流IoがトランジスタQ1のコレクタ電流となり、こ
れがベース・エミッタ間電圧を共通にするトランジスタ
Q2にミラーされ、同トランジスタQ2のコレクタ電流もIo
となる。また、トランジスタQ9のコレクタ電流もIoとな
る。
DA変換回路12の入力端子２には電源電圧Vccを供給し、
端子３にはトランジスタQ9のベース電圧を供給し、端子
４にはトランジスタQ2のベース電圧を供給する。
端子３にはトランジスタQ9のベース電圧を供給し、端子
４にはトランジスタQ2のベース電圧を供給する。
DA変換回路12においては、６ビットのDA変換手段とし
て、Ｒ−2Rはしご型回路網と、エミッタ面積をデジタル
信号の各桁に対応した重みを持つようにトランジスタQ1
およびQ2のエミッタに対応して各々異ならせた６つのト
ランジスタQ3〜Q8とを組合せたものを使用する。各トラ
ンジスタQ3〜Q8は、そのベース−エミッタ間電圧をトラ
ンジスタQ2のベース−エミッタ電圧と共通にする。した
がって、各トランジスタQ3〜Q8は、そのエミッタ面積に
応じたコレクタ電流が流れる。
て、Ｒ−2Rはしご型回路網と、エミッタ面積をデジタル
信号の各桁に対応した重みを持つようにトランジスタQ1
およびQ2のエミッタに対応して各々異ならせた６つのト
ランジスタQ3〜Q8とを組合せたものを使用する。各トラ
ンジスタQ3〜Q8は、そのベース−エミッタ間電圧をトラ
ンジスタQ2のベース−エミッタ電圧と共通にする。した
がって、各トランジスタQ3〜Q8は、そのエミッタ面積に
応じたコレクタ電流が流れる。
電流−電圧変換回路13においては、入力端子２からの電
源電圧Vccを２つのトランジスタQ10およびQ11（共にPNP
型）のコレクタに印加し、同トランジスタQ10およびQ11
のベースに入力端子３からのトランジスタQ9のベース電
圧を印加する。一方のトランジスタQ10のエミッタは抵
抗R4を介して接地すると共に第３作動増幅器A3の＋入力
端に接続する。他方のトランジスタQ11のエミッタは第
３作動増幅器A3の−入力端に接続すると共に抵抗R5を介
して第３作動増幅器A3の出力端に接続する。２つのトラ
ンジスタQ10およびQ11は、ベース−エミッタ間電圧をバ
イアス回路11のトランジスタQ9のベース−エミッタ間電
圧と共通にするから、トランジスタQ9に流れるコレクタ
電流がミラーされて、２つのトランジスタQ10およびQ11
のコレクタ電流も共にIoとなる。
源電圧Vccを２つのトランジスタQ10およびQ11（共にPNP
型）のコレクタに印加し、同トランジスタQ10およびQ11
のベースに入力端子３からのトランジスタQ9のベース電
圧を印加する。一方のトランジスタQ10のエミッタは抵
抗R4を介して接地すると共に第３作動増幅器A3の＋入力
端に接続する。他方のトランジスタQ11のエミッタは第
３作動増幅器A3の−入力端に接続すると共に抵抗R5を介
して第３作動増幅器A3の出力端に接続する。２つのトラ
ンジスタQ10およびQ11は、ベース−エミッタ間電圧をバ
イアス回路11のトランジスタQ9のベース−エミッタ間電
圧と共通にするから、トランジスタQ9に流れるコレクタ
電流がミラーされて、２つのトランジスタQ10およびQ11
のコレクタ電流も共にIoとなる。
各トランジスタQ3〜Q8のコレクタには、デジタル信号入
力端からのデジタル信号のレベル（HighまたはLow）に
応じて作動するアナログスイッチS1〜S2を介して電源電
圧VccまたはトランジスタQ11のエミッタを接続する。デ
ジタル信号レベルがLowのときは電源電圧Vccを接続し、
HighのときはトランジスタQ11のエミッタを接続する。
力端からのデジタル信号のレベル（HighまたはLow）に
応じて作動するアナログスイッチS1〜S2を介して電源電
圧VccまたはトランジスタQ11のエミッタを接続する。デ
ジタル信号レベルがLowのときは電源電圧Vccを接続し、
HighのときはトランジスタQ11のエミッタを接続する。
電流−電圧変換回路13においては、抵抗R4の抵抗値とR5
の抵抗値とを等しくする。したがって、６つのデジタル
信号入力端がすべてLowレベルになったときは、トラン
ジスタQ11のコレクタ電流Ioは、すべて抵抗R5に流れ、D
A変換回路12のAD変換出力端として第３作動増幅器A3の
出力端電圧は０となる。また、６つの出力信号入力端が
すべてHighレベルになったときは、トランジスタQ11の
コレクタ電流および第３作動増幅器A3の出力端からの電
流の合計電流がトランジスタQ3〜Q8に流れ、その結果、
第３作動増幅器A3の出力端電圧は２・Io・R5（R5に流れ
ると電流はIo）となる。したがって、各重みを持った６
つのデジタル信号入力端５〜10に、DA変換すべき実際の
デジタル信号が入力された場合には、第３作動増幅器A3
の出力端には、入力デジタル信号値に対応した０から２
・Io・R5までの間の値のアナログ電圧がとり出される。
の抵抗値とを等しくする。したがって、６つのデジタル
信号入力端がすべてLowレベルになったときは、トラン
ジスタQ11のコレクタ電流Ioは、すべて抵抗R5に流れ、D
A変換回路12のAD変換出力端として第３作動増幅器A3の
出力端電圧は０となる。また、６つの出力信号入力端が
すべてHighレベルになったときは、トランジスタQ11の
コレクタ電流および第３作動増幅器A3の出力端からの電
流の合計電流がトランジスタQ3〜Q8に流れ、その結果、
第３作動増幅器A3の出力端電圧は２・Io・R5（R5に流れ
ると電流はIo）となる。したがって、各重みを持った６
つのデジタル信号入力端５〜10に、DA変換すべき実際の
デジタル信号が入力された場合には、第３作動増幅器A3
の出力端には、入力デジタル信号値に対応した０から２
・Io・R5までの間の値のアナログ電圧がとり出される。
以上のような構成においては、トランジスタQ1，抵抗R1
およびR2の比で定まるバイアス電圧を印加される第１作
動増幅器A1およびトランジスタQ1のコレクタ電流を定め
る抵抗R3によって、DA変換手段を構成するトランジスタ
Q3〜Q8に流す電流を定電流制御すると共に、トランジス
タQ2およびQ9，および第２作動増幅器A2を介してアナロ
グ変換出力電圧をとり出す電流−電圧変換回路12を定電
流制御する。しかもバイアス回路11とDA変換回路12とは
単一電源に接続する。
およびR2の比で定まるバイアス電圧を印加される第１作
動増幅器A1およびトランジスタQ1のコレクタ電流を定め
る抵抗R3によって、DA変換手段を構成するトランジスタ
Q3〜Q8に流す電流を定電流制御すると共に、トランジス
タQ2およびQ9，および第２作動増幅器A2を介してアナロ
グ変換出力電圧をとり出す電流−電圧変換回路12を定電
流制御する。しかもバイアス回路11とDA変換回路12とは
単一電源に接続する。
したがって、フルスケール調整はブリーダVRを調節する
だけで行うことができ、また、抵抗R3と抵抗R4およびR5
とは、通常同じ温度環境下に置かれるから、フルスケー
ル調整後、抵抗R3の値が、温度変化等により変化したと
すると、Ioが変化するが抵抗R3の値の変化と同一変化を
抵抗R4およびR5もおこすことになる。したがって、結果
的に第３作動増幅器A3の出力は変化しない。しかも、Io
が変化してもトランジスタQ3〜Q8のコレクタ電流もIoと
同調して変化するので第３作動増幅器A3の出力は変化し
ない。
だけで行うことができ、また、抵抗R3と抵抗R4およびR5
とは、通常同じ温度環境下に置かれるから、フルスケー
ル調整後、抵抗R3の値が、温度変化等により変化したと
すると、Ioが変化するが抵抗R3の値の変化と同一変化を
抵抗R4およびR5もおこすことになる。したがって、結果
的に第３作動増幅器A3の出力は変化しない。しかも、Io
が変化してもトランジスタQ3〜Q8のコレクタ電流もIoと
同調して変化するので第３作動増幅器A3の出力は変化し
ない。
第３作動増幅器A3のバイアス電位をIo・R4に設定してい
るためのトランジスタQ3〜Q8の回路およびアナログスイ
ッチS1〜S6の電圧マージンが確保される。よって、単一
電源で本発明は動作可能である。また、そのため、複数
個のDA変換回路12を１つのバイアス回路11に並列接続す
ることができる。
るためのトランジスタQ3〜Q8の回路およびアナログスイ
ッチS1〜S6の電圧マージンが確保される。よって、単一
電源で本発明は動作可能である。また、そのため、複数
個のDA変換回路12を１つのバイアス回路11に並列接続す
ることができる。
［効果］ 以上説明したように、本発明によればフルスケール調整
が１ケ所で可能であり、単一電源で使用可能であり、し
かも複数個のDA変換回路を並列接続可能なDA変換器を提
供することができる。
が１ケ所で可能であり、単一電源で使用可能であり、し
かも複数個のDA変換回路を並列接続可能なDA変換器を提
供することができる。
第１図は本発明に従って構成された６ビットのDA変換器
の回路図である。 11……バイアス回路、 12……DA変換回路、 13……出力の電流−電圧変換回路。
の回路図である。 11……バイアス回路、 12……DA変換回路、 13……出力の電流−電圧変換回路。
Claims (1)
- 【請求項１】入力デジタル信号値を前記入力デジタル信
号値に応じた電流値に変換して出力する電流出力型のデ
ジタル・アナログ変換回路と、 前記デジタル・アナログ変換回路から出力された前記入
力デジタル信号値に対応した出力アナログ電流を電圧に
変換して出力する出力用電流−電圧変換回路と、 前記デジタル・アナログ変換回路を構成する素子に一定
の電流を供給することにより前記デジタル・アナログ変
換回路を定電流駆動する第１の定電流駆動回路と、 前記電流−電圧変換手段を構成する素子に一定の電流を
供給することにより前記電流−電圧変換回路を定電流駆
動する第２の定電流駆動回路と、 前記第１の定電流駆動回路と前記第２の定電流駆動回路
によって前記デジタル・アナログ変換回路と前記電流−
電圧変換回路にそれぞれ供給される定電流値を調整可能
な共通の調整手段と を備えたことを特徴とするデジタル・アナログ変換器。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60037377A JPH0646709B2 (ja) | 1985-02-28 | 1985-02-28 | デジタル・アナログ変換器 |
| US07/145,653 US4982192A (en) | 1985-02-28 | 1988-01-13 | Digital-to-analog converter having common adjustment means |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60037377A JPH0646709B2 (ja) | 1985-02-28 | 1985-02-28 | デジタル・アナログ変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61198923A JPS61198923A (ja) | 1986-09-03 |
| JPH0646709B2 true JPH0646709B2 (ja) | 1994-06-15 |
Family
ID=12495827
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60037377A Expired - Lifetime JPH0646709B2 (ja) | 1985-02-28 | 1985-02-28 | デジタル・アナログ変換器 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4982192A (ja) |
| JP (1) | JPH0646709B2 (ja) |
Families Citing this family (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63187920A (ja) * | 1987-01-30 | 1988-08-03 | Matsushita Electric Ind Co Ltd | Ａ／ｄ変換器 |
| JPH0284442U (ja) * | 1988-12-16 | 1990-06-29 | ||
| JPH04251389A (ja) * | 1991-01-08 | 1992-09-07 | Canon Inc | 演算装置 |
| US5128674A (en) * | 1991-03-28 | 1992-07-07 | Hughes Aircraft Company | Two quadrants high speed multiplying DAC |
| DE4130675A1 (de) * | 1991-09-14 | 1993-03-18 | Philips Patentverwaltung | Multiplizierender digital-analog-umsetzer |
| US5400027A (en) * | 1993-06-10 | 1995-03-21 | Advanced Micro Devices, Inc. | Low voltage digital-to-analog converter with improved accuracy |
| US5517191A (en) * | 1994-04-12 | 1996-05-14 | Analog Devices, Inc. | Digitally controlled calibration circuit for a DAC |
| US5570090A (en) * | 1994-05-23 | 1996-10-29 | Analog Devices, Incorporated | DAC with digitally-programmable gain and sync level generation |
| US5594441A (en) * | 1994-12-30 | 1997-01-14 | Psc, Inc. | D/A converter with constant gate voltage |
| TW331679B (en) * | 1995-12-22 | 1998-05-11 | Thomson Multimedia Sa | Analog-to-digital converter. |
| DE19807856A1 (de) * | 1998-02-25 | 1999-08-26 | Philips Patentverwaltung | Schaltungsanordnung mit Strom-Digital-Analog-Konvertern |
| JP3385995B2 (ja) * | 1999-03-01 | 2003-03-10 | 日本電気株式会社 | 過電流検出回路及びこれを内蔵した半導体集積回路 |
| JP3408788B2 (ja) * | 2000-10-10 | 2003-05-19 | 川崎マイクロエレクトロニクス株式会社 | Ｉ／ｖ変換回路およびｄａコンバータ |
| US7023370B2 (en) * | 2002-02-28 | 2006-04-04 | Charles Douglas Murphy | Shared parallel digital-to-analog conversion |
| JP3759117B2 (ja) * | 2003-03-28 | 2006-03-22 | 川崎マイクロエレクトロニクス株式会社 | Ｉ／ｖ変換回路およびｄａコンバータ |
| JP4823765B2 (ja) * | 2006-05-30 | 2011-11-24 | ローム株式会社 | 電流出力型デジタルアナログ変換器ならびにそれを用いた負荷駆動装置および電子機器 |
| US7598800B2 (en) * | 2007-05-22 | 2009-10-06 | Msilica Inc | Method and circuit for an efficient and scalable constant current source for an electronic display |
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-
1985
- 1985-02-28 JP JP60037377A patent/JPH0646709B2/ja not_active Expired - Lifetime
-
1988
- 1988-01-13 US US07/145,653 patent/US4982192A/en not_active Expired - Lifetime
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Also Published As
| Publication number | Publication date |
|---|---|
| JPS61198923A (ja) | 1986-09-03 |
| US4982192A (en) | 1991-01-01 |
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