JP2859015B2 - Ｄ／ａ変換回路 - Google Patents
Ｄ／ａ変換回路Info
- Publication number
- JP2859015B2 JP2859015B2 JP4008889A JP888992A JP2859015B2 JP 2859015 B2 JP2859015 B2 JP 2859015B2 JP 4008889 A JP4008889 A JP 4008889A JP 888992 A JP888992 A JP 888992A JP 2859015 B2 JP2859015 B2 JP 2859015B2
- Authority
- JP
- Japan
- Prior art keywords
- current
- circuit
- npn
- transistor
- constant current
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Analogue/Digital Conversion (AREA)
Description
【０００１】
【産業上の利用分野】本発明はＤ／Ａ変換回路に関す
る。
る。
【０００２】
【従来の技術】従来のＤ／Ａ変換回路において、抵抗ラ
ダー回路を用いてディジタル信号をアナログ信号に変換
するＤ／Ａ変換回路の一例が図３に示される。図３に示
されるように、この種のＤ／Ａ変換回路は、電源電圧Ｖ
cc、基準電圧Ｖr 、バイアス電圧Ｖb およびアナログ変
換基準端子５３、アナログ変換出力端子５４に対応し
て、ＮＰＮトランジスタ１６および２１−１〜２１−ｎ
（ｎは正整数）と、定電流源１７および２２−１〜２２
〜ｎと、抵抗１９−１〜１９−ｎおよび２０−１〜２０
〜（ｎ−１）を含む抵抗ラダー回路と、スイッチ回路２
３−１〜２３−ｎとを備えて構成される。 図３におい
て、通常、定電流源２２−１、２２−２、………、２２
−ｎの電流値Ｉ0 の値は全て等しく設定されており、抵
抗ラダー回路１８における抵抗１９−１および２０−１
〜２０−（ｎ−１）の抵抗値も、全て抵抗値Ｒ0 に設定
されている。また、抵抗２０−２〜２０−ｎの抵抗値も
通常等しい抵抗値に設定されるが、その値は抵抗２０−
１の抵抗値Ｒ0 の２倍即ち２Ｒ0 である。また、スイッ
チ回路２３−１はディジタル入力信号の最小位ビットに
相当しており、スイッチ回路２３−ｎはディジタル入力
信号の最大位ビットに相当している。
ダー回路を用いてディジタル信号をアナログ信号に変換
するＤ／Ａ変換回路の一例が図３に示される。図３に示
されるように、この種のＤ／Ａ変換回路は、電源電圧Ｖ
cc、基準電圧Ｖr 、バイアス電圧Ｖb およびアナログ変
換基準端子５３、アナログ変換出力端子５４に対応し
て、ＮＰＮトランジスタ１６および２１−１〜２１−ｎ
（ｎは正整数）と、定電流源１７および２２−１〜２２
〜ｎと、抵抗１９−１〜１９−ｎおよび２０−１〜２０
〜（ｎ−１）を含む抵抗ラダー回路と、スイッチ回路２
３−１〜２３−ｎとを備えて構成される。 図３におい
て、通常、定電流源２２−１、２２−２、………、２２
−ｎの電流値Ｉ0 の値は全て等しく設定されており、抵
抗ラダー回路１８における抵抗１９−１および２０−１
〜２０−（ｎ−１）の抵抗値も、全て抵抗値Ｒ0 に設定
されている。また、抵抗２０−２〜２０−ｎの抵抗値も
通常等しい抵抗値に設定されるが、その値は抵抗２０−
１の抵抗値Ｒ0 の２倍即ち２Ｒ0 である。また、スイッ
チ回路２３−１はディジタル入力信号の最小位ビットに
相当しており、スイッチ回路２３−ｎはディジタル入力
信号の最大位ビットに相当している。
【０００３】今、図３においてアナログ変換基準端子５
３における電位（以下アナログ基準電位と云う）をＶA
とし、ＮＰＮトランジスタ１６のベース・エミッタ間電
圧をＶBEとすると、次式が成立つ。
３における電位（以下アナログ基準電位と云う）をＶA
とし、ＮＰＮトランジスタ１６のベース・エミッタ間電
圧をＶBEとすると、次式が成立つ。
【０００４】 ＶA ＝ＶB −ＶBE ………………………………（１） また、スイッチ回路２３−１〜２３−ｎは変換対象であ
るディジタル入力信号によりオン・オフ制御されてお
り、各スイッィチ回路がオンすると、それぞれ各定電流
源２２−１〜２２−ｎを介して、各スイッチ回路に対応
した電流が流れる。ここにおいて、スイッチ回路２３−
１〜２３−ｎの状態をそれぞれＳ1 、Ｓ2、……、Ｓn
として表わしておき、スイッチ回路がオンの時には、こ
れらの状態を“１”とし、オフの時には、これらの状態
を“０”とすると、アナログ変換出力端子５４の電位
（以下、アナログ出力電圧と云う）Ｖout は、次式によ
り与えられる。
るディジタル入力信号によりオン・オフ制御されてお
り、各スイッィチ回路がオンすると、それぞれ各定電流
源２２−１〜２２−ｎを介して、各スイッチ回路に対応
した電流が流れる。ここにおいて、スイッチ回路２３−
１〜２３−ｎの状態をそれぞれＳ1 、Ｓ2、……、Ｓn
として表わしておき、スイッチ回路がオンの時には、こ
れらの状態を“１”とし、オフの時には、これらの状態
を“０”とすると、アナログ変換出力端子５４の電位
（以下、アナログ出力電圧と云う）Ｖout は、次式によ
り与えられる。
【０００５】 Ｖout ＝ＶA −Ｒo Ｉo （Ｓn ×１＋Ｓn-1 ／２＋Ｓn-2 ／２2 ＋… ……＋Ｓ2 ／２n-2 ＋Ｓ1 ／２n-1 ）……………………（２） 上記の（１）式を（２）式に代入することにより、次式
が得られる。 Ｖout ＝ＶB −ＶBE−Ｒo Ｉo （Ｓn ×１＋Ｓn-1 ／２ ＋Ｓn-2 ／２2 ＋………＋Ｓ2 ／２n-2 ＋Ｓ1 ／２n-1 ）…（３） ここで、本Ｄ／Ａ変換回路においては、入力の状態即ち
スイッチ回路２３−１〜２３−ｎの状態Ｓ1 〜Ｓn によ
って、抵抗ラダー回路１８に流入する電流ＩR が変動す
るために、ＮＰＮトランジスタ１６のエミッタ電流ＩE
も変動する。これにより、ＮＰＮトランジスタ１６のベ
ース・エミッタ間電圧ＶBEも変動し、しかも、この変動
は、スイッチ回路２３−１〜２３−ｎの内のオンしてい
るスイッチ回路の数により決まるため、ディジタル入力
信号に対して直線性に欠ける。従って、上記の（３）式
より、アナログ出力電圧Ｖout のディジタル入力信号に
対する直線性が劣化する。この直線性における劣化特性
を抑制するために、ＮＰＮトランジスタ１６のエミッタ
に電流源１７（電流値Ｉ01）を接続して、当該ＮＰＮト
ランジスタ１６に常時ドライブ電流を流すように考慮さ
れている。
が得られる。 Ｖout ＝ＶB −ＶBE−Ｒo Ｉo （Ｓn ×１＋Ｓn-1 ／２ ＋Ｓn-2 ／２2 ＋………＋Ｓ2 ／２n-2 ＋Ｓ1 ／２n-1 ）…（３） ここで、本Ｄ／Ａ変換回路においては、入力の状態即ち
スイッチ回路２３−１〜２３−ｎの状態Ｓ1 〜Ｓn によ
って、抵抗ラダー回路１８に流入する電流ＩR が変動す
るために、ＮＰＮトランジスタ１６のエミッタ電流ＩE
も変動する。これにより、ＮＰＮトランジスタ１６のベ
ース・エミッタ間電圧ＶBEも変動し、しかも、この変動
は、スイッチ回路２３−１〜２３−ｎの内のオンしてい
るスイッチ回路の数により決まるため、ディジタル入力
信号に対して直線性に欠ける。従って、上記の（３）式
より、アナログ出力電圧Ｖout のディジタル入力信号に
対する直線性が劣化する。この直線性における劣化特性
を抑制するために、ＮＰＮトランジスタ１６のエミッタ
に電流源１７（電流値Ｉ01）を接続して、当該ＮＰＮト
ランジスタ１６に常時ドライブ電流を流すように考慮さ
れている。
【０００６】
【発明が解決しようとする課題】上述した従来のＤ／Ａ
変換回路においては、ディジタル入力信号が１ビット変
化した時に抵抗ラダー回路１８に流入する電流ＩR が最
大に変動するのは、スイッチ回路２３−１〜２３−ｎの
状態において、Ｓ1 ＝Ｓ2 ＝……＝Ｓn-1 ＝１、Ｓn ＝
０の状態より、Ｓ1 ＝Ｓ2 ＝……＝Ｓn-1 ＝０、Ｓn ＝
１の状態に変化する時であり、ＮＰＮトランジスタ１６
のベース・エミッタ間電圧ＶBEも、この時においては最
も大きく変動する。この変化量ΔＶBEmax は、次式によ
り表わされる。
変換回路においては、ディジタル入力信号が１ビット変
化した時に抵抗ラダー回路１８に流入する電流ＩR が最
大に変動するのは、スイッチ回路２３−１〜２３−ｎの
状態において、Ｓ1 ＝Ｓ2 ＝……＝Ｓn-1 ＝１、Ｓn ＝
０の状態より、Ｓ1 ＝Ｓ2 ＝……＝Ｓn-1 ＝０、Ｓn ＝
１の状態に変化する時であり、ＮＰＮトランジスタ１６
のベース・エミッタ間電圧ＶBEも、この時においては最
も大きく変動する。この変化量ΔＶBEmax は、次式によ
り表わされる。
【０００７】 ΔＶBEmax ＝（ｋＴ／ｑ）・ｌｎ〔｛Ｉ01＋（ｎ−１）ＩO ｝／（Ｉ01＋Ｉ0 ）〕 ………………（４） 上式において、ｋはポルツマン定数、Ｔは絶対温度、ｑ
は電子の電荷を表わしている。この変化量ΔＶBEmax の
分だけＮＰＮトランジスタ１６のベース・エミッタ間電
圧ＶBEが低下するために、上記（１）式により、アナロ
グ基準電圧ＶA は、ΔＶBEmax だけ上昇する。
は電子の電荷を表わしている。この変化量ΔＶBEmax の
分だけＮＰＮトランジスタ１６のベース・エミッタ間電
圧ＶBEが低下するために、上記（１）式により、アナロ
グ基準電圧ＶA は、ΔＶBEmax だけ上昇する。
【０００８】一方、ディジタル信号入力が１ビット変化
した時には、抵抗ラダー回路１８における電圧降下の変
化量ΔＶLDR は一定であり、次式により与えられる。
した時には、抵抗ラダー回路１８における電圧降下の変
化量ΔＶLDR は一定であり、次式により与えられる。
【０００９】 ΔＶLDR ＝Ｉ0 Ｒ0 ／２n ………………………………（５） ここにおいて、スイッチ回路２３−１、２３−２、…
…、２３−ｎの状態が、Ｓ1 ＝Ｓ2 ＝………＝Ｓn-1 ＝
１、Ｓn ＝０の状態から、Ｓ1 ＝Ｓ2 ＝………＝Ｓn-1
＝０、Ｓn ＝１の状態に変化した時に、変換出力電圧Ｖ
out のレベルが変化しないものと仮定すると、この時、
アナログ基準電圧ＶA の上昇量と抵抗ラダー回路１８に
おける電圧降下の変化量が等しくなるので、上記の
（４）および（５）式より、次式が得られる。
…、２３−ｎの状態が、Ｓ1 ＝Ｓ2 ＝………＝Ｓn-1 ＝
１、Ｓn ＝０の状態から、Ｓ1 ＝Ｓ2 ＝………＝Ｓn-1
＝０、Ｓn ＝１の状態に変化した時に、変換出力電圧Ｖ
out のレベルが変化しないものと仮定すると、この時、
アナログ基準電圧ＶA の上昇量と抵抗ラダー回路１８に
おける電圧降下の変化量が等しくなるので、上記の
（４）および（５）式より、次式が得られる。
【００１０】 （ｋＴ／ｑ）・ｌｎ〔｛Ｉ01＋（ｎ−１）ＩO ｝／（Ｉ01＋Ｉ0 ）〕 ＝Ｉ0 Ｒ0 ／２n ………（６） 上記（６）式において、ｎ＝６、Ｉ0 ＝３０μＡ、Ｒ0
＝１０ｋΩ、Ｔ＝３００°Ｋとすると、所要のドライブ
電流はＩ01＝５７５μＡとして与えられる。
＝１０ｋΩ、Ｔ＝３００°Ｋとすると、所要のドライブ
電流はＩ01＝５７５μＡとして与えられる。
【００１１】また、抵抗ラダー回路１８における抵抗を
小さくしたり、Ｄ／Ａ変換回路の段数ｎの値を大きくす
ると、必要なドライブ電流Ｉ01の値は更に大きい値とな
る。
小さくしたり、Ｄ／Ａ変換回路の段数ｎの値を大きくす
ると、必要なドライブ電流Ｉ01の値は更に大きい値とな
る。
【００１２】以上説明したように、従来のＤ／Ａ変換回
路においては、ディジタル入力信号の変化に対するアナ
ログ出力電圧Ｖout の直線性の劣化を抑制するために、
ＮＰＮトランジスタ１６のドライブ電流Ｉ01の値を大き
い電流値にしなければならないという欠点がある。
路においては、ディジタル入力信号の変化に対するアナ
ログ出力電圧Ｖout の直線性の劣化を抑制するために、
ＮＰＮトランジスタ１６のドライブ電流Ｉ01の値を大き
い電流値にしなければならないという欠点がある。
【００１３】
【課題を解決するための手段】本発明の変換回路は、コ
レクタが高電位側電源(Vcc)に接続され、ベースに所定
の基準電圧(Vr)が供給されている第１のＮＰＮトランジ
スタ（１）と、前記第１のＮＰＮトランジスタのエミッ
タと低電位側電源との間に接続される第１の定電流源
（２）と、ｎ（ｎは正の整数）個の出力端を有し、入力
端が前記第１のＮＰＮトランジスタのエミッタに接続さ
れる抵抗ラダー回路（３）と、互いに値の等しいｎ個の
定電流源(8-1〜8-n)と、コレクタがそれぞれ対応する前
記抵抗ラダー回路の出力端に個別に接続され、ベースに
所定のバイアス電源(Vb)が供給されて、エミッタがそれ
ぞれ対応する前記ｎ個の定電流源の入力端に個別に接続
されるｎ個のＮＰＮトランジスタ(6-1〜6-n)により形成
される第１のトランジスタ群と、前記ｎ個の定電流源の
出力端と前記低電位側電源との間にそれぞれ接続され、
Ｄ／Ａ変換対象の入力ディジタル信号によって動作が制
御されるｎ個のスイッチ回路(9-1〜9-n)とを備え、前記
抵抗ラダー回路のｎ番目の出力端からＤ／Ａ変換された
アナログ信号を出力するＤ／Ａ変換回路において、コレ
クタが共通接続され、ベースに前記バイアス電源(Vb)が
供給されて、エミッタがそれぞれ対応する前記ｎ個の定
電流源(8-1〜8-n)の入力端に個別に接続され、コレクタ
電流がそれぞれ対応する前記第１のトランジスタ群のＮ
ＰＮトランジスタ(6-1〜6-n)のコレクタ電流のｍ（ｍは
正の整数）倍であるｎ個のＮＰＮトランジスタ(6-1c〜6
-nc)により形成される第２のトランジスタ群と、電流出
力端が前記第１のＮＰＮトランジスタ(1)のエミッタに
接続され、電流入力端が前記第２のＮＰＮトランジスタ
群の共通接続されたコレクタに接続され、入力電流と出
力電流との比がｍ対１であるような電流ミラー回路とを
備えて構成される。
レクタが高電位側電源(Vcc)に接続され、ベースに所定
の基準電圧(Vr)が供給されている第１のＮＰＮトランジ
スタ（１）と、前記第１のＮＰＮトランジスタのエミッ
タと低電位側電源との間に接続される第１の定電流源
（２）と、ｎ（ｎは正の整数）個の出力端を有し、入力
端が前記第１のＮＰＮトランジスタのエミッタに接続さ
れる抵抗ラダー回路（３）と、互いに値の等しいｎ個の
定電流源(8-1〜8-n)と、コレクタがそれぞれ対応する前
記抵抗ラダー回路の出力端に個別に接続され、ベースに
所定のバイアス電源(Vb)が供給されて、エミッタがそれ
ぞれ対応する前記ｎ個の定電流源の入力端に個別に接続
されるｎ個のＮＰＮトランジスタ(6-1〜6-n)により形成
される第１のトランジスタ群と、前記ｎ個の定電流源の
出力端と前記低電位側電源との間にそれぞれ接続され、
Ｄ／Ａ変換対象の入力ディジタル信号によって動作が制
御されるｎ個のスイッチ回路(9-1〜9-n)とを備え、前記
抵抗ラダー回路のｎ番目の出力端からＤ／Ａ変換された
アナログ信号を出力するＤ／Ａ変換回路において、コレ
クタが共通接続され、ベースに前記バイアス電源(Vb)が
供給されて、エミッタがそれぞれ対応する前記ｎ個の定
電流源(8-1〜8-n)の入力端に個別に接続され、コレクタ
電流がそれぞれ対応する前記第１のトランジスタ群のＮ
ＰＮトランジスタ(6-1〜6-n)のコレクタ電流のｍ（ｍは
正の整数）倍であるｎ個のＮＰＮトランジスタ(6-1c〜6
-nc)により形成される第２のトランジスタ群と、電流出
力端が前記第１のＮＰＮトランジスタ(1)のエミッタに
接続され、電流入力端が前記第２のＮＰＮトランジスタ
群の共通接続されたコレクタに接続され、入力電流と出
力電流との比がｍ対１であるような電流ミラー回路とを
備えて構成される。
【００１４】
【００１５】
【００１６】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００１７】図１は本発明の一実施例を示すブロック図
である。図１に示されるように、本実施例は、電源電圧
Ｖcc、基準電圧Ｖr 、バイアス電圧Ｖb およびアナログ
変換基準端子５１、アナログ変換出力端子５２に対応し
て、ＮＰＮトランジスタ１、６−１〜６−ｎおよび６−
１ｃ〜６−ｎｃと、定電流源２および８−１〜８〜ｎ
と、抵抗４−１〜４−ｎおよび５−１〜５〜（ｎ−１）
を含む抵抗ラダー回路３と、ミラー回路７と、スイッチ
回路９−１〜９−ｎとを備えて構成される。
である。図１に示されるように、本実施例は、電源電圧
Ｖcc、基準電圧Ｖr 、バイアス電圧Ｖb およびアナログ
変換基準端子５１、アナログ変換出力端子５２に対応し
て、ＮＰＮトランジスタ１、６−１〜６−ｎおよび６−
１ｃ〜６−ｎｃと、定電流源２および８−１〜８〜ｎ
と、抵抗４−１〜４−ｎおよび５−１〜５〜（ｎ−１）
を含む抵抗ラダー回路３と、ミラー回路７と、スイッチ
回路９−１〜９−ｎとを備えて構成される。
【００１８】図１において、ＮＰＮトランジスタ６−１
〜６−ｎのコレクタ電流ＩR1〜ＩRn、およびＮＰＮトラ
ンジスタ６−１ｃ〜６−ｎｃのコレクタ電流ＩC1〜ＩCn
の電流比は、次式のように設定されている。
〜６−ｎのコレクタ電流ＩR1〜ＩRn、およびＮＰＮトラ
ンジスタ６−１ｃ〜６−ｎｃのコレクタ電流ＩC1〜ＩCn
の電流比は、次式のように設定されている。
【００１９】 ＩR1：ＩC1＝ＩR2：ＩC2＝………＝ＩRn：ＩCn＝ｍ：１………（７） （ｍ：正整数） また、電流ミラー回路７については、入力電流ＩC と出
力電流ＩCOの電流比は、次式のように設定される。
力電流ＩCOの電流比は、次式のように設定される。
【００２０】 ＩC ：ＩCO＝１：ｍ…………………………………………（８） 図１において、ディジタル入力信号によりスイッチ回路
９−１〜９−ｎの何れかがオンすると、オンしたスイッ
チ回路に対応した電流が流れる。この時に、抵抗ラダー
回路３に流入する電流ＩR は、次式により与えられる。
９−１〜９−ｎの何れかがオンすると、オンしたスイッ
チ回路に対応した電流が流れる。この時に、抵抗ラダー
回路３に流入する電流ＩR は、次式により与えられる。
【００２１】 ＩR ＝Ｓ1 ＩR1＋Ｓ2 ＩR2＋…………＋Ｓn ＩRn ……………（９） 上記（８）式およびＩ1 ＝Ｉ2 ＝……………＝Ｉn よ
り、オンしているスイッチ回路の数をｌとすると、
（９）式よりＩR は次式により与えられる。
り、オンしているスイッチ回路の数をｌとすると、
（９）式よりＩR は次式により与えられる。
【００２２】 ＩR ＝ｌ｛ｍ／（ｍ＋１）｝ＩO ……………………………（１０） 一方、電流ミラー回路７の入力電流ＩC についても、同
様に次式によって表わされる。
様に次式によって表わされる。
【００２３】 ＩC ＝Ｓ1 ＩC1＋Ｓ2 ＩC2＋…………＋Ｓn ＩCn ＝ｌ｛１／（ｍ＋１）｝ＩO ………………………………（１１） 従って、電流ミラー回路７の出力電流ＩCOは、上記の
（８）および（１１）式より次式によって与えられる。
（８）および（１１）式より次式によって与えられる。
【００２４】 ＩCO＝ｌ｛ｍ／（ｍ＋１）｝ＩO ……………………………（１２） また、図１より、次式が成立する。
【００２５】 ＩE ＋ＩCO＝Ｉ01＋ＩR …………………………………………（１３） スイッチ回路９−１〜９−ｎにおいて、オンするスイッ
チ回路の数ｌは、デイジタル入力信号の値によって変化
するので、（１０）および（１２）式により、抵抗ラダ
ー回路３に流入する電流ＩR および電流ミラー回路７の
出力電流ＩCOもディジタル入力信号の値によって変動す
る。従って、ＮＰＮトランジスタ１のエミッタ電流ＩE
の変化量をΔＩE 、抵抗ラダー回路３に対する流入電流
ＩR の変化量をΔＩR 、電流ミラー回路７の出力電流Ｉ
COの変化量をΔＩCO、そして定電流源２の電流値Ｉ01の
変化量をΔＩ01とすると、上記（１３）式より、次式が
得られる。
チ回路の数ｌは、デイジタル入力信号の値によって変化
するので、（１０）および（１２）式により、抵抗ラダ
ー回路３に流入する電流ＩR および電流ミラー回路７の
出力電流ＩCOもディジタル入力信号の値によって変動す
る。従って、ＮＰＮトランジスタ１のエミッタ電流ＩE
の変化量をΔＩE 、抵抗ラダー回路３に対する流入電流
ＩR の変化量をΔＩR 、電流ミラー回路７の出力電流Ｉ
COの変化量をΔＩCO、そして定電流源２の電流値Ｉ01の
変化量をΔＩ01とすると、上記（１３）式より、次式が
得られる。
【００２６】 ΔＩE ＋ΔＩCO＝ΔＩ01＋ΔＩR ……………………………（１４） 上式においてΔＩ01＝０であり、また（１０）式および
（１２）式よりＩR ＝ＩCOであるため、ΔＩR ＝ΔＩCO
となり、従って、（１３）式より次式が得られる。
（１２）式よりＩR ＝ＩCOであるため、ΔＩR ＝ΔＩCO
となり、従って、（１３）式より次式が得られる。
【００２７】 ΔＩE ＝０……………………………………………………（１５） 従って、ＮＰＮトランジスタ１のエミッタ電流ＩE は、
ディジタル入力信号の影響を受けなくなる。また、ＩR
＝ＩCOであるため、（１３）式より次式が与えられる。
ディジタル入力信号の影響を受けなくなる。また、ＩR
＝ＩCOであるため、（１３）式より次式が与えられる。
【００２８】 ＩE ＝Ｉ01……………………………………………………（１６） 即ち、ＮＰＮトランジスタ１のエミッタ電流ＩE は、ド
ライブ電流Ｉ01に等しくなる。従って、ドライブ電流Ｉ
01を必要最小限の電流値に設定することができる。ま
た、ドライブ電流Ｉ01の値が一定であるために、ＮＰＮ
トランジスタ１のベース・エミッタ間電圧ＶBEも一定値
となり、これに対応して、（１）式によりアナログ基準
電圧ＶA も一定になる。これにより、アナログ出力電圧
Ｖout の直線性の劣化を改善することが可能となる。
ライブ電流Ｉ01に等しくなる。従って、ドライブ電流Ｉ
01を必要最小限の電流値に設定することができる。ま
た、ドライブ電流Ｉ01の値が一定であるために、ＮＰＮ
トランジスタ１のベース・エミッタ間電圧ＶBEも一定値
となり、これに対応して、（１）式によりアナログ基準
電圧ＶA も一定になる。これにより、アナログ出力電圧
Ｖout の直線性の劣化を改善することが可能となる。
【００２９】図２に示される本発明の実施例は、図１に
おける電流ミラー回路７を、抵抗１１および１２と、Ｐ
ＮＰトランジスタ１３および１４とにより具体的に形成
し、また、スイッチ回路９−１〜９−ｎを、それぞれＮ
ＰＮトランジスタ１５−１〜１５−ｎにより具体的に形
成した一例である。図２に示されるように、本実施例
は、電源電圧Ｖcc、基準電圧Ｖr 、バイアス電圧Ｖb お
よびアナログ変換基準端子５１、アナログ変換出力端子
５２に対応して、ＮＰＮトランジスタ１、６−１〜６−
ｎおよび６−１ｃ〜６−ｎｃと、定電流源２と、抵抗４
−１〜４−ｎおよび５−１〜５〜（ｎ−１）を含む抵抗
ラダー回路３と、抵抗１１および１２とＰＮＰトランジ
スタ１３および１４とを含むミラー回路７と、抵抗１０
−１〜１０−ｎと、それぞれＮＰＮトランジスタ１５−
１〜１５−ｎを含むスイッチ回路９−１〜９−ｎとを備
えて構成される。
おける電流ミラー回路７を、抵抗１１および１２と、Ｐ
ＮＰトランジスタ１３および１４とにより具体的に形成
し、また、スイッチ回路９−１〜９−ｎを、それぞれＮ
ＰＮトランジスタ１５−１〜１５−ｎにより具体的に形
成した一例である。図２に示されるように、本実施例
は、電源電圧Ｖcc、基準電圧Ｖr 、バイアス電圧Ｖb お
よびアナログ変換基準端子５１、アナログ変換出力端子
５２に対応して、ＮＰＮトランジスタ１、６−１〜６−
ｎおよび６−１ｃ〜６−ｎｃと、定電流源２と、抵抗４
−１〜４−ｎおよび５−１〜５〜（ｎ−１）を含む抵抗
ラダー回路３と、抵抗１１および１２とＰＮＰトランジ
スタ１３および１４とを含むミラー回路７と、抵抗１０
−１〜１０−ｎと、それぞれＮＰＮトランジスタ１５−
１〜１５−ｎを含むスイッチ回路９−１〜９−ｎとを備
えて構成される。
【００３０】図２においては、それぞれスイッチ回路９
−１〜９−ｎを形成するＮＰＮトランジスタ１５−１、
１５−２、………、１５−ｎがオンした時に、対応する
抵抗１０−１、１０−２、………、１０−ｎを流れる電
流が全て等しくなるように、ＮＰＮトランジスタ１５−
１、１５−２、………、１５−ｎおよび抵抗１０−１、
１０−２、………、１０−ｎが形成されており、電流ミ
ラー回路７を形成するＰＮＰトランジスタ１３および１
４は、入力電流ＩC および出力電流ＩCOとの比が、前述
の（８）式を満足するように設定される。これにより、
本実施例の場合においても、前述の図１の実施例の場合
と同様にＤ／Ａ変換回路としての動作が行われる。
−１〜９−ｎを形成するＮＰＮトランジスタ１５−１、
１５−２、………、１５−ｎがオンした時に、対応する
抵抗１０−１、１０−２、………、１０−ｎを流れる電
流が全て等しくなるように、ＮＰＮトランジスタ１５−
１、１５−２、………、１５−ｎおよび抵抗１０−１、
１０−２、………、１０−ｎが形成されており、電流ミ
ラー回路７を形成するＰＮＰトランジスタ１３および１
４は、入力電流ＩC および出力電流ＩCOとの比が、前述
の（８）式を満足するように設定される。これにより、
本実施例の場合においても、前述の図１の実施例の場合
と同様にＤ／Ａ変換回路としての動作が行われる。
【００３１】なお、上記の実施例におけるＮＰＮトラン
ジスタ１、６−１〜６−ｎおよび６１ｃ〜６−ｎｃ等
を、当該ＮＰＮトランジスタの代りにＰＮＰトランジス
タを用いても、本発明が有効に適用されることは云うま
でもない。また、図２において、電流ミラー回路７を形
成するＰＮＰトランジスタ１３および１４についても、
当該ＰＮＰトランジスタの代りにＮＰＮトランジスタを
用いても、本発明が有効に適用されることは云うまでも
ない。
ジスタ１、６−１〜６−ｎおよび６１ｃ〜６−ｎｃ等
を、当該ＮＰＮトランジスタの代りにＰＮＰトランジス
タを用いても、本発明が有効に適用されることは云うま
でもない。また、図２において、電流ミラー回路７を形
成するＰＮＰトランジスタ１３および１４についても、
当該ＰＮＰトランジスタの代りにＮＰＮトランジスタを
用いても、本発明が有効に適用されることは云うまでも
ない。
【００３２】
【発明の効果】以上説明したように、本発明は、ラダー
抵抗回路を用いるＤ／Ａ変換回路に適用されて、エミッ
タフォロワとして作用するＮＰＮトランジスタのエミッ
タに電流出力端が接続される電流ミラー回路と、コレク
タとベースがそれぞれ共通に接続され、共通接続された
コレクタが前記電流ミラー回路の電流入力端に接続され
るとともに、エミッタがそれぞれ個別に対応するｎ個の
定電流源の入力端に接続されるｎ個のＮＰＮトランジス
タを付加することにより、前記エミッタフォロワとして
作用するＮＰＮトランジスタの電流を一定値に保持する
ことが可能となり、より少ないドライブ電流により、Ｄ
／Ａ変換特性における直線性を改善することができると
いう効果がある。
抵抗回路を用いるＤ／Ａ変換回路に適用されて、エミッ
タフォロワとして作用するＮＰＮトランジスタのエミッ
タに電流出力端が接続される電流ミラー回路と、コレク
タとベースがそれぞれ共通に接続され、共通接続された
コレクタが前記電流ミラー回路の電流入力端に接続され
るとともに、エミッタがそれぞれ個別に対応するｎ個の
定電流源の入力端に接続されるｎ個のＮＰＮトランジス
タを付加することにより、前記エミッタフォロワとして
作用するＮＰＮトランジスタの電流を一定値に保持する
ことが可能となり、より少ないドライブ電流により、Ｄ
／Ａ変換特性における直線性を改善することができると
いう効果がある。
【図１】本発明の一実施例を示す回路図である。
【図２】本発明の一実施例の具体例を示す回路図であ
る。
る。
【図３】従来例を示す回路図である。
【符号の説明】 １、６−１〜６−ｎ、６−１ｃ〜６−ｎｃ、１５−１〜
１５−ｎ、１６、２１−１〜２１−ｎ ＮＰＮトラン
ジスタ ２、８−１〜８−ｎ、１７、２２−１〜２２−ｎ 定
電流源 ３、１８ 抵抗ラダー回路 ４−１〜４−ｎ、５−１〜５−（ｎ−１）、１０−１〜
１０−ｎ、１１、１２、１９−１〜１９−ｎ、２０−１
〜２０−（ｎ−１） 抵抗 ７ 電流ミラー回路 ９−１〜９−ｎ、２３−１〜２３−ｎ スイッチ回路 １３、１４ ＰＮＰトランジスタ
１５−ｎ、１６、２１−１〜２１−ｎ ＮＰＮトラン
ジスタ ２、８−１〜８−ｎ、１７、２２−１〜２２−ｎ 定
電流源 ３、１８ 抵抗ラダー回路 ４−１〜４−ｎ、５−１〜５−（ｎ−１）、１０−１〜
１０−ｎ、１１、１２、１９−１〜１９−ｎ、２０−１
〜２０−（ｎ−１） 抵抗 ７ 電流ミラー回路 ９−１〜９−ｎ、２３−１〜２３−ｎ スイッチ回路 １３、１４ ＰＮＰトランジスタ
Claims (1)
- 【請求項１】 コレクタが高電位側電源(Vcc)に接続さ
れ、ベースに所定の基準電圧(Vr)が供給されている第１
のＮＰＮトランジスタ（１）と、前記第１のＮＰＮトラ
ンジスタのエミッタと低電位側電源との間に接続される
第１の定電流源（２）と、ｎ（ｎは正の整数）個の出力
端を有し、入力端が前記第１のＮＰＮトランジスタのエ
ミッタに接続される抵抗ラダー回路（３）と、互いに値
の等しいｎ個の定電流源(8-1〜8-n)と、コレクタがそれ
ぞれ対応する前記抵抗ラダー回路の出力端に個別に接続
され、ベースに所定のバイアス電源(Vb)が供給されて、
エミッタがそれぞれ対応する前記ｎ個の定電流源の入力
端に個別に接続されるｎ個のＮＰＮトランジスタ(6-1〜
6-n)により形成される第１のトランジスタ群と、前記ｎ
個の定電流源の出力端と前記低電位側電源との間にそれ
ぞれ接続され、Ｄ／Ａ変換対象の入力ディジタル信号に
よって動作が制御されるｎ個のスイッチ回路(9-1〜9-n)
とを備え、前記抵抗ラダー回路のｎ番目の出力端からＤ
／Ａ変換されたアナログ信号を出力するＤ／Ａ変換回路
において、 コレクタが共通接続され、ベースに前記バイアス電源(V
b)が供給されて、エミッタがそれぞれ対応する前記ｎ個
の定電流源(8-1〜8-n)の入力端に個別に接続され、コレ
クタ電流がそれぞれ対応する前記第１のトランジスタ群
のＮＰＮトランジスタ(6-1〜6-n)のコレクタ電流のｍ
（ｍは正の整数）倍であるｎ個のＮＰＮトランジスタ(6
-1c〜6-nc)により形成される第２のトランジスタ群と、
電流出力端が前記第１のＮＰＮトランジスタ(1)のエミ
ッタに接続され、電流入力端が前記第２のＮＰＮトラン
ジスタ群の共通接続されたコレクタに接続され、入力電
流と出力電流との比がｍ対１であるような電流ミラー回
路と を備えたことを特徴とするＤ／Ａ変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4008889A JP2859015B2 (ja) | 1992-01-22 | 1992-01-22 | Ｄ／ａ変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4008889A JP2859015B2 (ja) | 1992-01-22 | 1992-01-22 | Ｄ／ａ変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05199120A JPH05199120A (ja) | 1993-08-06 |
| JP2859015B2 true JP2859015B2 (ja) | 1999-02-17 |
Family
ID=11705246
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4008889A Expired - Lifetime JP2859015B2 (ja) | 1992-01-22 | 1992-01-22 | Ｄ／ａ変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2859015B2 (ja) |
-
1992
- 1992-01-22 JP JP4008889A patent/JP2859015B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05199120A (ja) | 1993-08-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH06314977A (ja) | 電流出力型デジタル／アナログ変換回路 | |
| JPS61210723A (ja) | デジタル‐アナログ変換器 | |
| US4642551A (en) | Current to voltage converter circuit | |
| US5592167A (en) | Analog-digital converter using current controlled voltage reference | |
| US4982192A (en) | Digital-to-analog converter having common adjustment means | |
| JP3246498B2 (ja) | ディジタル／アナログ変換器 | |
| US5729231A (en) | Digital-to-analog converter having improved resistance to variations in DC current gain | |
| JPH0123966B2 (ja) | ||
| JP2859015B2 (ja) | Ｄ／ａ変換回路 | |
| US4335356A (en) | Programmable two-quadrant transconductance amplifier | |
| JP2665840B2 (ja) | 電圧電流変換回路 | |
| JP2870323B2 (ja) | ウインドウコンパレータ | |
| JPH04268810A (ja) | 遅延回路 | |
| JPH08125538A (ja) | ディジタル・アナログ変換器 | |
| JPS6214712Y2 (ja) | ||
| JP2830412B2 (ja) | クランプ回路 | |
| JP2897522B2 (ja) | カレントミラー回路 | |
| JPH04265019A (ja) | ディジタル／アナログ変換回路 | |
| JPH0127298Y2 (ja) | ||
| JP2001237705A (ja) | 重みづけ定電流源およびｄ−ａ変換器 | |
| JP2864826B2 (ja) | 比較器回路 | |
| SU1280406A1 (ru) | Нелинейный преобразователь | |
| JPH0771005B2 (ja) | Ｄ／ａ変換器 | |
| JPH05343933A (ja) | 電圧電流変換回路 | |
| JP3863702B2 (ja) | Ｄ／ａ変換回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19981104 |