JPH04268810A - 遅延回路 - Google Patents
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- JPH04268810A JPH04268810A JP3050473A JP5047391A JPH04268810A JP H04268810 A JPH04268810 A JP H04268810A JP 3050473 A JP3050473 A JP 3050473A JP 5047391 A JP5047391 A JP 5047391A JP H04268810 A JPH04268810 A JP H04268810A
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- 230000003111 delayed effect Effects 0.000 claims abstract description 13
- 239000000758 substrate Substances 0.000 claims description 7
- 230000008878 coupling Effects 0.000 description 8
- 238000010168 coupling process Methods 0.000 description 8
- 238000005859 coupling reaction Methods 0.000 description 8
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 238000004088 simulation Methods 0.000 description 2
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- H03K2005/00026—Variable delay controlled by an analog electrical signal, e.g. obtained after conversion by a D/A converter
- H03K2005/00052—Variable delay controlled by an analog electrical signal, e.g. obtained after conversion by a D/A converter by mixing the outputs of fixed delayed signals with each other or with the input signal
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Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Networks Using Active Elements (AREA)
- Pulse Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、遅延回路に関し、特に
ＩＣテスター等に用いて好適な遅延特性の直線性に優れ
た遅延回路に関する。
ＩＣテスター等に用いて好適な遅延特性の直線性に優れ
た遅延回路に関する。
【０００２】
【従来の技術】この種の遅延回路として、遅延すべき入
力信号が供給される入力端子に対して複数段の遅延系を
互いに縦続接続するとともに、差動対トランジスタとこ
の差動対トランジスタに共通電流源から動作電流を供給
する電流スイッチとを有する複数の差動増幅器を複数段
の遅延系の各段間に接続し、これら複数の差動増幅器の
電流スイッチを択一的に制御しつつ複数の差動増幅器の
差動対トランジスタの各出力から遅延された信号を導出
する構成のものが、本願出願人により特願平２−１１９
７９２号にて提案されている。
力信号が供給される入力端子に対して複数段の遅延系を
互いに縦続接続するとともに、差動対トランジスタとこ
の差動対トランジスタに共通電流源から動作電流を供給
する電流スイッチとを有する複数の差動増幅器を複数段
の遅延系の各段間に接続し、これら複数の差動増幅器の
電流スイッチを択一的に制御しつつ複数の差動増幅器の
差動対トランジスタの各出力から遅延された信号を導出
する構成のものが、本願出願人により特願平２−１１９
７９２号にて提案されている。
【０００３】
【発明が解決しようとする課題】上述した構成の遅延回
路では、複数の差動増幅器のいずれの電流スイッチを選
択した場合でも差動増幅器による遅延量が一定になるの
で遅延特性の直線性が良好になり、また単一の共通電流
源を用いているので消費電力の低減が図れるという利点
があるものの、各遅延系がエミッタフォロワ回路及び差
動増幅器によって構成されていることから、単一の遅延
系での遅延時間を１００ｐｓｅｃ程度にしか設定できな
いため、例えばピコ秒オーダーのより短い遅延量の制御
には対応できないとい欠点があった。そこで、本発明は
、ピコ秒オーダーのより短い遅延量の制御に対応でき、
しかも直線性に優れた遅延特性を有する遅延回路を提供
することを目的とする。
路では、複数の差動増幅器のいずれの電流スイッチを選
択した場合でも差動増幅器による遅延量が一定になるの
で遅延特性の直線性が良好になり、また単一の共通電流
源を用いているので消費電力の低減が図れるという利点
があるものの、各遅延系がエミッタフォロワ回路及び差
動増幅器によって構成されていることから、単一の遅延
系での遅延時間を１００ｐｓｅｃ程度にしか設定できな
いため、例えばピコ秒オーダーのより短い遅延量の制御
には対応できないとい欠点があった。そこで、本発明は
、ピコ秒オーダーのより短い遅延量の制御に対応でき、
しかも直線性に優れた遅延特性を有する遅延回路を提供
することを目的とする。
【０００４】
【課題を解決するための手段】本発明による遅延回路は
、遅延すべき入力信号が供給される入力端子と、遅延さ
れた信号を導出する出力端子と、入力端子と出力端子間
に挿入された抵抗素子と、単位容量をＣとするとき、各
々Ｃ，２Ｃ，４Ｃ，……，２ｎ−１ Ｃなる容量を有し
て各一端が抵抗素子の出力端に共通接続されたｎ個の容
量素子と、このｎ個の容量素子の各他端に対して入力信
号と逆相若しくは同相の信号又は基準電位レベルを選択
的に印加するｎ個の選択手段とを具備した構成となって
いる。
、遅延すべき入力信号が供給される入力端子と、遅延さ
れた信号を導出する出力端子と、入力端子と出力端子間
に挿入された抵抗素子と、単位容量をＣとするとき、各
々Ｃ，２Ｃ，４Ｃ，……，２ｎ−１ Ｃなる容量を有し
て各一端が抵抗素子の出力端に共通接続されたｎ個の容
量素子と、このｎ個の容量素子の各他端に対して入力信
号と逆相若しくは同相の信号又は基準電位レベルを選択
的に印加するｎ個の選択手段とを具備した構成となって
いる。
【０００５】
【作用】本発明による遅延回路においては、各一端が抵
抗素子の出力端に共通接続されたｎ個の容量素子の他端
に、入力信号と逆相若しくは同相の信号を印加するか否
かで、見掛け上、容量素子の容量を変化させることがで
きる。このようにして、ＣＲ時定数回路の容量Ｃを制御
することで、任意の遅延時間を設定する。また、単位容
量Ｃとして、トランジスタのベース‐コレクタ間結合容
量若しくはコレクタ‐基板間接合容量を用いることによ
り、このベース‐コレクタ間結合容量若しくはコレクタ
‐基板間接合容量でＣＲ時定数回路の容量Ｃを切り換え
ても抵抗素子には直流電流が流れないため、ピコ秒オー
ダーで、しかも直線性の良い遅延特性を得ることができ
る。
抗素子の出力端に共通接続されたｎ個の容量素子の他端
に、入力信号と逆相若しくは同相の信号を印加するか否
かで、見掛け上、容量素子の容量を変化させることがで
きる。このようにして、ＣＲ時定数回路の容量Ｃを制御
することで、任意の遅延時間を設定する。また、単位容
量Ｃとして、トランジスタのベース‐コレクタ間結合容
量若しくはコレクタ‐基板間接合容量を用いることによ
り、このベース‐コレクタ間結合容量若しくはコレクタ
‐基板間接合容量でＣＲ時定数回路の容量Ｃを切り換え
ても抵抗素子には直流電流が流れないため、ピコ秒オー
ダーで、しかも直線性の良い遅延特性を得ることができ
る。
【０００６】
【実施例】以下、本発明の実施例を図面に基づいて詳細
に説明する。図１は、本発明による遅延回路の一実施例
を示す回路図である。図において、入力端子ＩＮ１ ，
ＩＮ２ に供給される遅延すべき入力信号Ｖｉｎは、エ
ミッタが共通接続されて差動増幅器１を構成する差動対
トランジスタＱ１ ，Ｑ２ のベース間に印加される。 差動対トランジスタＱ１ ，Ｑ２ のコレクタは各々抵
抗Ｒ１ ，Ｒ２ を介して接地され、又エミッタ共通接
続点は電流源Ｉ１ を介して電源ＶＥＥに接続されてい
る。差動対トランジスタＱ１ ，Ｑ２ のコレクタには
、エミッタフォロワのトランジスタＱ３ ，Ｑ４ のベ
ースがそれぞれ接続されている。 これらトランジスタＱ３ ，Ｑ４ のコレクタは共に接
地され、エミッタは電流源Ｉ２ ，Ｉ３ を介して電源
ＶＥＥに接続されると共に、抵抗Ｒａ，Ｒｂを介してエ
ミッタフォロワのトランジスタＱ５ ，Ｑ６ のベース
にそれぞれ接続されている。トランジスタＱ５ ，Ｑ６
のコレクタは共に接地され、エミッタは電流源Ｉ４
，Ｉ５ を介して電源ＶＥＥに接続されると共に、出力
端子ＯＵＴ１ ，ＯＵＴ２ にそれぞれ接続されている
。これら出力端子ＯＵＴ１ ，ＯＵＴ２ からは、本遅
延回路によって遅延された出力信号Ｖｏｕｔ が導出さ
れる。
に説明する。図１は、本発明による遅延回路の一実施例
を示す回路図である。図において、入力端子ＩＮ１ ，
ＩＮ２ に供給される遅延すべき入力信号Ｖｉｎは、エ
ミッタが共通接続されて差動増幅器１を構成する差動対
トランジスタＱ１ ，Ｑ２ のベース間に印加される。 差動対トランジスタＱ１ ，Ｑ２ のコレクタは各々抵
抗Ｒ１ ，Ｒ２ を介して接地され、又エミッタ共通接
続点は電流源Ｉ１ を介して電源ＶＥＥに接続されてい
る。差動対トランジスタＱ１ ，Ｑ２ のコレクタには
、エミッタフォロワのトランジスタＱ３ ，Ｑ４ のベ
ースがそれぞれ接続されている。 これらトランジスタＱ３ ，Ｑ４ のコレクタは共に接
地され、エミッタは電流源Ｉ２ ，Ｉ３ を介して電源
ＶＥＥに接続されると共に、抵抗Ｒａ，Ｒｂを介してエ
ミッタフォロワのトランジスタＱ５ ，Ｑ６ のベース
にそれぞれ接続されている。トランジスタＱ５ ，Ｑ６
のコレクタは共に接地され、エミッタは電流源Ｉ４
，Ｉ５ を介して電源ＶＥＥに接続されると共に、出力
端子ＯＵＴ１ ，ＯＵＴ２ にそれぞれ接続されている
。これら出力端子ＯＵＴ１ ，ＯＵＴ２ からは、本遅
延回路によって遅延された出力信号Ｖｏｕｔ が導出さ
れる。
【０００７】入力端子ＩＮ１ ，ＩＮ２ と出力端子Ｏ
ＵＴ１ ，ＯＵＴ２ 間にそれぞれ挿入された抵抗Ｒａ
，Ｒｂの各出力端には、ｎ（ｎは、任意の整数）段の容
量素子Ｃａ１，Ｃａ２，……，Ｃａｎ、Ｃｂ１，Ｃｂ２
，……，Ｃｂｎの各一端が共通に接続されており、各段
の容量素子は、単位容量をＣとするとき、１段目から順
にＣ，２Ｃ，……，２ｎ−１ Ｃなる容量を有している
。この単位容量Ｃとして、本例では、例えばエミッタ‐
ベース間が短絡されたトランジスタのベース‐コレクタ
間接合容量Ｃｊｃが用いられている。これら容量素子Ｃ
ａ１，Ｃａ２，……，Ｃａｎ、Ｃｂ１，Ｃｂ２，……，
Ｃｂｎの各他端に対し、入力信号Ｖｉｎと逆相の信号と
基準電位レベル（本例では、電源ＶＥＥの電位レベル）
とを選択的に印加するためのｎ個の選択回路２１ 〜２
ｎ が各容量素子に対応して設けられている。 これら選択回路２１ 〜２ｎ は、入力端子ＩＮ１ ，
ＩＮ２ 間に並列に接続されており、外部からコントロ
ール電圧Ｖ１ 〜Ｖｎ が印加された選択回路（１つに
限らない）が活性化状態となって対応する容量素子の他
端に対して入力信号Ｖｉｎと逆相の信号を印加し、非活
性化状態にあるときは基準電位レベルを印加する。ここ
に、コントロール電圧Ｖ１〜Ｖｎ は、外部にて設定さ
れた任意の遅延時間に対応したディジタルコード信号で
ある。
ＵＴ１ ，ＯＵＴ２ 間にそれぞれ挿入された抵抗Ｒａ
，Ｒｂの各出力端には、ｎ（ｎは、任意の整数）段の容
量素子Ｃａ１，Ｃａ２，……，Ｃａｎ、Ｃｂ１，Ｃｂ２
，……，Ｃｂｎの各一端が共通に接続されており、各段
の容量素子は、単位容量をＣとするとき、１段目から順
にＣ，２Ｃ，……，２ｎ−１ Ｃなる容量を有している
。この単位容量Ｃとして、本例では、例えばエミッタ‐
ベース間が短絡されたトランジスタのベース‐コレクタ
間接合容量Ｃｊｃが用いられている。これら容量素子Ｃ
ａ１，Ｃａ２，……，Ｃａｎ、Ｃｂ１，Ｃｂ２，……，
Ｃｂｎの各他端に対し、入力信号Ｖｉｎと逆相の信号と
基準電位レベル（本例では、電源ＶＥＥの電位レベル）
とを選択的に印加するためのｎ個の選択回路２１ 〜２
ｎ が各容量素子に対応して設けられている。 これら選択回路２１ 〜２ｎ は、入力端子ＩＮ１ ，
ＩＮ２ 間に並列に接続されており、外部からコントロ
ール電圧Ｖ１ 〜Ｖｎ が印加された選択回路（１つに
限らない）が活性化状態となって対応する容量素子の他
端に対して入力信号Ｖｉｎと逆相の信号を印加し、非活
性化状態にあるときは基準電位レベルを印加する。ここ
に、コントロール電圧Ｖ１〜Ｖｎ は、外部にて設定さ
れた任意の遅延時間に対応したディジタルコード信号で
ある。
【０００８】ｎ個の選択回路２１ 〜２ｎ は共に同じ
回路構成となっており、その１つの選択回路２１ を例
にとってその具体的な回路構成について説明する。外部
から供給されるコントロール電圧Ｖ１ は、エミッタが
共通接続された差動対トランジスタＱ１１，Ｑ２１の一
方のトランジスタＱ１１のベース入力となる。他方のト
ランジスタＱ２１のベースには所定基準電圧ＶＲＥＦ
が印加されている。差動対トランジスタＱ１１，Ｑ２１
のエミッタ共通接続点は電流源Ｉ１１を介して電源ＶＥ
Ｅに接続されている。トランジスタＱ２１のコレクタは
接地され、トランジスタＱ１１のコレクタは差動対トラ
ンジスタＱ３１，Ｑ４１のエミッタ共通接続点に接続さ
れている。差動対トランジスタＱ３１，Ｑ４１の各ベー
スは入力端子ＩＮ１ ，ＩＮ２ にそれぞれ接続され、
又各コレクタは抵抗Ｒ１１，Ｒ２１を介して接地される
と共に、エミッタフォロワのトランジスタＱ５１，Ｑ６
１の各ベースにそれぞれ接続されている。トランジスタ
Ｑ５１，Ｑ６１の各エミッタは、電流源Ｉ２１，Ｉ３１
を介して電源ＶＥＥに接続されると共に、本選択回路２
１ の出力端として先述した容量素子Ｃｂ１，Ｃａ１の
他端に接続されている。この出力端は低インピーダンス
であるため、その点の配線が長くなっても、時定数的に
は特に問題となることはない。
回路構成となっており、その１つの選択回路２１ を例
にとってその具体的な回路構成について説明する。外部
から供給されるコントロール電圧Ｖ１ は、エミッタが
共通接続された差動対トランジスタＱ１１，Ｑ２１の一
方のトランジスタＱ１１のベース入力となる。他方のト
ランジスタＱ２１のベースには所定基準電圧ＶＲＥＦ
が印加されている。差動対トランジスタＱ１１，Ｑ２１
のエミッタ共通接続点は電流源Ｉ１１を介して電源ＶＥ
Ｅに接続されている。トランジスタＱ２１のコレクタは
接地され、トランジスタＱ１１のコレクタは差動対トラ
ンジスタＱ３１，Ｑ４１のエミッタ共通接続点に接続さ
れている。差動対トランジスタＱ３１，Ｑ４１の各ベー
スは入力端子ＩＮ１ ，ＩＮ２ にそれぞれ接続され、
又各コレクタは抵抗Ｒ１１，Ｒ２１を介して接地される
と共に、エミッタフォロワのトランジスタＱ５１，Ｑ６
１の各ベースにそれぞれ接続されている。トランジスタ
Ｑ５１，Ｑ６１の各エミッタは、電流源Ｉ２１，Ｉ３１
を介して電源ＶＥＥに接続されると共に、本選択回路２
１ の出力端として先述した容量素子Ｃｂ１，Ｃａ１の
他端に接続されている。この出力端は低インピーダンス
であるため、その点の配線が長くなっても、時定数的に
は特に問題となることはない。
【０００９】図１の回路を簡略的に表した場合の等価回
路を図２に示す。今、遅延すべき入力信号をＶｉｎ、本
遅延回路によって遅延されて導出される出力信号をＶｏ
ｕｔ 、抵抗素子Ｒａ，Ｒｂの抵抗値をＲとすると、出
力信号をＶｏｕｔ は、
路を図２に示す。今、遅延すべき入力信号をＶｉｎ、本
遅延回路によって遅延されて導出される出力信号をＶｏ
ｕｔ 、抵抗素子Ｒａ，Ｒｂの抵抗値をＲとすると、出
力信号をＶｏｕｔ は、
【数１】
で表される。ここで、Ｋ１ ，……，Ｋｎ は、容量素
子Ｃａ１，……，Ｃａｎの他端に印加する信号レベルを
決定するための係数で、任意の値をとり得るものであり
、本例では、０又は１をとるものとすると、
子Ｃａ１，……，Ｃａｎの他端に印加する信号レベルを
決定するための係数で、任意の値をとり得るものであり
、本例では、０又は１をとるものとすると、
【数１】の式を、
【数２】
と表わすことができる。ここに、Ｎは０から２ｎ −１
までの整数である。また、入力信号Ｖｉｎに対する出力
信号Ｖｏｕｔ の位相をθとすると、
までの整数である。また、入力信号Ｖｉｎに対する出力
信号Ｖｏｕｔ の位相をθとすると、
【数３】
となり、
【数４】
となる。一方、遅延時間τｄ は、τｄ ＝−ｄθ／ｄ
ωで表されるため、
ωで表されるため、
【数５】
となり、
【数４】及び
【数５】の各式より、
【数６】
となる。ここで、ωＣＲ≪１の周波数領域においては、
【数７】
となり、Ｎを０から２ｎ −１まで変えることにより、
直線性の良い遅延特性が得られる。この遅延特性のシミ
ュレーション結果を図３に示す。
直線性の良い遅延特性が得られる。この遅延特性のシミ
ュレーション結果を図３に示す。
【００１０】このように、入力端子ＩＮ１ ，ＩＮ２
と出力端子ＯＵＴ１ ，ＯＵＴ２ 間にそれぞれ挿入さ
れた抵抗Ｒａ，Ｒｂの各出力端に、Ｃ，２Ｃ，……，２
ｎ−１ Ｃなる容量を有するｎ段の容量素子Ｃａ１，Ｃ
ａ２，……，Ｃａｎ、Ｃｂ１，Ｃｂ２，……，Ｃｂｎの
各一端を共通接続し、これら各段の容量素子の各他端に
対し、入力信号Ｖｉｎと逆相の信号と基準電位レベルと
を選択的に印加することにより、ＣＲ時定数回路の時定
数を変化させることができる。また、単位容量Ｃとして
、トランジスタのベース‐コレクタ間結合容量Ｃｊｃを
用いることにより、このベース‐コレクタ間結合容量Ｃ
ｊｃでＣＲ時定数回路の容量Ｃを切り換えても抵抗素子
Ｒには直流電流が流れなく、しかもベース‐コレクタ間
結合容量Ｃｊｃが１０〔ｆＦ〕程度であることから、ピ
コ秒オーダーで図３に示す如き直線性の良い遅延特性が
得られることになる。
と出力端子ＯＵＴ１ ，ＯＵＴ２ 間にそれぞれ挿入さ
れた抵抗Ｒａ，Ｒｂの各出力端に、Ｃ，２Ｃ，……，２
ｎ−１ Ｃなる容量を有するｎ段の容量素子Ｃａ１，Ｃ
ａ２，……，Ｃａｎ、Ｃｂ１，Ｃｂ２，……，Ｃｂｎの
各一端を共通接続し、これら各段の容量素子の各他端に
対し、入力信号Ｖｉｎと逆相の信号と基準電位レベルと
を選択的に印加することにより、ＣＲ時定数回路の時定
数を変化させることができる。また、単位容量Ｃとして
、トランジスタのベース‐コレクタ間結合容量Ｃｊｃを
用いることにより、このベース‐コレクタ間結合容量Ｃ
ｊｃでＣＲ時定数回路の容量Ｃを切り換えても抵抗素子
Ｒには直流電流が流れなく、しかもベース‐コレクタ間
結合容量Ｃｊｃが１０〔ｆＦ〕程度であることから、ピ
コ秒オーダーで図３に示す如き直線性の良い遅延特性が
得られることになる。
【００１１】なお、上記実施例では、ｎ段の容量素子Ｃ
ａ１〜Ｃａｎ、Ｃｂ１〜Ｃｂｎの各他端に印加する逆相
信号の信号レベルを入力信号のそれと同一（Ｋｎ ＝１
）とした場合について説明したが、Ｋｎ の値を任意に
設定することによって逆相信号の信号レベルを変化させ
ることも可能であり、これによっても遅延時間を小さく
したり、大きくしたりすることができる。また、上記実
施例においては、ｎ段の容量素子Ｃａ１〜Ｃａｎ、Ｃｂ
１〜Ｃｂｎの各他端に入力信号と逆相の信号を印加する
としたが、同相の信号を印加することも可能であり、こ
の場合には、
ａ１〜Ｃａｎ、Ｃｂ１〜Ｃｂｎの各他端に印加する逆相
信号の信号レベルを入力信号のそれと同一（Ｋｎ ＝１
）とした場合について説明したが、Ｋｎ の値を任意に
設定することによって逆相信号の信号レベルを変化させ
ることも可能であり、これによっても遅延時間を小さく
したり、大きくしたりすることができる。また、上記実
施例においては、ｎ段の容量素子Ｃａ１〜Ｃａｎ、Ｃｂ
１〜Ｃｂｎの各他端に入力信号と逆相の信号を印加する
としたが、同相の信号を印加することも可能であり、こ
の場合には、
【数７】の式において（２ｎ −１）の項
が消えることになり、又Ｋｎ ＝１とした方が良好な周
波数特性が得られることになる。さらには、上記実施例
では、単位容量Ｃとして、ベース‐エミッタ間が短絡さ
れたトランジスタのベース‐コレクタ間結合容量Ｃｊｃ
を用いるとしたが、コレクタ‐エミッタ間が短絡された
トランジスタのコレクタ‐基板間接合容量Ｃｊｓを用い
ても、同様の効果を得ることができる。ここに、トラン
ジスタのベース‐エミッタ間接合容量をＣｊｅとすると
、コレクタ‐基板間接合容量Ｃｊｓは、Ｃｊｓ＝Ｃｊｃ
＋Ｃｊｅで表される。
が消えることになり、又Ｋｎ ＝１とした方が良好な周
波数特性が得られることになる。さらには、上記実施例
では、単位容量Ｃとして、ベース‐エミッタ間が短絡さ
れたトランジスタのベース‐コレクタ間結合容量Ｃｊｃ
を用いるとしたが、コレクタ‐エミッタ間が短絡された
トランジスタのコレクタ‐基板間接合容量Ｃｊｓを用い
ても、同様の効果を得ることができる。ここに、トラン
ジスタのベース‐エミッタ間接合容量をＣｊｅとすると
、コレクタ‐基板間接合容量Ｃｊｓは、Ｃｊｓ＝Ｃｊｃ
＋Ｃｊｅで表される。
【００１２】
【発明の効果】以上説明したように、本発明によれば、
入力端子と出力端子間に挿入された抵抗素子の出力端に
、Ｃ，２Ｃ，……，２ｎ−１ Ｃなる容量を有するｎ段
の容量素子の各一端を共通接続し、これら各段の容量素
子の各他端に対して入力信号と逆相（若しくは同相）の
信号又は基準電位レベルを選択的に印加することにより
、ＣＲ時定数回路の時定数を変化させることができるの
で、入力信号を所望の遅延時間にて遅延できる効果があ
る。また、単位容量Ｃとして、トランジスタのベース‐
コレクタ間結合容量Ｃｊｃ若しくはコレクタ‐基板間接
合容量Ｃｊｓを用いることにより、このベース‐コレク
タ間結合容量Ｃｊｃ若しくはコレクタ‐基板間接合容量
ＣｊｓでＣＲ時定数回路の容量Ｃを切り換えても抵抗素
子には直流電流が流れないため、ピコ秒オーダーで、し
かも直線性の良い遅延特性が得られる効果もある。
入力端子と出力端子間に挿入された抵抗素子の出力端に
、Ｃ，２Ｃ，……，２ｎ−１ Ｃなる容量を有するｎ段
の容量素子の各一端を共通接続し、これら各段の容量素
子の各他端に対して入力信号と逆相（若しくは同相）の
信号又は基準電位レベルを選択的に印加することにより
、ＣＲ時定数回路の時定数を変化させることができるの
で、入力信号を所望の遅延時間にて遅延できる効果があ
る。また、単位容量Ｃとして、トランジスタのベース‐
コレクタ間結合容量Ｃｊｃ若しくはコレクタ‐基板間接
合容量Ｃｊｓを用いることにより、このベース‐コレク
タ間結合容量Ｃｊｃ若しくはコレクタ‐基板間接合容量
ＣｊｓでＣＲ時定数回路の容量Ｃを切り換えても抵抗素
子には直流電流が流れないため、ピコ秒オーダーで、し
かも直線性の良い遅延特性が得られる効果もある。
【図１】本発明による遅延回路の一実施例を示す回路図
である。
である。
【図２】図１の回路を簡略的に表した等価回路図である
。
。
【図３】本発明のシミュレーション結果を示す遅延特性
図である。
図である。
１ 差動増幅器
２１ 〜２ｎ 選択回路
ＩＮ１ ，ＩＮ２ 入力端子
ＯＵＴ１ ，ＯＵＴ２ 出力端子
Ｒａ，Ｒｂ 抵抗素子
Claims (2)
- 【請求項１】 遅延すべき入力信号が供給される入力
端子と、遅延された信号を導出する出力端子と、前記入
力端子と前記出力端子間に挿入された抵抗素子と、単位
容量をＣとするとき、各々Ｃ，２Ｃ，４Ｃ，……，２ｎ
−１ Ｃなる容量を有して各一端が前記抵抗素子の出力
端に共通接続されたｎ段の容量素子と、前記ｎ段の容量
素子の各他端に対して前記入力信号と逆相若しくは同相
の信号又は基準電位レベルを選択的に印加するｎ個の選
択手段とを具備したことを特徴とする遅延回路。 - 【請求項２】 前記容量素子の単位容量Ｃとして、ベ
ース‐エミッタ間若しくはコレクタ‐エミッタ間が短絡
されたトランジスタのベース‐コレクタ間接合容量若し
くはコレクタ‐基板間接合容量を用いたことを特徴とす
る請求項１記載の遅延回路。
Priority Applications (3)
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|---|---|---|---|
| JP05047391A JP3225527B2 (ja) | 1991-02-22 | 1991-02-22 | 遅延回路 |
| KR1019920002591A KR100195320B1 (ko) | 1991-02-22 | 1992-02-21 | 지연회로 |
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Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05047391A JP3225527B2 (ja) | 1991-02-22 | 1991-02-22 | 遅延回路 |
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|---|---|---|---|
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1992
- 1992-02-21 US US07/838,888 patent/US5175454A/en not_active Expired - Lifetime
- 1992-02-21 KR KR1019920002591A patent/KR100195320B1/ko not_active IP Right Cessation
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