JPH06291572A - 可変利得増幅回路 - Google Patents
可変利得増幅回路Info
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- JPH06291572A JPH06291572A JP5072268A JP7226893A JPH06291572A JP H06291572 A JPH06291572 A JP H06291572A JP 5072268 A JP5072268 A JP 5072268A JP 7226893 A JP7226893 A JP 7226893A JP H06291572 A JPH06291572 A JP H06291572A
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- circuit
- transistor
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Abstract
(57)【要約】
【目的】利得を回路外部から設定可能で、利得の設定誤
差が少なく、周波数特性が良好で、雑音が少ない可変利
得増幅器を提供する。 【構成】演算増幅器（１）の入力抵抗をそれぞれ所定の
導通抵抗を有する複数のトランジスタスイッチ（５−１
〜５−５）を並列接続した回路から構成し、制御端子
（７−１〜７−４）から加えられる制御信号によりトラ
ンジスタスイッチ（５−２〜５−５）を選択的にＯＮし
て、このＯＮしているトランジスタスイッチの数により
利得を可変する。
差が少なく、周波数特性が良好で、雑音が少ない可変利
得増幅器を提供する。 【構成】演算増幅器（１）の入力抵抗をそれぞれ所定の
導通抵抗を有する複数のトランジスタスイッチ（５−１
〜５−５）を並列接続した回路から構成し、制御端子
（７−１〜７−４）から加えられる制御信号によりトラ
ンジスタスイッチ（５−２〜５−５）を選択的にＯＮし
て、このＯＮしているトランジスタスイッチの数により
利得を可変する。
Description
【０００１】
【産業上の利用分野】本発明は外部から設定される情報
をもとに、利得を段階的に変えることのできる可変利得
増幅回路に関する。
をもとに、利得を段階的に変えることのできる可変利得
増幅回路に関する。
【０００２】
【従来の技術】従来、演算増幅器を反転増幅器として用
い、その帰還抵抗と入力抵抗との比を変えることにより
電圧利得を変える方法は一般に知られている。すなわ
ち、演算増幅器が理想的であるとして、その入力バイア
ス電流やオフセット等が無視できるとすると、反転増幅
器の電圧利得Ｇｖは，演算増幅器の電圧利得をＡ、入力
抵抗の価をＲｉ（Ω），帰還抵抗の価をＲｆ（Ω）とす
ると、 Ｇｖ＝Ｒｆ／（Ｒｉ＋（Ｒｆ＋Ｒｉ）／Ａ） で与えられ、ここで、 Ａ＞＞Ｒｆ／Ｒｉ＋１であれば、 Ｇｖ＝Ｒｆ／Ｒｉ となり、入力抵抗Ｒｉと帰還抵抗Ｒｆとの比を変えるこ
とでこの反転増幅器の電圧利得を変えることができる。
い、その帰還抵抗と入力抵抗との比を変えることにより
電圧利得を変える方法は一般に知られている。すなわ
ち、演算増幅器が理想的であるとして、その入力バイア
ス電流やオフセット等が無視できるとすると、反転増幅
器の電圧利得Ｇｖは，演算増幅器の電圧利得をＡ、入力
抵抗の価をＲｉ（Ω），帰還抵抗の価をＲｆ（Ω）とす
ると、 Ｇｖ＝Ｒｆ／（Ｒｉ＋（Ｒｆ＋Ｒｉ）／Ａ） で与えられ、ここで、 Ａ＞＞Ｒｆ／Ｒｉ＋１であれば、 Ｇｖ＝Ｒｆ／Ｒｉ となり、入力抵抗Ｒｉと帰還抵抗Ｒｆとの比を変えるこ
とでこの反転増幅器の電圧利得を変えることができる。
【０００３】図１０は従来のこの種の回路を示したもの
である。図１０において、１０は演算増幅器、２０はバ
イアス端子、３０は信号入力端子、４０は信号出力端
子、５０−１〜５０−４はトランジスタスイッチ、７０
−１〜７０−４は利得制御端子、８０−１〜８０−６は
抵抗である。
である。図１０において、１０は演算増幅器、２０はバ
イアス端子、３０は信号入力端子、４０は信号出力端
子、５０−１〜５０−４はトランジスタスイッチ、７０
−１〜７０−４は利得制御端子、８０−１〜８０−６は
抵抗である。
【０００４】演算増幅器１０の正相入力端子はバイアス
電位２０に接続されている。抵抗８０−１は入力抵抗で
あり、入力端子３０と演算増幅器１０の逆相入力端子と
の間に接続され、その価はＲｉ（Ω）である。抵抗８０
−２から抵抗８０−６までは帰還抵抗を構成し、演算増
幅器１０の出力端子４０と逆相入力端子との間に直列に
接続されている。また、トランジスタスイッチ５０−
１，５０−２，５０−３，５０−４はそれぞれ抵抗８０
−２，８０−３，８０−４，８０−５の両端に並列に接
続されている。トランジスタスイッチ５０−１〜５０−
４はそれぞれ制御端子７０−１〜７０−４の電圧に応じ
てＯＮ／ＯＦＦされる。
電位２０に接続されている。抵抗８０−１は入力抵抗で
あり、入力端子３０と演算増幅器１０の逆相入力端子と
の間に接続され、その価はＲｉ（Ω）である。抵抗８０
−２から抵抗８０−６までは帰還抵抗を構成し、演算増
幅器１０の出力端子４０と逆相入力端子との間に直列に
接続されている。また、トランジスタスイッチ５０−
１，５０−２，５０−３，５０−４はそれぞれ抵抗８０
−２，８０−３，８０−４，８０−５の両端に並列に接
続されている。トランジスタスイッチ５０−１〜５０−
４はそれぞれ制御端子７０−１〜７０−４の電圧に応じ
てＯＮ／ＯＦＦされる。
【０００５】この回路においては、入力抵抗８０−１を
固定にし、トランジスタスイッチ５０−１，５０−２，
５０−３，５０−４を制御端子７０−１〜７０−４の電
圧に応じてＯＮ／ＯＦＦ制御することにより、帰還抵
抗、すなわち、抵抗８０−２〜８０−６の呈する抵抗を
可変にして、この反転増幅器の電圧利得を５段階に可変
する。
固定にし、トランジスタスイッチ５０−１，５０−２，
５０−３，５０−４を制御端子７０−１〜７０−４の電
圧に応じてＯＮ／ＯＦＦ制御することにより、帰還抵
抗、すなわち、抵抗８０−２〜８０−６の呈する抵抗を
可変にして、この反転増幅器の電圧利得を５段階に可変
する。
【０００６】しかしながら、上記従来の回路において
は、トランジスタスイッチ５０−１〜５０−４の導通時
の抵抗（ＯＮ抵抗）は割合に高く、帰還抵抗８０−２〜
８０−５の抵抗値と比べて無視できない。したがって、
トランジスタスイッチ５０−１〜５０−４がＯＮしてい
る状態でも、抵抗８０−２〜８０−５とトランジスタス
イッチ５０−１〜５０−４のＯＮ抵抗との合成抵抗とな
り、設定利得に誤差が生じることになる。
は、トランジスタスイッチ５０−１〜５０−４の導通時
の抵抗（ＯＮ抵抗）は割合に高く、帰還抵抗８０−２〜
８０−５の抵抗値と比べて無視できない。したがって、
トランジスタスイッチ５０−１〜５０−４がＯＮしてい
る状態でも、抵抗８０−２〜８０−５とトランジスタス
イッチ５０−１〜５０−４のＯＮ抵抗との合成抵抗とな
り、設定利得に誤差が生じることになる。
【０００７】また、モノシリックＩＣでこの回路を実現
しようとした場合、抵抗８０−２〜８０−５の値とトラ
ンジスタスイッチ５０−１〜５０−４のＯＮ抵抗値とは
独立にばらつき、変動するので、さらに設定利得に誤
差、変動が生じやすい。
しようとした場合、抵抗８０−２〜８０−５の値とトラ
ンジスタスイッチ５０−１〜５０−４のＯＮ抵抗値とは
独立にばらつき、変動するので、さらに設定利得に誤
差、変動が生じやすい。
【０００８】そこで、このトランジスタスイッチ５０−
１〜５０−４のＯＮ抵抗による設定誤差を軽減するに
は、トランジスタスイッチ５０−１〜５０−４のＯＮ抵
抗を極力小さくし、各抵抗８０−２〜８０−５の値をで
きるだけ大きくしなければならない。
１〜５０−４のＯＮ抵抗による設定誤差を軽減するに
は、トランジスタスイッチ５０−１〜５０−４のＯＮ抵
抗を極力小さくし、各抵抗８０−２〜８０−５の値をで
きるだけ大きくしなければならない。
【０００９】しかし、トランジスタスイッチ５０−１〜
５０−４のＯＮ抵抗を小さくするために、例えばトラン
ジスタスイッチ５０−１〜５０−４の形状を大きくする
などの手法をとる必要があり、こうすると同時に寄生容
量も大きくなって、この寄生容量のため高い周波数で利
得が取れなくなってしまう。
５０−４のＯＮ抵抗を小さくするために、例えばトラン
ジスタスイッチ５０−１〜５０−４の形状を大きくする
などの手法をとる必要があり、こうすると同時に寄生容
量も大きくなって、この寄生容量のため高い周波数で利
得が取れなくなってしまう。
【００１０】また、各抵抗８０−２〜８０−５の抵抗値
を大きくすると、抵抗から発生する熱雑音が大きくなっ
て、この可変利得増幅回路の入力換算雑音が悪くなって
しまうという不具合がある。
を大きくすると、抵抗から発生する熱雑音が大きくなっ
て、この可変利得増幅回路の入力換算雑音が悪くなって
しまうという不具合がある。
【００１１】
【発明が解決しようとする課題】上述のごとく、従来の
可変利得増幅回路では、設定利得に誤差が生じやすいと
いう不具合があり、また、この不具合を軽減するために
スイッチの形状を大きくし、抵抗値を大きくする必要が
あるが、この場合、高周波での利得が取れなくなった
り、雑音が多くなるなどの問題が生じた。
可変利得増幅回路では、設定利得に誤差が生じやすいと
いう不具合があり、また、この不具合を軽減するために
スイッチの形状を大きくし、抵抗値を大きくする必要が
あるが、この場合、高周波での利得が取れなくなった
り、雑音が多くなるなどの問題が生じた。
【００１２】そこで、本発明はこの問題点を除去し、利
得の設定誤差が少なく、かつ周波数特性が良好で、雑音
が少ない可変利得増幅器を提供することを目的とする。
得の設定誤差が少なく、かつ周波数特性が良好で、雑音
が少ない可変利得増幅器を提供することを目的とする。
【００１３】
【課題を解決するための手段】上記目的を達成するた
め、本発明は、正相入力端子がバイアス電位に接続さ
れ、逆相入力端子と信号入力端子との間に入力抵抗が設
けられ、前記逆相入力端子と出力端子の間に帰還抵抗が
設けられた演算増幅器からなる可変利得増幅回路におい
て、前記入力抵抗または前記帰還抵抗の少なくとを一方
をそれぞれ所定の導通抵抗を有する複数のトランジスタ
スイッチを並列接続した回路から構成し、前記複数のト
ランジスタスイッチの内の所定の数のトランジスタスイ
ッチを導通状態に制御することにより利得を可変するよ
うにしたことを特徴とする。
め、本発明は、正相入力端子がバイアス電位に接続さ
れ、逆相入力端子と信号入力端子との間に入力抵抗が設
けられ、前記逆相入力端子と出力端子の間に帰還抵抗が
設けられた演算増幅器からなる可変利得増幅回路におい
て、前記入力抵抗または前記帰還抵抗の少なくとを一方
をそれぞれ所定の導通抵抗を有する複数のトランジスタ
スイッチを並列接続した回路から構成し、前記複数のト
ランジスタスイッチの内の所定の数のトランジスタスイ
ッチを導通状態に制御することにより利得を可変するよ
うにしたことを特徴とする。
【００１４】
【作用】本発明では、入力抵抗および帰還抵抗の少なく
とも一方をそれぞれ所定の導通抵抗を有する複数のトラ
ンジスタスイッチを並列接続した回路から構成したの
で、トランジスタスイッチ導通抵抗の絶対値にばらつき
があっても、相対的なばらつきが小さければ、利得の設
定誤差を少なくすることができる。また、この回路をモ
ノリシックＩＣで実現する場合、トランジスタスイッチ
導通抵抗の素子間の相対的なばらつきが比較的小さいの
で、利得の設定誤差が少なく、周波数特性が良好で、雑
音が少ない可変利得増幅器を実現できる。
とも一方をそれぞれ所定の導通抵抗を有する複数のトラ
ンジスタスイッチを並列接続した回路から構成したの
で、トランジスタスイッチ導通抵抗の絶対値にばらつき
があっても、相対的なばらつきが小さければ、利得の設
定誤差を少なくすることができる。また、この回路をモ
ノリシックＩＣで実現する場合、トランジスタスイッチ
導通抵抗の素子間の相対的なばらつきが比較的小さいの
で、利得の設定誤差が少なく、周波数特性が良好で、雑
音が少ない可変利得増幅器を実現できる。
【００１５】
【実施例】図１は、本発明の一実施例であって、制御信
号によって入力抵抗を変え、５段階に利得を設定できる
可変利得増幅器を示している。図１において、１は演算
増幅器、２はバイアス端子、３は信号入力端子、４は信
号出力端子、５−１〜５−６はトランジスタスイッチ、
６はトランジスタスイッチ５−１および５−６をＯＮさ
せる電圧信号が入力される入力端子、７−１〜７−４は
トランジスタスイッチ５−２〜５−５を選択的にＯＮ／
ＯＦＦさせる電圧信号が入力される制御端子である。こ
こで、トランジスタスイッチ５−１〜５−６の形状はす
べて同じとする。
号によって入力抵抗を変え、５段階に利得を設定できる
可変利得増幅器を示している。図１において、１は演算
増幅器、２はバイアス端子、３は信号入力端子、４は信
号出力端子、５−１〜５−６はトランジスタスイッチ、
６はトランジスタスイッチ５−１および５−６をＯＮさ
せる電圧信号が入力される入力端子、７−１〜７−４は
トランジスタスイッチ５−２〜５−５を選択的にＯＮ／
ＯＦＦさせる電圧信号が入力される制御端子である。こ
こで、トランジスタスイッチ５−１〜５−６の形状はす
べて同じとする。
【００１６】演算増幅器１の正相入力端子は、バイアス
電位２に接続されている。トランジスタスイッチ５−１
〜５−５は信号入力端子３と演算増幅器１の逆相入力端
子との間に接続され、入力抵抗を構成する。トランジス
タスイッチ５−６は帰還抵抗として用いられている。こ
れらトランジスタスイッチ５−１〜５−６のうち、トラ
ンジスタスイッチ５−１と５−６は入力端子６から加え
られる電圧信号により常時導通状態にあり、トランジス
タスイッチ５−２，５−３，５−４，５−５は制御端子
７−１，７−２，７−３，７−４から加えられる電圧信
号により選択的にＯＮ／ＯＦＦ制御される。
電位２に接続されている。トランジスタスイッチ５−１
〜５−５は信号入力端子３と演算増幅器１の逆相入力端
子との間に接続され、入力抵抗を構成する。トランジス
タスイッチ５−６は帰還抵抗として用いられている。こ
れらトランジスタスイッチ５−１〜５−６のうち、トラ
ンジスタスイッチ５−１と５−６は入力端子６から加え
られる電圧信号により常時導通状態にあり、トランジス
タスイッチ５−２，５−３，５−４，５−５は制御端子
７−１，７−２，７−３，７−４から加えられる電圧信
号により選択的にＯＮ／ＯＦＦ制御される。
【００１７】例えば、トランジスタスイッチ５−２，５
−３，５−４，５−５がすべてＯＦＦの時には、この可
変利得増幅器の利得はトランジスタスイッチ５−１と５
−６の導通抵抗の比だけできまり、利得は１倍（０ｄ
Ｂ）となる。
−３，５−４，５−５がすべてＯＦＦの時には、この可
変利得増幅器の利得はトランジスタスイッチ５−１と５
−６の導通抵抗の比だけできまり、利得は１倍（０ｄ
Ｂ）となる。
【００１８】また、トランジスタスイッチ５−２，５−
３，５−４，５−５のうち、どれか１つがＯＮしている
時は２倍（６．０ｄＢ），２つがＯＮしている時は３倍
（９．５ｄＢ），３つがＯＮしている時は４倍（１２．
０ｄＢ），４つがＯＮしている時は５倍（１４．０ｄ
Ｂ）になる。
３，５−４，５−５のうち、どれか１つがＯＮしている
時は２倍（６．０ｄＢ），２つがＯＮしている時は３倍
（９．５ｄＢ），３つがＯＮしている時は４倍（１２．
０ｄＢ），４つがＯＮしている時は５倍（１４．０ｄ
Ｂ）になる。
【００１９】図１ではトランジスタスイッチ５−６から
なる帰還抵抗を固定にし、トランジスタスイッチ５−１
〜５−５からなる入力抵抗を可変としたが、帰還抵抗を
可変にし、入力抵抗を固定にした回路も同様に実現でき
る。これらの場合に、固定側の抵抗には、トランジスタ
スイッチを用いず他の固定抵抗を用いても良い。
なる帰還抵抗を固定にし、トランジスタスイッチ５−１
〜５−５からなる入力抵抗を可変としたが、帰還抵抗を
可変にし、入力抵抗を固定にした回路も同様に実現でき
る。これらの場合に、固定側の抵抗には、トランジスタ
スイッチを用いず他の固定抵抗を用いても良い。
【００２０】図２は、本発明の他の実施例で、トランジ
スタスイッチ５−１〜５−５を信号入力端子３と演算増
幅器１の逆相入力端子との間に並列に接続して入力抵抗
を構成し、トランジスタスイッチ５−６〜５−１０を演
算増幅器１の逆相入力端子と出力端子の間に並列に接続
して帰還抵抗を構成し、入力抵抗、帰還抵抗共に可変に
した場合を示す。
スタスイッチ５−１〜５−５を信号入力端子３と演算増
幅器１の逆相入力端子との間に並列に接続して入力抵抗
を構成し、トランジスタスイッチ５−６〜５−１０を演
算増幅器１の逆相入力端子と出力端子の間に並列に接続
して帰還抵抗を構成し、入力抵抗、帰還抵抗共に可変に
した場合を示す。
【００２１】これらトランジスタスイッチ５−１〜５−
１０のうち、トランジスタスイッチ５−１と５−６は常
時導通状態にあり、トランジスタスイッチ５−２〜５−
５、５−７〜５−１０は制御端子７−１〜７−８に加え
られる電圧信号によりそれぞれ選択的にＯＮ／ＯＦＦ制
御される。
１０のうち、トランジスタスイッチ５−１と５−６は常
時導通状態にあり、トランジスタスイッチ５−２〜５−
５、５−７〜５−１０は制御端子７−１〜７−８に加え
られる電圧信号によりそれぞれ選択的にＯＮ／ＯＦＦ制
御される。
【００２２】ここで、これら２組のトランジスタスイッ
チ、すなわちトランジスタスイッチ５−１〜５−５およ
びトランジスタスイッチ５−６〜５−１０のうち導通状
態にあるものの個数と、この可変利得増幅器の利得との
関係を示すと図３のようになる。すなわち、この実施例
では、０．２〜５倍の広い範囲で可変利得増幅器の利得
を変えることが可能になる。
チ、すなわちトランジスタスイッチ５−１〜５−５およ
びトランジスタスイッチ５−６〜５−１０のうち導通状
態にあるものの個数と、この可変利得増幅器の利得との
関係を示すと図３のようになる。すなわち、この実施例
では、０．２〜５倍の広い範囲で可変利得増幅器の利得
を変えることが可能になる。
【００２３】図４〜図６は、ＭＯＳトランジスタを使っ
て図１、図２のトランジスタスイッチ５−１〜５−１０
を実現した場合の回路例を示したものでるである。
て図１、図２のトランジスタスイッチ５−１〜５−１０
を実現した場合の回路例を示したものでるである。
【００２４】図４ではＮチャネルＭＯＳトランジスタ、
図５ではＰチャネルＭＯＳトランジスタ、図６ではＣＭ
ＯＳトランジスタを用いてそれぞれトランジスタスイッ
チを実現している。
図５ではＰチャネルＭＯＳトランジスタ、図６ではＣＭ
ＯＳトランジスタを用いてそれぞれトランジスタスイッ
チを実現している。
【００２５】ここで、図４の５１−３，５１−４，図５
の５２−３，５２−４，図６の５３−６，５３−７は信
号入出力端子であり、図４の５１−５，図５の５２−
５，図６の５３−５はトランジスタスイッチのＯＮ／Ｏ
ＦＦ制御端子である。
の５２−３，５２−４，図６の５３−６，５３−７は信
号入出力端子であり、図４の５１−５，図５の５２−
５，図６の５３−５はトランジスタスイッチのＯＮ／Ｏ
ＦＦ制御端子である。
【００２６】図４ではＯＮ／ＯＦＦ制御端子５１−５を
ハイレベルにしたとき、図５ではＯＮ／ＯＦＦ制御端子
５２−５をローレベルにしたとき、図６ではＯＮ／ＯＦ
Ｆ制御端子５３−５をハイレベルにしたとき、それぞれ
このトランジスタスイッチスイッチはＯＮになりる。
ハイレベルにしたとき、図５ではＯＮ／ＯＦＦ制御端子
５２−５をローレベルにしたとき、図６ではＯＮ／ＯＦ
Ｆ制御端子５３−５をハイレベルにしたとき、それぞれ
このトランジスタスイッチスイッチはＯＮになりる。
【００２７】ところで、ＭＯＳトランジスタスイッチの
導通抵抗は、バイアス電位（ソース・ゲート感電圧）に
よって変化する。この導通抵抗とバイアス電位の関係を
ＰチャネルＭＯＳを例にして図７に示す。このようにＭ
ＯＳトランジスタスイッチはバイアス電位によってその
導通抵抗値が変わるため、入力信号の振幅が大きくなる
と出力信号の歪率が悪くなるが、図７のＡに示したよう
な範囲のなるべく抵抗変化が少ないようなバイアス点で
このＭＯＳトランジスタスイッチを動作させるようにす
ると、さほど歪率が悪くなることがない。
導通抵抗は、バイアス電位（ソース・ゲート感電圧）に
よって変化する。この導通抵抗とバイアス電位の関係を
ＰチャネルＭＯＳを例にして図７に示す。このようにＭ
ＯＳトランジスタスイッチはバイアス電位によってその
導通抵抗値が変わるため、入力信号の振幅が大きくなる
と出力信号の歪率が悪くなるが、図７のＡに示したよう
な範囲のなるべく抵抗変化が少ないようなバイアス点で
このＭＯＳトランジスタスイッチを動作させるようにす
ると、さほど歪率が悪くなることがない。
【００２８】図８に、演算増幅器１の回路例を示す。こ
の回路では抵抗１４−１〜１４−６を負荷としたＮＰＮ
トランジスタ１１−１〜１１−６で構成した差動増幅器
を３段従属接続し、出力段はＮＰＮトランジスタ１１−
７のエミッタフォロア段とＰＮＰトランジスタ１１−８
のエミッタフォロア段から成り立っている。図８におい
て、１２−１は正相入力端子、１２−２は逆層入力端
子、１２−３は出力端子、１２−４は電源端子、１３−
１〜１３−４は定電流源で、容量１５−１，１５−２は
位相補償用の容量である。この演算増幅器１はバイアス
電位を比較的、導通抵抗の変化の少ない電源電圧付近で
使用することができる。また、周波数特性も広域化でき
る。
の回路では抵抗１４−１〜１４−６を負荷としたＮＰＮ
トランジスタ１１−１〜１１−６で構成した差動増幅器
を３段従属接続し、出力段はＮＰＮトランジスタ１１−
７のエミッタフォロア段とＰＮＰトランジスタ１１−８
のエミッタフォロア段から成り立っている。図８におい
て、１２−１は正相入力端子、１２−２は逆層入力端
子、１２−３は出力端子、１２−４は電源端子、１３−
１〜１３−４は定電流源で、容量１５−１，１５−２は
位相補償用の容量である。この演算増幅器１はバイアス
電位を比較的、導通抵抗の変化の少ない電源電圧付近で
使用することができる。また、周波数特性も広域化でき
る。
【００２９】図７に示した抵抗特性を持つ図５に示した
構成のＰチャネルＭＯＳスイッチと、図８に示した演算
増幅器１を使って図１の回路を構成した場合の入出力特
性を、回路解析プログラムでシミュレイションした結果
を、図９に示す。図では利得が１倍（０ｄＢ）の場合と
５倍（１４．０ｄＢ）の場合について、それぞれ出力レ
ベルｖ0 と高周波歪率ηを図示した。出力振幅が−２５
ｄＢｖ以下のところでは−４０ｄＢ以下の歪率を実現で
きる。
構成のＰチャネルＭＯＳスイッチと、図８に示した演算
増幅器１を使って図１の回路を構成した場合の入出力特
性を、回路解析プログラムでシミュレイションした結果
を、図９に示す。図では利得が１倍（０ｄＢ）の場合と
５倍（１４．０ｄＢ）の場合について、それぞれ出力レ
ベルｖ0 と高周波歪率ηを図示した。出力振幅が−２５
ｄＢｖ以下のところでは−４０ｄＢ以下の歪率を実現で
きる。
【００３０】
【発明の効果】以上説明したように、この発明では、入
力抵抗および帰還抵抗の少なくとも一方をそれぞれ所定
の導通抵抗を有する複数のトランジスタスイッチを並列
接続した回路から構成し、ＯＮしているトランジスタス
イッチの数を変えることにより利得を可変するように構
成したので、利得の設定誤差が少なく、かつ周波数特性
が良好で、雑音が少ない可変利得増幅器を提供すること
ができるという効果を奏する。
力抵抗および帰還抵抗の少なくとも一方をそれぞれ所定
の導通抵抗を有する複数のトランジスタスイッチを並列
接続した回路から構成し、ＯＮしているトランジスタス
イッチの数を変えることにより利得を可変するように構
成したので、利得の設定誤差が少なく、かつ周波数特性
が良好で、雑音が少ない可変利得増幅器を提供すること
ができるという効果を奏する。
【図１】本発明の可変利得増幅回路の一実施例を示す回
路図。
路図。
【図２】本発明の可変利得増幅回路の他の実施例を示す
回路図。
回路図。
【図３】図２で示した可変利得増幅回路の利得を示した
表。
表。
【図４】ＮチャネルＭＯＳトランジスタを用いたトラン
ジスタスイッチの構成例を示す回路図。
ジスタスイッチの構成例を示す回路図。
【図５】ＰチャネルＭＯＳトランジスタを用いたトラン
ジスタスイッチの構成例を示す回路図。
ジスタスイッチの構成例を示す回路図。
【図６】ＣＭＯＳトランジスタを用いたトランジスタス
イッチの構成例を示す回路図。
イッチの構成例を示す回路図。
【図７】図５に示したトランジスタスイッチの導通抵抗
とバイアス電位との関係を示す特性図。
とバイアス電位との関係を示す特性図。
【図８】演算増幅器の一例を示す回路図。
【図９】図５に示したトランジスタスイッチと図８に示
した演算増幅器で図１に示す可変利得増幅回路を実現し
た場合の入出力特性のシミュレイション結果を示す図。
した演算増幅器で図１に示す可変利得増幅回路を実現し
た場合の入出力特性のシミュレイション結果を示す図。
【図１０】従来の可変利得増幅回路の一実施例を示す回
路図。
路図。
１、１０ 演算増幅器 ２、２０ バイアス電圧端子 ３、３０ 入力端子 ４、４０ 出力端子 ５−１〜５−６、５０−１〜５０−４ トランジスタ
スイッチ ６ 入力端子 ７−１〜７−４、７０−１〜７０−４ 制御端子 １１−１〜１１−７ ＮＰＮトランジスタ １１−８ ＰＮＰトランジスタ １２−１ 正相入力端子 １２−２ 逆相入力端子 １２−３ 出力端子 １２−４ 電源端子 １３−１〜１３−４ 定電流源 １４−１〜１４−７、８０−１〜８０−６ 抵抗 １５−１、１５−２ 容量 ５１−１、５１−２ ＮチャネルＭＯＳトランジスタ ５２−１、５２−２ ＰチャネルＭＯＳトランジスタ ５３−１〜５３−４ ＣＭＯＳトランジスタ ５１−３、５１−４、５２−３、５２−４、５３−６、
５３−７ 信号入出力端子 ５１−５、５２−５、５３−５ 制御端子
スイッチ ６ 入力端子 ７−１〜７−４、７０−１〜７０−４ 制御端子 １１−１〜１１−７ ＮＰＮトランジスタ １１−８ ＰＮＰトランジスタ １２−１ 正相入力端子 １２−２ 逆相入力端子 １２−３ 出力端子 １２−４ 電源端子 １３−１〜１３−４ 定電流源 １４−１〜１４−７、８０−１〜８０−６ 抵抗 １５−１、１５−２ 容量 ５１−１、５１−２ ＮチャネルＭＯＳトランジスタ ５２−１、５２−２ ＰチャネルＭＯＳトランジスタ ５３−１〜５３−４ ＣＭＯＳトランジスタ ５１−３、５１−４、５２−３、５２−４、５３−６、
５３−７ 信号入出力端子 ５１−５、５２−５、５３−５ 制御端子
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｍ 1/74 9065−5Ｊ
Claims (3)
- 【請求項１】 正相入力端子がバイアス電位に接続さ
れ、逆相入力端子と信号入力端子との間に入力抵抗が設
けられ、前記逆相入力端子と出力端子の間に帰還抵抗が
設けられた演算増幅器からなる可変利得増幅回路におい
て、 前記入力抵抗または前記帰還抵抗の少なくとも一方をそ
れぞれ所定の導通抵抗を有する複数のトランジスタスイ
ッチを並列接続した回路から構成し、 前記複数のトランジスタスイッチの内の所定の数のトラ
ンジスタスイッチを導通状態に制御することにより利得
を可変するようにしたことを特徴とする可変利得増幅回
路。 - 【請求項２】 前記入力抵抗は、 それぞれ所定の導通抵抗を有するＭ個のトランジスタス
イッチを並列接続した第１の回路を具備し、 前記帰還抵抗は、 それぞれ所定の導通抵抗を有するＮ個のトランジスタス
イッチを並列接続したの第２の回路を具備し、 前記第１の回路のＭ個のトランジスタスイッチのうちｍ
個を導通状態にし、前記第２の回路のＮ個のトランジス
タスイッチのうちｎ個を導通状態にし、 前記ｍとｎとの比を変えることにより利得を可変にする
ことを特徴とする請求項１記載の可変利得増幅回路。 - 【請求項３】 前記トランジスタスイッチを、その導通
抵抗の変化が少ないバイアス電位付近で動作させること
を特徴とする請求項１または請求項２記載の可変利得増
幅回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5072268A JPH06291572A (ja) | 1993-03-30 | 1993-03-30 | 可変利得増幅回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5072268A JPH06291572A (ja) | 1993-03-30 | 1993-03-30 | 可変利得増幅回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06291572A true JPH06291572A (ja) | 1994-10-18 |
Family
ID=13484375
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5072268A Pending JPH06291572A (ja) | 1993-03-30 | 1993-03-30 | 可変利得増幅回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06291572A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11298270A (ja) * | 1998-04-15 | 1999-10-29 | Nec Corp | Ｐｇａ（プログラマブル・ゲインアンプ）回路 |
| JP2008299716A (ja) * | 2007-06-01 | 2008-12-11 | Panasonic Corp | 電圧発生回路、アナログ・デジタル変換回路、イメージセンサシステム |
| US8964926B2 (en) | 2011-02-03 | 2015-02-24 | Mitsubishi Electric Corporation | Ex-core nuclear instrumentation system |
-
1993
- 1993-03-30 JP JP5072268A patent/JPH06291572A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11298270A (ja) * | 1998-04-15 | 1999-10-29 | Nec Corp | Ｐｇａ（プログラマブル・ゲインアンプ）回路 |
| JP2008299716A (ja) * | 2007-06-01 | 2008-12-11 | Panasonic Corp | 電圧発生回路、アナログ・デジタル変換回路、イメージセンサシステム |
| US8964926B2 (en) | 2011-02-03 | 2015-02-24 | Mitsubishi Electric Corporation | Ex-core nuclear instrumentation system |
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