JPS60254905A - バイポーラ増幅器回路 - Google Patents
バイポーラ増幅器回路Info
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- JPS60254905A JPS60254905A JP60103630A JP10363085A JPS60254905A JP S60254905 A JPS60254905 A JP S60254905A JP 60103630 A JP60103630 A JP 60103630A JP 10363085 A JP10363085 A JP 10363085A JP S60254905 A JPS60254905 A JP S60254905A
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- transistor
- collector
- resistor
- amplifier circuit
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- H03F3/4508—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier using bipolar transistors as the active amplifying circuit
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- H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
- H03F2203/45—Indexing scheme relating to differential amplifiers
- H03F2203/45251—Indexing scheme relating to differential amplifiers the dif amp has a cross coupling circuit in the source circuit of the amplifying transistors
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- H03F2203/45318—Indexing scheme relating to differential amplifiers the AAC comprising a cross coupling circuit, e.g. two extra transistors cross coupled
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- H03F2203/45376—Indexing scheme relating to differential amplifiers the AAC comprising one or more discrete resistors as shunts between collectors or drains
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- H03F2203/45702—Indexing scheme relating to differential amplifiers the LC comprising two resistors
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Amplifiers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、差動増幅器段を備え、−導電形の複数のトラ
ンジスタからなるバイポーラ増幅器回路に関する。
ンジスタからなるバイポーラ増幅器回路に関する。
バイポーラ増幅器またはコンパレータは２つの入力信号
を比較し、その判定に応じて高い出力レベル又は低い出
力レベルのいずれかを持つ。判定基準は、入力信号の差
が正であるか負であるかということが多い。ディジタル
回路においては主として信号高低差および所定の負荷抵
抗によって決まる損失電力を少なく保つためには、必要
な信号高低差が小さいことが望ましい。他方では、所定
のレベルを有し且つｃ高周波の）タイピングラスタにあ
る出力撮幅を有する再現性のある回路は、ある最小の信
号高低差および相応に高い帯域幅を要求する。
を比較し、その判定に応じて高い出力レベル又は低い出
力レベルのいずれかを持つ。判定基準は、入力信号の差
が正であるか負であるかということが多い。ディジタル
回路においては主として信号高低差および所定の負荷抵
抗によって決まる損失電力を少なく保つためには、必要
な信号高低差が小さいことが望ましい。他方では、所定
のレベルを有し且つｃ高周波の）タイピングラスタにあ
る出力撮幅を有する再現性のある回路は、ある最小の信
号高低差および相応に高い帯域幅を要求する。
高い感度を有する要求されるコンパレータ回路または演
算増幅器回路の従来技術によれば、十分に高い増幅度を
得るために、一連の構成素子がしばしば多段に構成され
るか、または負荷回路に定電流回路を有する１、これら
の回路構成はもちろん帯域幅を制限する。
算増幅器回路の従来技術によれば、十分に高い増幅度を
得るために、一連の構成素子がしばしば多段に構成され
るか、または負荷回路に定電流回路を有する１、これら
の回路構成はもちろん帯域幅を制限する。
電流モードロジック（ＯＭＬ）とも称せられる従来の電
流スイッチング式コンパレータ回路（コれにより、トラ
ンジスタが飽和に達し得ないために短いスイッチング時
間が得られる）は、従来の技術では約５００ｍＶの信号
高低差を必要とする。
流スイッチング式コンパレータ回路（コれにより、トラ
ンジスタが飽和に達し得ないために短いスイッチング時
間が得られる）は、従来の技術では約５００ｍＶの信号
高低差を必要とする。
差動回路（まなおも約２０１１＋ｎＶの信号高低差で動
作し、もちろん電流は５０Ωの負荷抵抗の場合に常にな
おも４ ｍＡとなる。
作し、もちろん電流は５０Ωの負荷抵抗の場合に常にな
おも４ ｍＡとなる。
本発明の目的は、非常に僅かな信号高低差においても十
分に再現性があり、しかも僅かしか構成素子を必要とし
ない高感度のコンノくレータを提供することにある。
分に再現性があり、しかも僅かしか構成素子を必要とし
ない高感度のコンノくレータを提供することにある。
上記目的は本発明によれば、差動増幅器段を構成するト
ランジスタはコレクタを交差状に相手方の供給電位に置
かれ、前記トランジスタのコレクタ回路（（はそれぞれ
抵抗が設けられている一導電形のトランジスタからなる
〕（イポーラ増幅器回路において、前記抵抗と差動増幅
器トランジスタとの間にそれぞれ２つの制御トランジス
タのコレクタ・エミッタ区間が接続され、これらの制御
トランジスタのベースにコンブリメンタルな入力信号が
与えられ、これらの制御トランジスタのコレクタにはコ
ンブリメンタルな出力信号が生じるようになっているこ
とによって達成される。
ランジスタはコレクタを交差状に相手方の供給電位に置
かれ、前記トランジスタのコレクタ回路（（はそれぞれ
抵抗が設けられている一導電形のトランジスタからなる
〕（イポーラ増幅器回路において、前記抵抗と差動増幅
器トランジスタとの間にそれぞれ２つの制御トランジス
タのコレクタ・エミッタ区間が接続され、これらの制御
トランジスタのベースにコンブリメンタルな入力信号が
与えられ、これらの制御トランジスタのコレクタにはコ
ンブリメンタルな出力信号が生じるようになっているこ
とによって達成される。
本発明の一実施態様によれば、制御トランジスタのエミ
ッタ間に抵抗が接続される。
ッタ間に抵抗が接続される。
以下、図面に示す実施例を参照しながら、本発明の作用
および効果について詳細に説明する。
および効果について詳細に説明する。
第１図は簡単なバイポーラ増幅器回路の本発明による第
１実施例を示し、第２図はバイポーラ増幅器回路の本発
明による第２実施列を示し、第３図は第２図に示された
本発明によるコンパレータ回路の信号走行時間と感度と
の間の関係を示す特性図である。
１実施例を示し、第２図はバイポーラ増幅器回路の本発
明による第２実施列を示し、第３図は第２図に示された
本発明によるコンパレータ回路の信号走行時間と感度と
の間の関係を示す特性図である。
第１図に実施例として示された本発明による増幅器回路
は相補形トランジスタなしに構成されている。この回路
は負荷回路ばダイオード区間を備えた交差状に帰還結合
された差動増幅器段を使用している。差動増幅器段を構
成するトランジスタＴ１およびＴ２のエミッタは互いに
接続されて定電流回路Ｓの出力端に接続されておシ、こ
の定電流回路の他端は電圧供給源の電位Ｖオを有する。
は相補形トランジスタなしに構成されている。この回路
は負荷回路ばダイオード区間を備えた交差状に帰還結合
された差動増幅器段を使用している。差動増幅器段を構
成するトランジスタＴ１およびＴ２のエミッタは互いに
接続されて定電流回路Ｓの出力端に接続されておシ、こ
の定電流回路の他端は電圧供給源の電位Ｖオを有する。
定電流回路Ｓは例えば１ ｍＡの定電流工を供給し、そ
れの非常に高い内部インピーダンスにより差動増幅器段
の同相分抑制が改善される。
れの非常に高い内部インピーダンスにより差動増幅器段
の同相分抑制が改善される。
トランジスタＴ１のコレクタはトランジスタＴ２のベー
スに帰還結合され、同時に制御トランジスタＴ６のエミ
ッタに接続されている。これに対してトランジスタＴ２
のコレクタはトランジスタＴ１のベースに帰還結合され
、更にトランジスタＴ４のエミッタに接続されている。
スに帰還結合され、同時に制御トランジスタＴ６のエミ
ッタに接続されている。これに対してトランジスタＴ２
のコレクタはトランジスタＴ１のベースに帰還結合され
、更にトランジスタＴ４のエミッタに接続されている。
トランジスタＴ３のベースは増幅器の非反転入力端Ａを
形成し、供給電圧源の極Ｖ。０に抵抗Ｒ１を介して接続
されているコレクタからは非反転出力Ｑを取シ出すこと
ができる。同様に、トランジスタＴ４のベースには反転
入力端Ａがあり、それのコレクタには反転出力端Ｑおよ
び抵抗Ｒ２の一端があり、この抵抗の他端は供給電圧源
の極Ｖ。０と接続されている。
形成し、供給電圧源の極Ｖ。０に抵抗Ｒ１を介して接続
されているコレクタからは非反転出力Ｑを取シ出すこと
ができる。同様に、トランジスタＴ４のベースには反転
入力端Ａがあり、それのコレクタには反転出力端Ｑおよ
び抵抗Ｒ２の一端があり、この抵抗の他端は供給電圧源
の極Ｖ。０と接続されている。
差電圧Ｕ （Ａ）−〇 （Ａ）が正となると、即ちＵ（
Ａ）が上昇、Ｕ、（Ａ）が低下するものとすると、トラ
ンジスタＴ３がより導通状態となり、トランジスタＴ４
が阻止されはじめる。トランジスタＴ３を通るよシ高い
電流はトランジスタＴ２のより高いベース電流を生じさ
せ、このトランジスタＴ２はその際同様に高い電流を引
き込み、そのコレクタ・エミッタ電圧は低下する。トラ
ンジスタＴ４を通る同時に低い電流においてトランジス
タＴ２のコレクタをトランジスタＴ１のベースへ帰還結
合することによって、トランジスタＴ１のベース電流が
、したがってそのコレクタ電流が減衰させられる。トラ
ンジスタＴ１のコレクタのトランジスタＴ２のベースへ
の帰還結合を介してトランジスタＴ２のベース電流が再
び強められて増大する。この動きは、抵抗Ｒ１、トラン
ジスタＴ６およびＴ１を通る電流工１が最小となシ、抵
抗Ｒ２、トランジスタＴ４およびＴ２を通る電流工２が
最大になるまでの間持続する。ここで１最大１とは、ト
ランジスタが飽和に運するに及ばず、しかし電圧降下ｆ
２・Ｒ２が信号Ｑを発生するに十分であることを意味す
る。他方の電流路においては電流■１は出力端Ｑに高い
電位が現れるように小さくなければならない。トランジ
スタＴ１およびＴ２の相互の結合によって、Ａもしくは
Ａにとって最小の高低差しか必要でない。
Ａ）が上昇、Ｕ、（Ａ）が低下するものとすると、トラ
ンジスタＴ３がより導通状態となり、トランジスタＴ４
が阻止されはじめる。トランジスタＴ３を通るよシ高い
電流はトランジスタＴ２のより高いベース電流を生じさ
せ、このトランジスタＴ２はその際同様に高い電流を引
き込み、そのコレクタ・エミッタ電圧は低下する。トラ
ンジスタＴ４を通る同時に低い電流においてトランジス
タＴ２のコレクタをトランジスタＴ１のベースへ帰還結
合することによって、トランジスタＴ１のベース電流が
、したがってそのコレクタ電流が減衰させられる。トラ
ンジスタＴ１のコレクタのトランジスタＴ２のベースへ
の帰還結合を介してトランジスタＴ２のベース電流が再
び強められて増大する。この動きは、抵抗Ｒ１、トラン
ジスタＴ６およびＴ１を通る電流工１が最小となシ、抵
抗Ｒ２、トランジスタＴ４およびＴ２を通る電流工２が
最大になるまでの間持続する。ここで１最大１とは、ト
ランジスタが飽和に運するに及ばず、しかし電圧降下ｆ
２・Ｒ２が信号Ｑを発生するに十分であることを意味す
る。他方の電流路においては電流■１は出力端Ｑに高い
電位が現れるように小さくなければならない。トランジ
スタＴ１およびＴ２の相互の結合によって、Ａもしくは
Ａにとって最小の高低差しか必要でない。
差動増幅器段の負荷回路におけるダイオード区間により
、差動増幅器における電圧降下はベース電流により生ぜ
しめられる電圧降下を除き補償される。この部分補償は
、過渡範囲、即ち信号高低差Δ工・Ｒだけの出力信号変
化に必要な入力（差）電圧の範囲における高い差動的な
電流増幅度を得て、抵抗負荷を有する電流スイッチング
式差動増幅器に比べ係数、β／４（βはトランジスタの
小信号電流増幅度）だけ増幅度を上げるに十分である。
、差動増幅器における電圧降下はベース電流により生ぜ
しめられる電圧降下を除き補償される。この部分補償は
、過渡範囲、即ち信号高低差Δ工・Ｒだけの出力信号変
化に必要な入力（差）電圧の範囲における高い差動的な
電流増幅度を得て、抵抗負荷を有する電流スイッチング
式差動増幅器に比べ係数、β／４（βはトランジスタの
小信号電流増幅度）だけ増幅度を上げるに十分である。
関数ｏ（Ｑｌ＝ＩＰ（ｕ（ａ’）−Ｕ（Ａ））の最大傾
きの点を通る直線・と非常に大きな値Ｕ（Ａ）−Ｕ、
（Ａ ）に対するＵ （Ｑ） ｍａｘ 、 Ｕ （Ｑ
） ｍｉｎを通る横軸に平行な直線（漸近線）とめ交点
の差電圧として定義される過渡電圧は、第１図による本
発明による回路の場合、約２ ｍＶにしかならず、した
がって、はぼ係数２５だけ差動電流スイッチング式装置
が得る値より下にある。
きの点を通る直線・と非常に大きな値Ｕ（Ａ）−Ｕ、
（Ａ ）に対するＵ （Ｑ） ｍａｘ 、 Ｕ （Ｑ
） ｍｉｎを通る横軸に平行な直線（漸近線）とめ交点
の差電圧として定義される過渡電圧は、第１図による本
発明による回路の場合、約２ ｍＶにしかならず、した
がって、はぼ係数２５だけ差動電流スイッチング式装置
が得る値より下にある。
第１図によるコンパレータ回路の高い感度は、他方では
上限周波数もしくは信号走行時間の責務を負わせる。負
荷抵抗、即ち抵抗Ｒ１およびＲ２ならびに制御トランジ
スタＴ３およびＴ４の低い動的なコレクタ・エミッタ抵
抗と避は得ない寄生静電容量とから与えられる時定数の
他に、そのためにとりわけトランジスタＴ１およびＴ２
の遅くなった正帰還に責任がある。
上限周波数もしくは信号走行時間の責務を負わせる。負
荷抵抗、即ち抵抗Ｒ１およびＲ２ならびに制御トランジ
スタＴ３およびＴ４の低い動的なコレクタ・エミッタ抵
抗と避は得ない寄生静電容量とから与えられる時定数の
他に、そのためにとりわけトランジスタＴ１およびＴ２
の遅くなった正帰還に責任がある。
感にと信号走行時間との間の妥協を得るためには、第２
図に別の実施例として示されているバイポーラ増幅器の
本発明による回路を使用することが特に望ましい。第２
図は、トランジスタＴ３およびＴ４のエミッタ間に、負
帰還を生じさせる抵抗Ｒ３が設けられている点で第１図
と相違している。この場合に第１図におけると同じ要素
には同じ符号を付しである。
図に別の実施例として示されているバイポーラ増幅器の
本発明による回路を使用することが特に望ましい。第２
図は、トランジスタＴ３およびＴ４のエミッタ間に、負
帰還を生じさせる抵抗Ｒ３が設けられている点で第１図
と相違している。この場合に第１図におけると同じ要素
には同じ符号を付しである。
第２図において追加挿入された抵抗Ｒ６の種々の値選定
の信号走行時間および感度に対する作用が第５図の特性
図に示されている。この図においては信号走行時間が過
渡電圧に対する推移としてプロットされている。Ｒ３＝
ｏｏ（第１図の場合）については、信号走行時間が最大
で、過渡電圧が゛最小となる。抵抗Ｒ３の値が小さくな
ってゆくと、両変数は先ずは相反して変化してゆき、Ｒ
３−１にΩのところで、１０ ｍＶの過渡電圧において
０、７５ ｎｓθＣの走行時間最小値が達せられる。抵
抗Ｒ５の値がもつと小さくなると、走行時間も過渡電圧
も増大する。Ｒ３＝ＩＭｌの最適動作点において、同じ
（５０Ωの）抵抗負荷および同じ電流における差動電流
スイッチング式コンパレータに比べて、６倍高い走行時
間と同時に入力過渡電圧の５分の１への減少が達成され
る。
の信号走行時間および感度に対する作用が第５図の特性
図に示されている。この図においては信号走行時間が過
渡電圧に対する推移としてプロットされている。Ｒ３＝
ｏｏ（第１図の場合）については、信号走行時間が最大
で、過渡電圧が゛最小となる。抵抗Ｒ３の値が小さくな
ってゆくと、両変数は先ずは相反して変化してゆき、Ｒ
３−１にΩのところで、１０ ｍＶの過渡電圧において
０、７５ ｎｓθＣの走行時間最小値が達せられる。抵
抗Ｒ５の値がもつと小さくなると、走行時間も過渡電圧
も増大する。Ｒ３＝ＩＭｌの最適動作点において、同じ
（５０Ωの）抵抗負荷および同じ電流における差動電流
スイッチング式コンパレータに比べて、６倍高い走行時
間と同時に入力過渡電圧の５分の１への減少が達成され
る。
高密度集積回路においては、よシ大きな信号走行時間は
既に大きな軌道走行時間のために僅かしか生じないが、
これに対して損失電力を定める少ない信号高低差は、更
に高い集積密度を得る手段における著しい進歩を意味す
る。
既に大きな軌道走行時間のために僅かしか生じないが、
これに対して損失電力を定める少ない信号高低差は、更
に高い集積密度を得る手段における著しい進歩を意味す
る。
第１図および第２図はそれぞれ本発明の異なる実施例の
接続図、第３図は第２図に示された回路の信号走行時間
と感度との間の関係を示す特性図である。 ＴＩ、Ｔ２・・・差動増幅器トランジスタ、Ｔ６゜Ｔ４
・・・制御トランジスタ、Ｒ１，Ｒ２，Ｒ３・・・抵抗
、Ｓ・・・定電流回路。
接続図、第３図は第２図に示された回路の信号走行時間
と感度との間の関係を示す特性図である。 ＴＩ、Ｔ２・・・差動増幅器トランジスタ、Ｔ６゜Ｔ４
・・・制御トランジスタ、Ｒ１，Ｒ２，Ｒ３・・・抵抗
、Ｓ・・・定電流回路。
Claims (1)
- 【特許請求の範囲】 ’Ｉ）差動増幅器段を構成するトランジスタ（ＴＬ Ｔ
２）はコレクタを交差状に相手方のベースに帰還結合さ
れ且つエミッタを定電流回路の一端に接続され、その定
電流回路の他端は一方の供給電位に置かれ、前記トラン
ジスタ（Ｔ１．Ｔ２）のコレクタ回路にはそれぞれ抵抗
（Ｒ１，Ｒ２）が設けられている一導電形のトランジス
タからなるバイポーラ増幅器回路において、前記抵抗（
Ｒ１，Ｒ２）と差動増幅器段のトランジスタ（ＴＩ、Ｔ
２）のコレクタとの間にそれぞれ２つの制御トランジス
タ（Ｔ３．Ｔ４）のコレクタ・エミッタ区間が接続され
、これらの’＋ｆ＋Ｕ御トランジスタのベースにコンブ
リメンタルな入力信号が与えられ、これらの制御トラン
ジスタのコレクタにはコンブリメンタルな出力信号が生
じるようになっていることを特徴とするバイポーラ増幅
器回路。 ２）″制御トランジスタ（Ｔ５．Ｔ４）のエミッタ間に
抵抗（Ｒ３）が接続されていることを特徴とする特許請
求の範囲第１項記載のバイポーラ増幅器回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE3418214 | 1984-05-16 | ||
| DE3418214.4 | 1984-05-16 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60254905A true JPS60254905A (ja) | 1985-12-16 |
Family
ID=6236043
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60103630A Pending JPS60254905A (ja) | 1984-05-16 | 1985-05-15 | バイポーラ増幅器回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4634994A (ja) |
| EP (1) | EP0161627B1 (ja) |
| JP (1) | JPS60254905A (ja) |
| AT (1) | ATE48353T1 (ja) |
| DE (1) | DE3574543D1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0198305A (ja) * | 1987-10-12 | 1989-04-17 | Toshiba Corp | 差動増幅回路 |
| JP2013503573A (ja) * | 2009-08-26 | 2013-01-31 | クゥアルコム・インコーポレイテッド | 共通のバイアス電流をシェアする複数の増幅ステージを用いて信号を増幅するシステム及び方法 |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2211044A (en) * | 1987-10-08 | 1989-06-21 | Plessey Co Plc | Linear differential amplifier |
| EP0371163B1 (de) * | 1988-11-29 | 1993-08-04 | Siemens Aktiengesellschaft | Integrierbare Schaltungsanordnung zur Verzögerung impulsförmiger Signale |
| US5931899A (en) * | 1997-02-27 | 1999-08-03 | International Business Machines Corporation | Method and apparatus for providing analog differential signal multiplication with a substantially linear response over a relatively large range of multiplication |
| CN105573944A (zh) * | 2016-02-04 | 2016-05-11 | 惠州市蓝微新源技术有限公司 | 一种利用单片机普通io口产生强差分数字信号的电路 |
| US10199997B2 (en) * | 2016-06-09 | 2019-02-05 | Qualcomm Incorporated | Source-degenerated amplification stage with rail-to-rail output swing |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US30572A (en) * | 1860-11-06 | Improvement in drivers seats for mowing and reaping machines | ||
| US4468629A (en) * | 1982-05-27 | 1984-08-28 | Trw Inc. | NPN Operational amplifier |
-
1985
- 1985-05-07 DE DE8585105600T patent/DE3574543D1/de not_active Expired - Fee Related
- 1985-05-07 EP EP85105600A patent/EP0161627B1/de not_active Expired
- 1985-05-07 AT AT85105600T patent/ATE48353T1/de not_active IP Right Cessation
- 1985-05-13 US US06/733,533 patent/US4634994A/en not_active Expired - Fee Related
- 1985-05-15 JP JP60103630A patent/JPS60254905A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0198305A (ja) * | 1987-10-12 | 1989-04-17 | Toshiba Corp | 差動増幅回路 |
| JP2013503573A (ja) * | 2009-08-26 | 2013-01-31 | クゥアルコム・インコーポレイテッド | 共通のバイアス電流をシェアする複数の増幅ステージを用いて信号を増幅するシステム及び方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| ATE48353T1 (de) | 1989-12-15 |
| EP0161627B1 (de) | 1989-11-29 |
| EP0161627A1 (de) | 1985-11-21 |
| US4634994A (en) | 1987-01-06 |
| DE3574543D1 (de) | 1990-01-04 |
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