JPH0198305A

JPH0198305A - 差動増幅回路

Info

Publication number: JPH0198305A
Application number: JP62254785A
Authority: JP
Inventors: Hiroshi Tanimoto; 谷本　洋
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1987-10-12
Filing date: 1987-10-12
Publication date: 1989-04-17
Anticipated expiration: 2013-06-18
Also published as: EP0312017A3; JP2766264B2; EP0312017A2; US4904952A

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［発明の目的］、（産業上の利用分野）この発明は、差動増幅回路に係り、特に単一導電形の能
動素子のみで構成することができる高利得の差動増幅回
路に関する。

（従来の技術）差動増幅回路はオペアンプをはじめとするアナログＩＣ
の基本ビルデイングロックとして広く利用されており、
その性能としては、一般に増幅度が大きく且つ周波数帯
域の広いものが望まれている。

このような差動増幅回路の第１の従来例としては、第１
３図に示すようなものがある。この従来例は、最も基本
的な抵抗負荷の差動増幅回路であり、同図中、Ｑ＋　、
Ｑ２はｎｐｎ形のペアトランジスタ、１は定電流源、２
は負電源、ペアトランジスタＱ＋　、Ｑ２のベースがそ
れぞれ入力端子３．４、コレクタがそれぞれ出力端子５
．６であり、さらにコレクタには、それぞれ負荷抵抗７
．８が接続され、その各負荷抵抗７．８の他端は正電源
９に接続されている。

この差動増幅回路は、負荷が抵抗であるため、周波数帯
域は広いが増幅度は余り大ぎくできないという難点があ
る。

これに対し、第１４図は増幅度を向上させた第２の従来
例を示すものであり、広く使用されている差動増幅回路
である。この従来例は、２個のｐｎｐ形トランジスタＱ
３　、Ｑ４で構成されたカレントミラー回路が、ペアト
ランジスタＱ１、Ｑ２のコレクタに能動負荷として接続
されている。

この差動増幅回路は、能動負荷であるカレントミラー回
路の作用により、非常に大きな増幅度が実現されている
。しかし前記第１３図のものとは異なって周波数帯域が
狭いという難点がある。これは、一般に用いられている
ＩＣの製造プロセスで作製されたｐｎｐ形のトランジス
タは、ｎｐｎ形のトランジスタと比べると周波数特性が
極端に悪く、この差動増幅回路では、そのｐｎｐ形のト
ランジスタがカレントミラー回路として信号の増幅にあ
ずかっているためである。

即ち、入力端子３への入力信号が、トランジスタＱ１を
介して能動負荷を構成しているトランジスタＱ３に伝わ
り、さらにこのトランジスタＱ３とベースが共通の他の
トランジスタＱ４で増幅される。このような増幅経路で
ｐｎｐ形のトランジスタを信号が通る。一方、入力端子
４への入力信号は、ｎｐｎ形のトランジスタＱ２のみを
通る。

しかし、出力端子６からは、上記両経路を通った信号の
合成されたものが出力されるので、差動増幅回路全体と
してはｐｎｐ形のトランジスタの周波数特性で規制され
て周波数帯域が狭くなってしまう。

そこで、増幅度を大きく保ちつつ、周波数帯域の広い差
動増幅回路を得るためには、負荷のｐｎｐｎ上形ンジス
タに信号を通過させなければよい。

第１５図は、このような第３の従来例を示すものであり
、２個のｐｎｐ形トランジスタＱ５、Ｑ６で構成された
定電流負荷が、ペアトランジスタＱ＋　１Ｑ２のコレク
タに接続されている。１１は定電流負荷におけるバイア
ス電圧の印加端子である。

この差動増幅回路によれば増幅度を大きく保ちつつ、広
い周波数帯域が実現される。しかし、この回路では、両
入力端子３．４が同電位にあるとき、定電流源１によっ
て決まるペアトランジスタＱ＋　、Ｑ２のコレクタ電流
と、端子１１に加えられたバイアス電圧によって決まる
トランジスタＱ５、Ｑ６に流れるべきコレクタ電流とが
常に正確に等しくないと、出力端子５．６の電位が正、
魚雷１１ｎ７［ｆ圧の中間の適切な値にならず同相信号
除去比が劣化する。このことから、第１５図に示す差動
増幅回路を実際に用いるためには、この回路に同相帰還
を施した第１６図の（Ａ）、（Ｂ）に示ずような回路と
されている。

即ち、第１６図（Ａ）の回路では、両出力端子５．６０
間に同相帰還回路１２が接続され、前記第１５図の回路
における定電流源が可変電流源１ａとされている。そし
て、同相帰還回路１２により両出力端子５．６間の同相
電圧成分が検出され、これがゼロになるように可変電流
源１ａが制御されている。このようにして、両出力端子
５．６の直流電位は、入力端子３．４に加えられる同相
電圧に対して殆んど変化しない回路が得られている。

しかし、（可変）アクティブフィルタ等においては、相
互コンダクタンス可変の差動増幅回路が必要とされる。

このためには、可変電流源１ａは相互コンダクタンスを
可変とするための手段として使用しなければならず、こ
の場合は、その可変電流源１ａを同相帰還のために同時
に使用することができなくなる。

そこで、このような場合には、第１６図（Ｂ）に示す回
路を用いることが考えられる。この回路では、同相帰還
回路１２は、可変電流源１ａの制御に代って、定電流負
荷を構成しているトランジスタＱ５　、Ｑｏのベースバ
イアス電圧を制御し、同相入力に対する利得を下げるよ
うにしている。

しかし、この回路は、同相帰還回路１２で制御されるト
ランジスタＱ５　、Ｑｅが非常に大きな利得を持ち且つ
ｐｎｐ形であるためにその周波数特性が悪く、同相帰還
を安定にかけるためには大きな容量の位相補償キャパシ
タ１３．１４を付加しなければならないという難点があ
る。そしてさらに、これらの位相補償キャパシタ１３．
１４は、差動増幅回路の負荷となるので、却って周波数
特性を劣化させることになり、元来、キャパシタを必要
とする積分回路等に応用する場合以外は、非常に不都合
であった。

（発明が解決しようとする問題点）抵抗負荷を備えた第１の従来例では、周波数帯域は広い
が増幅度を余り大きくすることができない。また、ｐｎ
ｐｎ上形ンジスタで構成されたカレントミラー回路を能
動負荷とした第２の従来例では、・非常に大きな増幅度
が実現されるが周波数特性の悪いｐｎｐｎ上形ンジスタ
が信号の増幅にあずかっているため、周波数帯域が狭（
なってしまう。さらにｐｎｐｎ上形ンジスタで構成され
た定電流負荷を備えた第３の従来例では、増幅度を大き
く保ちつつ広い周波数帯域幅を有するものが実現できる
。しかし、この第３の従来例では同相信号除去比が劣化
し易いので、この解決手段として同相帰還回路を付設し
なければならず、このためチップ面積が大きくなってし
まい、また相互フンダクタンスを可変とするためには制
約が生じ、これを解決するためには却って周波数特性の
劣化を伴なってしまう。

この発明は上記事情に基づいてなされたもので、抵抗負
荷とすることによりｎｐｎ形の単一導電形のトランジス
タのみで構成することができて、優れた同相信号除去比
を維持できるとともに周波数帯域幅を広くすることがで
き、さらに増幅度を大きくすることのできる差動増幅回
路を提供することを目的とする。

［発明の構成］（問題点を解決するための手段）この発明は上記問題点を解決するために、ペアトランジ
スタの出力端子にそれぞれ負荷抵抗を接続した差動増幅
回路において、前記ペアトランジスタの各出力端子の間
に、前記負荷抵抗とともに差動出力に対する負荷として
機能して当該負荷抵抗を打消すための負性抵抗を接続し
たことを要旨とする。　− （作用）負荷を抵抗とすることにより、ｎｐｎ形の単一導電形の
トランジスタのみで構成することができて周波数特性が
良好となり広い周波数帯域幅が実現される。また、ペア
トランジスタの各出力端子間に接続された負性抵抗によ
り着初出力成分に関してのみ負荷抵抗が打消され、見掛
上非常に大きな負荷抵抗として機能するので増幅度の増
大が図られる。

一方、負性抵抗は前記のようにペアトランジスタの各出
力端子間に接続されているので、同相出力成分に対して
は何ら寄与せず、抵抗負荷の差動増幅回路が本来有する
優れた同相信号除去比がそのまま維持される。

（実施例）以下、この発明の実施例を図面に基づいて説明する。

まず、第１図及び第２図を用いて各実施例の基本構成と
その作用から説明する。

なお、第１図、第２図及び後述の各実施例を示す図にお
いて、前記第１３図における回路素子等と同一ないし均
等のものは、前記と同一符号を以って示し、重複した説
明を省略する。

第１図に示すように、その基本構成は、ペアトランジス
タＱ＋　、Ｑ２の各コレクタ、即ち、出力端子５．６の
間に、差動出力に対する負荷として機能して負荷抵抗７
．８を打消すための負性抵抗１５が接続されている。

次いで、この基本回路の動作を第２図の（Ａ）、（Ｂ）
を用いて説明する。第２図（Ａ）は、差動信号のみに対
する等価回路（ディファレンシャル・ハーフサーキット
）である。同図中、１５ａは、その絶対値が負荷抵抗７
の抵抗値の１／２の値を有する負性抵抗である。第２図
（Ａ）の回路から明らかなように、負性抵抗１５ａの値
が、負荷抵抗７の値を丁度打消すように選ばれていると
、トランジスタＱ１の負荷は無限大の抵抗となり、結果
的に前記第１５図に示した定電流負荷を用いた場合と同
様になって非常に大きな増幅度が実現される。このため
には負荷抵抗７の値をＲとしたとき、負性抵抗１５ａの
値は、−Ｒに選ばれる。但し、負性抵抗１５ａの絶対値
が、負荷抵抗７の抵抗（ｉｌＲより大きくなると合成さ
れた負荷抵抗が負になり、回路動作が不安定となるので
、負性抵抗１５ａの絶対値は、Ｒより小なる範囲で且つ
Ｒに近い値とされる。

一方、第２図（Ｂ）は、同相信号のみに対する等価回路
（コモンモード・ハーフサーキット）を示している。同
図中、１６は、第１図の基本回路における定電流源１の
内部抵抗Ｒｅｅの２倍の値をもった抵抗であり、通常用
いられる負荷抵抗７の抵抗値Ｒに比べて非常、に大きな
抵抗値を有している。その抵抗値は、例えば数１ＯＫΩ
〜数ＭΩ程度の値である。したがって同相信号に対する
この回路の増幅度は非常に小さなものとなる。

このように、この実施例の差動増幅回路は格別の同相帰
還回路を設けなくても同相信号除去比が非常に大きく、
且つ差動信号に対しては非常に大きな増幅度が実現され
る。

次に、第３図〜第５図には、この発明の第１実施例を示
す。この実施例は、前記基本回路における負性抵抗を、
正帰還を施した差動増幅回路で構成したものである。第
３図中、１７は正帰還を施した差動増幅回路、１８は、
そのエミッタデイジェネレーション抵抗（終端抵抗）で
ある。

第４図は、上記の正帰還を施した差動増幅回路１７の具
体的回路例を示している。第４図中、２２．２３は第１
の端子対、Ｑ７、ＱＢはｎｐｎ形のペアトランジスタ、
１９．２１は第２の端子対であり、ペアトランジスタＱ
７、ＱＢのエミッタ同士は、第２の端子対１９，２１に
接続された終端抵抗１８を介して結合されている。また
、ペアトランジスタにおける一方のトランジスタＱ７の
ベースは他方のトランジスタＱ８のコレクタに接続され
、他方のトランジスタＱ８のベースは一方のトランジス
タＱ１のコレクタに接続されている。

２４．２５．２６．２７はそれぞれ定電流■１の定電流
源である。

上述のように、第４図の回路は、終端抵抗１８でエミッ
タデイジェネレーションされた差動増幅回路の２個のト
ランジスタＱ７　、Ｑａのベース入力端子を互いに他の
トランジスタのコレクタ出力端子に接続しているので、
これにより正帰還回路が構成され、正帰還を施す前の差
動増幅回路の相互コンダクタンスが十分に大きければ、
出力端子である第１の端子対２２．２３から正帰還差動
増幅回路をみた入力抵抗は：終端抵抗１８の値を一１倍
した値となる。そしてこの正帰還差動増幅回路自体では
不安定であるが、正の抵抗を有する回路で第１の端子対
２２．２３の間を終端し、正味の抵抗が正になるように
すれば安定な動作が行なわれる。

第５図は、上藺第４図の正帰還差動増幅回路による負性
抵抗を、前記第３図の回路に組入れた回路を示すもので
ある。同図で、定電流源２６．２７は、正帰還差動増幅
回路１７にバイアス電流を供給するものなので、この場
合は負荷抵抗７．８が存在するから、この定電流源２６
．２７は省略することができる。

ところで、第５図の回路では、出力端子５．６間の差動
出力電圧が大きくなると、正帰還差動増幅回路１７内の
ペアトランジスタＱ７　、Ｑｅが飽和し、成る値（約０
．６Ｖ）までに差動出力が制限されてしまうという欠点
がある。しかし、この実施例のような高利得の差動増幅
回路は、増幅器の初段に用いられる場合が多く、さらに
、その場合には、増幅器に負帰還が施されることが多い
ので、初段の出力振幅は非常に小さくなり、実用上、上
記の欠点が問題となることは少ない。

しかるに、この実施例の差動増幅回路は、入出力インピ
ーダンスが大きいので、トランスコンダクタンスとして
も利用することができ、例えばキャパシタを負荷として
積分器を構成し、アクティブフィルタ等に用いることも
可能である。そして、このような場合には、できるだけ
出力振幅が太きく取れる方が望ましい。

第６図は、このような点に鑑みて考えられた第２実施例
を示す図である。第６図中、２８．２９はレベルシフト
回路であり、このレベルシフト回路２８．２９によって
正帰還差動増幅回路１７内のペアトランジスタＱｙ　、
Ｑａのベース電圧よりもコレクタ電圧が高くなるように
することにより、前述の出力振幅が、レベルシフト回路
２８．２９でシフトされた電圧弁だけ大にされる。

このレベルシフト回路２８．２９として内部抵抗の過度
に大きくないものを用いる場合は、第６図中Ｘ印で示す
箇所を切開き、点線で示す部分を接続しても、回路動作
は直流動作点が若干変わるのみで、本質的には同じであ
る。したがって、このような接続変更を行なった場合、
レベルシフト回路２８．２９としては、第７図の（２）
〜（ｅ）に例示したような簡単な構成のものを使うこと
ができる。

同図（２）は電池、同図（υは１個以上のダイオードを
直列接続したもの、同図（Ｃ）はダイオードの代りにト
ランジスタを用いたもの、同図■はトランジスタのベー
ス・エミッタ電圧を増幅するようにしたもの、同図（ｅ
）は単なる抵抗である。

第８図は、この第２実施例において、レベルシフト回路
２８．２９を、ダイオード接続した１個のトランジスタ
で実現した例を示すものである。

この回路例では約１．２ｖの出力振幅が得られる。

また、この実施例の差動増幅回路は、前記第２図（Ａ）
で説明したように、差動出力に関しては、負荷抵抗が打
消されているので、出力インピーダンスはトランジスタ
Ｑ＋の出力抵抗のみとなり、非常に大きくすることがで
きる。実際には、負性抵抗を発生させる回路に用いるト
ランジスタの出力抵抗も残るので、上記よりは出力抵抗
は低下するが、それでもなお非常に大きな値とすること
ができる。しかし製造ばらつきにより出力抵抗は変化す
るので、前述の不安定の問題のため、完全に打消すのは
実際には得策ではない。

一方、この実施例の差動増幅回路の入力インピーダンス
は、ペアトランジスタＱｔ　、Ｑ２がエミッタ接地回路
であるため、比較的大きく、トランスコンダクタンスと
して利用するのに都合がよい。

第９図は、この発明の第３実施例を示すものであって、
前記第８図（第２実施例）の回路に容か値がＣのキャパ
シタ３１を負荷として接続したものであり、ペアトラン
ジスタＱ＋　、Ｑ２の共通エミッタの定電流源を制御可
能な電流源１ｂ（電流値を２Ｉｑとする）としたもので
ある。

この差動増幅回路の入力端子３．４間の電圧から出力端
子５．６間の電流までのトランスコンダクタンスｇｍは
、Ｑｍｗ　Ｉ　Ｑ／　Ｖ　ｔ　　　　　　　　　　”・（
＋）但ＬＶｔ−ｋＴ、／Ｑ１Ｑはｉｔ子ノｌｉ荷、ｋ　
ｔ、ｔボルツマン定数、■は絶対温度であるから、入力端子３．４間の入力電圧をＶｉｎとす
ると、出力端子５．６間の出力電圧Ｖｏｕｔは、ＶＯＵｔ−Ｑｍ−Ｖｉｎ／ＳＧ −（１／ｓＣ）・（Ｉｑ／Ｖｔ）・Ｖｉｎ　　　　　　　　　　・・・（２）となり、Ｖｉ
ｎを積分したものとなる。このとき、この積分回路の時
定数はＣ−Ｖｔ／Ｉｑであるから、共通エミッタの電流源１ｂを変化させるこ
とにより、集積化アクティブフィルタ等に好適な時定数
可変の積分器が実現できる。

さらに、第９図の差動増幅回路は、積分キャパシタを小
さく形成できるという利点も併せ持っている。即ち、前
記第１６図（Ｂ）に示した回路では、積分器として動作
させるとき、積分キャパシタを位相補償兼用として１３
．１４のような位置に挿入せざるを得ず、したがって実
効的な積分容量は、実際に挿入したキャパシタの直列と
なり、１／２に減少してしまう。このため、所望の積分
時定数を得るのに、第９図の回路の２倍の面積のキャパ
シタを要することになる。したがって、第３実施例であ
る第９図の回路はチップ面積の点からも有利である。

次いで、第１０図には、この発明の第４実施例を示す。

この実施例は、前記第８図（第′２実施例）における終
端抵抗１８が短絡され、ペアトランジスタＱ＋　、Ｑ２
の共通エミッタに可変電流源３２が接続されている。そ
して、この回路では終端抵抗が短絡されているため、出
力端子５．６から負性抵抗発生用の正帰還差動増幅回路
１７をみた入力インピーダンスは、その正帰還差動増幅
回路１７内のペアトランジスタＯｒ　、Ｑａの相互コン
ダクタンスｇｍで決まる。

即ち、ペアトランジスタＱ７、ＱＢの共通エミッタに接
続された可変電流源３２の電流値を■とすると、ペアト
ランジスタＱ７、ＱＢのｇｍはＩ／２Ｖｔであり、ペア
トランジスタＱ７、Ｑｅがらみた入力インピーダンスｒ
は、１／Ｃ１ｍが直列になったものであるので、ｒ＝−４Ｖｔ／１となる。即ち、可変電流源３２の電流値に逆比例したも
のとなる。したがってペアトランジスタＱ１、Ｑ２で構
成されている差動増幅回路の負荷はＲ−ｒ／（Ｒ＋ｒ）であるから、１１＜Ｒの範囲で、可変電流源３２の電流
■を変化させることによって制御することができる。即
ち、負性抵抗の値がゼロから一２Ｒの範囲で可変されて
電気的に増幅度可変の差動増幅回路が実現される。

第１１図には、この発明の第５実施例を示す。

同図中、３３は前記第９図（第３実施例）の回路を利用
した第１の積分回路、３４は前記第１０図（第４実施例
）の回路の出力端子間にキャパシタ３５を接続した第２
の積分回路であり、この両積分回路を図示の如く接続し
て組合わせ、入力信号３６をキャパシタ３７．３８を介
して第１、第２の積分回路３３．３４に結合させると、
５．６を出力端子とするバンドパスフィルタを構成する
ことができる。このバンドパスフィルタは、可変電′流
源３２の電流を変化させることによってＱ値を変化させ
ることができるので、アダプティブフィルタ等への応用
に好適なものである。

上述したように、各実施例において適用した負性抵抗を
実現する手段としての正帰還差動増幅回路は、ｎｐｎ形
トランジスタ（又はｎチャネルＦＥＴ）のみで構成でき
るように考慮されているので、各実施例に係る差動増幅
回路は、その全体をｎｐｎ形トランジスタ（又はｎチャ
ネルＦＥＴ）のみで構成することができて、広い周波数
帯域幅を実現することができる。

なお、上述の各実施例の説明において、差動増幅回路に
おけるペアトランジスタＱ＋　、Ｑ２はエミッタ同士を
直接結合させたエミッタカップルドベアとしたが、第１
２図の（Ａ）（Ｂ）に示すように、エミッタ同士を抵抗
３９又は３９ａ１３９ｂを介して結合したいわゆるエミ
ッタデイジェネレーションタイプのものとすることもで
きる。但し得られる増幅度は低下する。また、負性抵抗
発生手段としての正帰還差動増幅回路は、第１２図（Ａ
）のタイプの回路を用いた例で説明したが、同図（Ｂ）
の形式の回路でも同様の作用効果が得られる。

さらに能動素子としては、バイポーラトランジスタを用
いて説明したが、ＦＥＴを用いても同様の作用効果が得
られる。特に、単一チャネルの能動素子で構成すること
ができることから、元々、単一チャネルのデバイスしか
利用することのできなイｎ　Ｍ　ＯＳプロセスや、Ｇａ
ＡｓＭＥＳＦＥＴプロセス等においては、差動増幅回路
設計の自由度が著しく増すことになり、性能のみならず
回路規模の低下にも有効であるため、経抗的にも有利性
が得られる。また、何らかの理由によりｐｎｐ形のトラ
ンジスタのみで差動増幅回路を構成する必要がある場合
には、周波数特性の点では劣るが、上記の各実施例にお
いて電流の向き等を逆転するのみで簡単な変更により全
ｐｎｐ形又はｎチャネル形とすることができる。

［発明の効果］以上説明したように、この発明によれば、負荷が抵抗と
され、周波数特性の良好なｎｐｎ形又はｎチャネル形の
単一導電形の能動素子のみで構成することができるので
、広い周波数帯域幅が実現され、また、負性抵抗により
差動出力成分に関してのみ負荷抵抗が打消されて見掛上
非常に大きな負荷抵抗となるので、優れた同相信号除去
比が維持できるとともに増幅度を顕著に増大させること
ができるという利点がある。

【図面の簡単な説明】

第１図はこの発明に係る差動増幅回路の基本的構成を示
す回路図、第２図は同上差動増幅回路の作用を説明する
ための要部等価回路を示す回路図、第３図はこの発明の
第１実施例を示す回路図、第４図は同上第１実施例にお
ける負性抵抗発生用の正帰還差動増幅回路を示す回路図
、第５図は同上正帰還差動増幅回路を第３図の回路に組
入れた状態を示す回路図、第６図はこの発明の第２実施
例を示す回路図、第７図は同上第２実施例に適用するレ
ベルシフト回路例を示す回路図、第８図は第６図の回路
に第７図のレベルシフト回路を組入れた状態を示す回路
図−１第９図はこの発明の第３実施例を示す回路図、第
１０図はこの発明の第４実施例を示す回路図、第１１図
はこの発明の第５実施例を示す回路図、第１２図は各実
施例に適用することのできるエミッタデイジェネレーシ
ョン回路を示す回路図、第１３図は差動増幅回路の第１
の従来例を示す回路図、第１４図は第２の従来例を示す
回路図、第１５図及び第１６図は第３の従来例を示す回
路図である。３．４：入力端子、　　　５．６：出力端子、７．８：
負荷抵抗、　　　１５：負性抵抗、１７：負性抵抗発生
用の正帰還を施した差動増幅回路、２８．２９ニレベルシフト回路、３２：可変電流源、Ｑ＋　、Ｑ２　　：差動増幅回路を構成するペアトラン
ジスタ。側人弁理士三好保男第１図第２図（Ｂ）第３因第４図第５図、嘉６図（ａ）　　　（ｂ）　　　　　（ｃ）　　　　　　（ｄ
）　　　　（ｅ）其７図努８図第１０図第１１図第１２図（Ａ）　　　　　　　　　偽１２図（Ｂ）第１
３図　　　　　　　　第１４図

Claims

【特許請求の範囲】

（１）ペアトランジスタの出力端子にそれぞれ負荷抵抗
を接続した差動増幅回路において、前記ペアトランジス
タの各出力端子の間に、前記負荷抵抗とともに差動出力
に対する負荷として機能して当該負荷抵抗を打消すため
の負性抵抗を接続したことを特徴とする差動増幅回路。
（２）前記負荷抵抗の値をＲとしたとき、前記負性抵抗
の値は−２Ｒであることを特徴とする特許請求の範囲第
１項に記載の差動増幅回路。
（３）前記負性抵抗は、正帰還を施した他の差動増幅回
路で構成したものであることを特徴とする特許請求の範
囲第１項又は第２項に記載の差動増幅回路。
（４）前記正帰還を施した他の差動増幅回路は、エミッ
タ又はソース同士を直接又は抵抗を介して結合したペア
トランジスタが備えられ、該ペアトランジスタにおける
一方のトランジスタのベース又はゲートが他方のトラン
ジスタのコレクタ又はドレインに接続され、他方のトラ
ンジスタのベース又はゲートが一方のトランジスタのコ
レクタ又はドレインに接続されたものであることを特徴
とする特許請求の範囲第３項に記載の差動増幅回路。
（５）前記正帰還を施した他の差動増幅回路は、エミッ
タ又はソース同士を直接又は抵抗を介して結合したペア
トランジスタが備えられ、該ペアトランジスタにおける
一方のトランジスタのベース又はゲートがレベルシフト
回路を介して他方のトランジスタのコレクタ又はドレイ
ンに接続され、他方のトランジスタのベース又はゲート
が他のレベルシフト回路を介して一方のトランジスタの
コレクタ又はドレインに接続されたものであることを特
徴とする特許請求の範囲第３項に記載の差動増幅回路。
（６）前記ペアトランジスタにおけるエミッタ又はソー
スの接続中点に流れる電流が可変とされ、前記負荷抵抗
の値をＲとしたとき前記負性抵抗の値はゼロから−２Ｒ
の範囲で可変とされて可変利得とされていることを特徴
とする特許請求の範囲第４項又は第５項に記載の差動増
幅回路。