JPS63178611A

JPS63178611A - 利得制御回路

Info

Publication number: JPS63178611A
Application number: JP62009150A
Authority: JP
Inventors: Kuniaki Goto; 後藤　邦章
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1987-01-20
Filing date: 1987-01-20
Publication date: 1988-07-22
Also published as: KR900006434B1; JPH0551206B2; KR880009478A

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［発明の目的］（産業上の利用分野）この発明は、利ｌｌ１ｒｌＪ御バイアスによって利得が
制御される利得制御回路に関し、利得制御バイアスによ
る出力バイアスの変動をなくした利得制御回路に関する
。

（従来の技術）・従来、電子機器（ＴＶ、ＶＴＲ，通信機等）の例えばＡ
ＧＣ（Ａｕｔｏｍａｔｉｃ　　Ｇａ１ｎ　　Ｃｏｎｔｒ
ｏｌ）回路等には、利得制御バイアスによって利１ｑが
制御される利得制御回路が用いられている。

第７図及び第８図は、利１ｒｉｉＩ、ＩＪｆＪｒＪバイ
アスｖＣＯニよって利得が制御される従来の利得制御回
路の構成を示す回路図である。

第７図に示す利得制御回路は、ベースが入力端子Ｖｉｎ
１に接続され、コレクタを出力端子ｏｕｔ　１とするＮ
ＰＮ型のバイポーラトランジスタＱ１と、ベースが入力
端子Ｖ　ｉｎ２に接続され、コレクタを出力端子ｏｕｔ
　２とするＮＰＮ型のバイポーラトランジスタＱ２とで
構成される差動増幅対を有している。

この差動増幅対を構成するトランジスタＱ１゜Ｑ２のエ
ミッタ間には、それぞれのベースに利得１１制御バイア
スＶＣＯが与えられ、互いのコレクタが接続されている
ＮＰＮ型のバイポーラトランジスタＱ３．Ｑ４が、トラ
ンジスタＱ１．Ｑ３のそれぞれのエミッタを接続し、ト
ランジスタＱ２゜Ｑ４のそれぞれのエミッタを接続する
ことにより挿入されている。また、トランジスタＱ１．
Ｑ２のコレクタと電圧源ＶＯＣとの間には抵抗Ｒ１゜Ｒ
２が挿入され、トランジスタＱ１．Ｑ２のエミッタとグ
ランドＧＮＤとの間にはエミッタ抵抗Ｒ３，ｒ＜４が挿
入されている。

このような構成においては、トランジスタＱ３゜Ｑ４を
そのコレクタに電流を供給せず飽和領域で動作させ“Ｃ
、トランジスタＱ３．Ｑ４の飽和抵抗を利得制御バイア
スＶＣＯにより変化させ、トランジスタＱ３．Ｑ４を可
変インピーダンス素子として作用させている。したがっ
て、この利得制御回路の利得は、差動増幅対を構成する
トランジスタＱｌ、Ｑ２のエミッタ間のインピーダンス
を変えることによって、負荷抵抗Ｒ１，Ｒ’２を流れる
電流を変化させて制御されている。

第８図に示す利得制御回路は、差動増幅対を構成するト
ランジスタＱ１．Ｑ２のエミッタ間に、それぞれのベー
スに利得制御バイアスｖＣＯが与えられ、互いのコレク
タが接続されたＰＮＰ型のバイポーラトランジスタＱ５
．Ｑ６を、トランジスタＱ１．Ｑ５のそれぞれのエミッ
タを接続し、トランジスタＱ２．Ｑ６のそれぞれのエミ
ッタを接続することにより挿入したものであり、他の構
成は第７図と同様である。このような構成においても、
利１０　ｔｉｌｌ　ｉ１１回路の利得は第７図と同様に
制御されている。

（発明が解決しようとする問題点）以上説明したように、第７図及び第８図に示した利得制
御回路にあっては、差動増幅対を構成するトランジスタ
Ｑｌ、Ｑ２のエミッタ間に挿入された可変インピーダン
ス素子として、バイポーラトランジスタの飽和抵抗を用
いている。

このバイポーラ１〜ランジスタＱ３．Ｑ４及びＱ５．Ｑ
６は、飽和領域で動作しているため、これらのトランジ
スタを集積化した場合には、ＰＮＰ型の奇生トランジス
タがそれぞれのトランジスタＱ３．Ｑ４．Ｑ５．Ｑ６に
対して形成されることになる。例えば第８図に示したト
ランジスタＱ５においては、コレクタをＰ型の基板（サ
ブストレート）とし、ベース及びエミッタをトランジス
タＱ５のベース、エミッタとして、ＰＮＰ型の寄生１〜
ランジスタが形成される。

このように、奇生トランジスタが可変インピーダンス素
子に形成されると、この寄生トランジスタを介して基板
に流れ込む電流が発生する。例えばトランジスタＱ１の
エミッタからトランジスタＱ５へ流れる電流は、その一
部が寄生トランジスタを介して基板に流れ込む。

また、バイポーラトランジスタＱ３．Ｑ４゜Ｑ５．Ｑ６
は、そのｈｆｅ　　（電流増幅率）が有限値であるため
ベース電流が流れる。さらに、それぞれのトランジスタ
Ｑ３．Ｑ４．Ｑ５．Ｑ６のコレクタには電流が供給され
ていないために、例えばトランジスタＱ３のベースに利
得制御バイアスＶｃｏが与えられると、コレクタ電位は
ベース電位よりも低くなり、ベース電流はコレクタを介
してｈｆｅ倍されエミッタに流れ込む。

このように、可変インピーダンス素子となるバイポーラ
トランジスタＱ３．Ｑ４．Ｑ５．Ｑ６に寄生トランジス
タが形成されることにより、さらには、それぞれのバイ
ポーラトランジスタＱ３゜Ｑ４．Ｑ５．Ｑ６にベース電
流が流れることによって、負荷抵抗Ｒ１，Ｒ２を流れる
電流が変化して、出力バイアスが変動してしまうという
問題があった。

そこで、この発明は、上記に鑑みてなされたものであり
、その目的とするところは、出力バイアスの安定化を図
り、次段との整合性を良好なものとした利得制御回路を
提供することにある。

［発明の構成］（問題点を解決するための手段）上記目的を達成するために、この発明は、入力信号に対
して差動増幅対を構成する第１のトランジスタ及び第２
のトランジスタの負荷となる負荷手段及び前記第１のト
ランジスタ及び第２の１〜ランジスタを流れる電流を設
定する電流設定手段を備えた差動増幅手段と、前記第１
のトランジスタと前記第２のトランジスタとの間に接続
され、利得制御バイアスによってそのインピーダンスが
可変するＭＩＳ型トランジスタとから構成される。

（作用）この発明の利得制御回路にあっては、差動増幅対を構成
する第１のトランジスタと第２のトランジスタとの間に
ＭＩＳ型トランジスタを挿入して、このＭＩＳ型トラン
ジスタのゲートに与えられる利得制御バイアスを変える
ことによって、ＭＩＳ型トランジスタのインピーダンス
を変化させて、利得を制御している。

（実施例）以下、図面を用いてこの発明の詳細な説明する。

第１図乃至第６図はこの発明の第１の実施例乃至第６の
実施例にそれぞれ対応した利得制御回路の構成を示す回
路図である。それぞれの実施例の利ＩＪ　ＩＩＩ御回路
は、第７図及び第８図で示した利得制御回路と同様に、
パイボーラドづンジスタで構成された差動増幅対を有し
、可変インピーダンス素子をＭＯＳトランジスタとした
ものである。なお、第１図乃至第６図において、第７図
及び第８図と同符号のものは同一機能を有するものであ
り、その説明は省略する。

第１図に示した第１の実施例においては、Ｎチャンネル
のＭＯＳトランジスタ（以下ｒＮＭＯ８Ｊと呼ぶ）Ｎ１
．Ｎ２を可変インピーダンス素子としている。ＮＭＯ８
Ｎ　１は、そのゲートに利得制御バイアスＶＣＯが与え
られ、ドレインがトランジスタＱ１のエミッタに接続さ
れている。ＮＭＯ３Ｎ２は、そのゲートに利得制御バイ
アスＶｃｏが与えられ、ドレインがトランジスタＱ２の
エミッタに接続され、ソースがＮＭＯ８Ｎ１のソースに
接続されている。このように、ＮＭＯ８Ｎ　１　、　Ｎ
　２を接続することにより、ＮＭＯ８ＮＩ、Ｎ２の可変
インピーダンス素子が、トランジスタＱ１゜Ｑ２のエミ
ッタ間に挿入されている。

このような構成においては、ＮＭＯ８Ｎ１゜Ｎ２のゲー
トに与えられる利得制御バイアスを変化させることによ
り、ＮＭＯ８Ｎ１．Ｎ２の導通状態時のＯＮ抵抗を変化
させて、ＮＭＯ８ＮＩ。

Ｎ２を可変インピーダンス素子として動作させている。

したがって、この利得制御回路の利得は、利得制＋１１
／＜イ７スＶｃｏＬＪ：すＮＭＯ８Ｎ　１　、　Ｎ　２
のＯＮ抵抗を変化させ、これにより負荷抵抗Ｒ１゜Ｒ２
を流れる電流を変えることで制御されている。

以上説明したように、ＮＭＯ８ＮＩ、Ｎ２を可変インピ
ーダンス素子として使用しているので、回路を集積化し
た場合に、可変インピーダンス素子に寄生トランジスタ
が形成されることを防止することができる。また、ＭＯ
Ｓトランジスタにあっては、ゲートに電圧を与えること
でソース・ドレイン間を流れる電流が制御され、ゲート
からソースあるいはドレインに電流はほとんど流れない
。

したがって、ＮＭＯ８Ｎ１．Ｎ２のゲートに利得制御バ
イアスＶＣＯを与えても、ＮＭＯ８Ｎ１゜Ｎ２のドレイ
ンから基板へ流れ込む電流及び、ゲートからエミッタ抵
抗Ｒ３，Ｒ４へ流れ込む電流はなくなり、利得制御バイ
アスｙｃｏによる出力バイアスの変動を防止することが
できる。

第２図はこの発明の第２の実施例に係る利得制御回路の
構成を示す回路図である。この第２の実施例の特徴とす
るところは、可変インピーダンス素子としてＰ型のＭＯ
Ｓトランジスタ（以下［ＰＭＯ８Ｊと呼ぶ）Ｐｌ、Ｒ２
を用いたことにあり、このような構成においても、第１
の実施例と同様の効果を得ることができる。

第３図及び第４図はこの発明の第３及び第４の実施例に
係る利得ＩＪｔ１１回路の構成を示す回路図である。こ
の第３及び第４の実施例の特徴とするところは、可変イ
ンピーダンス素子を１つのＭＯＳトランジスタとしたこ
とにあり、第３の実施例にあっては、可変インピーダン
ス素子をＮＭＯ８Ｎ３とし、第４の実施例にあっては可
変インピーダンス素子をＰＭＯ８Ｐ３としたものである
。このような構成においても、第１の実施例と同様の効
果を得ることができる。

第５図はこの発明の第５の実施例に係る利得制御回路の
構成を示す回路図である。この第５の実絶倒の特徴とす
るところは、第１の実施例に対して、差動増幅対を構成
するトランジスタＱ１゜Ｑ２の負荷をＰＮＰ型のバイポ
ーラトランジスタＱ７．Ｑ８とし、トランジスタＱ１．
Ｑ２のエミッタ電流を定電流源１０によって設定するよ
うにしたことにある。このような構成においても、第１
の実施例と同様の効果を得ることができる。

第６図はこの発明の第６の実施例に係る利得制御回路の
構成を示す回路図である。この第６の実施例の特徴とす
るところは、ＰＮＰ型のバイポーラトランジスタＱ９．
Ｑ１０により差動増幅対を構成して、この差動増幅対の
負荷をＮＰＮ型のバイポーラトランジスタＱ１１．Ｑ１
２とし、トランジスタＱ９．ＱＩＯのエミッタ電流を定
電流源１ｏによって供給して、可変インピーダンス素子
をＰＭＯ８Ｐ１．Ｒ２で構成したことにある。このよう
な構成においても、第１の実施例と同様の効果を得るこ
とができる。

なお、差動増幅対を構成するトランジスタの負荷は、上
述した実施例で示した抵抗及びトランジスタ等の能動素
子の他に、例えばインダクタンスであってもかまわない
。また、差動増幅対を構成するトランジスタはバイポー
ラトランジスタの他に、ＭＩＳ型トランジスタであって
もかまわないことは勿論である。

したがって、この発明は上記実施例に限定されるもので
はなく、適宜の設計的変更を行うことにより、他の態様
でも実施し１ｑるものである。

［発明の効果］以上説明したように、この発明によれば、差動増幅対を
構成する第１のトランジスタと第２のトランジスタとの
間に挿入される可変インピーダンス素子をＭＩＳ型ｉ・
ランジスタとしたので、利得制御バイアスを可変インピ
ーダンス素子に供給することによる出力バイアスの変動
をなくすことができる。したがって、出力バイアスの安
定化を図り、次段との整合性を良好なものとした利１１
制陳回路を提供することができる。

【図面の簡単な説明】

第１図はこの発明の第１の実施例に係る利得制御回路の
構成を示す回路図、第２図はこの発明の第２の実施例に
係る利得υ１′６０回路の構成を示す回路図、第３図は
この発明の第３の実施例に係る利得制御回路の構成を示
す回路図、第４図はこの発明の第４の実施例に係る利得
制御回路の構成を示す回路図、第５図はこの発明の第５
の実施例に係る利得制御回路の構成を示す回路図、第６
図はこの発明の第６の実施例に係る利得制御回路の構成
を示す回路図、第７図及び第８図は利得制御回路の一従
来構成を示す回路図である。（図の主要な部分を表わす符号の説明）Ｑｌ、Ｑ２．Ｑ
ｌ　１．Ｑｌ　２・・・ＮＰＮ型のバイポーラトランジ
スタＱ７．Ｑ８．Ｑ９．Ｑ１０・・・ＰＮＰ型バイボー、ラ
トランジスタＮ１．Ｎ２．Ｎ３・・・ＮチャンネルＭＯＳトランジス
タＰｌ、Ｒ２，Ｒ３・・・ＰチャンネルＭＯＳトランジス
タＲ１，Ｒ２・・・負荷抵抗Ｒ３，Ｒ４・・・エミッタ抵抗１０・・・電流源

Claims

【特許請求の範囲】入力信号に対して差動増幅対を構成する第１のトランジ
スタ及び第２のトランジスタの負荷となる負荷手段及び
前記第１のトランジスタ及び第２のトランジスタを流れ
る電流を設定する電流設定手段を備えた差動増幅手段と
、前記第１のトランジスタと前記第２のトランジスタとの
間に接続され、利得制御バイアスによつてそのインピー
ダンスが可変するＭＩＳ型トランジスタと、を有することを特徴とする利得制御回路。