JP2014099762A

JP2014099762A - 増幅回路

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Publication number: JP2014099762A
Application number: JP2012250540A
Authority: JP
Inventors: 有紀人 ▲角▼田; Yukito Tsunoda
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2012-11-14
Filing date: 2012-11-14
Publication date: 2014-05-29
Anticipated expiration: 2032-11-14
Also published as: JP6102198B2; US9231532B2; US20140132351A1

Abstract

【課題】信号増幅を広帯域化および高速化できること。
【解決手段】入力信号を増幅するエミッタ接地の増幅回路１０１と、エミッタ接地の帰還回路１０２と、を有する。増幅回路１０１は、一対のトランジスタＴｒ１，Ｔｒ２を有し、同相と逆相の一対の出力線ｏｕｔｐ，ｏｕｔｎを有する差動増幅回路１０１であり、帰還回路１０２は、一対のトランジスタＴｒ３，Ｔｒ４と、一対の抵抗１２２，１２３とを有する。一対の出力線のうち正相ｏｕｔｐに接続した一方のトランジスタＴｒ３のコレクタには、このトランジスタＴｒ３のベースを接続し、逆相ｏｕｔｎに接続した他方のトランジスタＴｒ４のコレクタには、このトランジスタＴｒ４のベースを接続する。
【選択図】図１

Description

本発明は、信号を増幅する増幅回路に関する。

近年通信分野ではデータ通信量の増大にともない、一つの信号で大量のデータを送信するため、データレートの高速化が進んでいる。これにともない、高速の信号を増幅、整形、駆動する高速に対応した回路が求められている。信号の増幅回路としては、エミッタ接地増幅回路や、その差動エミッタ接地増幅回路などが広く用いられている。これらの増幅回路では、トランジスタのコレクタ、配線、追加回路などの寄生容量により帯域が劣化し、周波数特性の不足（高域不足）、アイ波形の立ち上がり／立ち下がり不十分となるとともに、ジッタ増加等により高速化できない。

高速化対策として、帰還型の高速増幅回路（たとえば、下記非特許文献１のＦｉｇ．２参照。）が開示されている。この回路は帰還回路により信号から低速成分を減算し、広帯域化、高速化を図ろうとするものである。

ＪｕｓｔｉｎＡｂｂｏｔｔ，ＣａｌｖｉｎＰｌｅｔｔ，ＪｏｈｎＷ．Ｍ．Ｒｏｇｅｒｓ，「Ａ１５ＧＨｚ，１．８Ｖ，Ｖａｒｉａｂｌｅ−Ｇａｉｎ，ＭｏｄｉｆｉｅｄＣｈｅｒｒｙ−ＨｏｏｐｅｒＡｍｐｌｉｆｉｅｒ」，ＩＥＥＥ２００５ＣＵＳＴＯＭＩＮＴＥＧＲＡＴＥＤＣＩＲＣＵＩＴＳＣＯＮＦＥＲＥＮＣＥ，２２−５−１〜２２−５−４，ｐ．６４５〜ｐ．６４８

しかし、帰還型の高速増幅回路においても、追加した帰還回路が有する寄生容量により、帯域の劣化やジッタ増加が追加されることになるため、十分に高速化できない。高速化を阻害する要因は、帰還回路による寄生容量（上記非特許文献１の式（５）内のＣ₂）の増加であり、主に帰還回路のトランジスタのベース寄生容量が劣化の要因となっている。また、帰還回路により主信号から減算を行って高速化を行っているが、この構成では低速成分の減算だけでなく、高速成分の減算も行っている。そのため、高速成分もさらに劣化し、高速化、広帯域化を達成できていない。

一つの側面では、本発明は、信号増幅を広帯域化および高速化できることを目的とする。

一つの案では、入力信号を増幅するエミッタ接地の増幅回路と、前記増幅回路の出力線に、コレクタを接続するとともに、前記出力線とベースとの間を抵抗を介して接続したトランジスタを有するエミッタ接地の帰還回路と、を有する増幅回路が提案される。

一つの実施形態によれば、信号増幅を広帯域化および高速化できる。

図１は、実施の形態１にかかる増幅回路を示す図である。図２は、実施の形態１にかかる増幅回路の周波数特性を示す図表である。図３は、実施の形態１にかかる増幅回路の差動信号の時間波形（アイ開口）を示す図表である。図４は、実施の形態２にかかる増幅回路を示す図である。図５は、実施の形態３にかかる増幅回路を示す図である。図６は、実施の形態４にかかる増幅回路を示す図である。図７は、実施の形態４にかかる増幅回路の周波数特性を示す図表である（その１）。図８は、実施の形態４にかかる増幅回路の周波数特性を示す図表である（その２）。図９は、実施の形態４にかかる増幅回路の差動信号の時間波形（アイ開口）を示す図表である。図１０は、実施の形態５にかかる増幅回路を示す図である。図１１は、実施の形態６にかかる増幅回路を示す図である。図１２は、実施の形態７にかかるレーザ駆動回路を示す図である（その１）。図１３は、実施の形態７にかかるレーザ駆動回路を示す図である（その２）。図１４は、実施の形態７にかかるレーザ駆動回路を示す図である（その３）。

（実施の形態１）
以下に添付図面を参照して、開示技術の好適な実施の形態を詳細に説明する。図１は、実施の形態１にかかる増幅回路を示す図である。

この増幅回路１００は、差動増幅回路１０１と、帰還回路１０２とを含む。差動増幅回路１０１は、一対（２個）のトランジスタＴｒ１，Ｔｒ２、２個の負荷（抵抗）１１１，１１２、電流源１１３、２個の入力端子（ｉｎｐ）１１４，（ｉｎｎ）１１５、２個の出力端子１１６，１１７を含む。

第１のトランジスタＴｒ１のベースは、第１の入力端子１１４に接続されている。第１のトランジスタＴｒ１のコレクタは、第１の抵抗１１１の一端に接続されているとともに、第２の出力端子（信号線ｏｕｔｎ）１１７に接続されている。第２のトランジスタＴｒ２のベースは、第２の入力端子１１５に接続されている。第２のトランジスタＴｒ２のコレクタは、第２の抵抗１１２の一端に接続されているとともに、第１の出力端子（信号線ｏｕｔｐ）１１６に接続されている。

第１の抵抗１１１および第２の抵抗１１２のそれぞれの他端は、電源電圧Ｖ_DDが印加される電源端子１１８に共通接続されている。第１のトランジスタＴｒ１および第２のトランジスタＴｒ２のエミッタは共通接続されて、電源電圧Ｖ_SSが印加される電源端子１１９との間に設けられた電流源１１３に接続されている。

上記構成の差動増幅回路１０１は、一対の入力端子１１４，１１５に入力された信号の差分を増幅し、一対の出力端子１１６，１１７から互いに異なる位相（正相と逆相）の信号を出力する。

帰還回路１０２は、一対（２個）の差動動作のトランジスタＴｒ３，Ｔｒ４と、電流源（テール電流源）１２１と、２個の抵抗１２２，１２３とを含む。トランジスタＴｒ３，Ｔｒ４のコレクタは、それぞれ正相と逆相の信号線ｏｕｔｐ，ｏｕｔｎに接続される。正相の信号線ｏｕｔｐに接続したトランジスタＴｒ３のベースには、正相の信号線ｏｕｔｐが抵抗１２２を介して接続される。逆相の信号線ｏｕｔｎに接続したトランジスタＴｒ４のベースには、逆相の信号線ｏｕｔｎが抵抗１２３を介して接続される。これら抵抗１２２，１２３は、トランジスタＴｒ３，Ｔｒ４のベースと正相（逆極性）の信号線の間に直列に接続される。

帰還回路１０２のトランジスタＴｒ３，Ｔｒ４は、コレクタとベースに入力する信号が同一の信号線（ｏｕｔｐ，ｏｕｔｎ）であり、そのまま差動増幅回路１０１に帰還させる構成である。このため、差動増幅回路１０１は、帰還回路１０２の非線形成分やリミッタ等の劣化影響を受けずに、入力された信号をそのまま帯域拡大し、高速動作することができる。

上記構成によれば、帰還回路１０２に設けた抵抗１２２，１２３により、帰還回路１０２のトランジスタＴｒ３，Ｔｒ４のベースの寄生容量Ｃ₂をシールドすることができる。これにより、信号線ｏｕｔｐ，ｏｕｔｎに与える劣化を排除できるようになる。

また、抵抗１２２，１２３と、トランジスタＴｒ３，Ｔｒ４のベースの寄生容量Ｃ₂からなるＲＣフィルタが得られ、低周波成分のみを帰還させて主信号（信号線）から減算する。これにより、帰還回路１０２における減算量の高速（高域）成分の低下を抑え、さらに周波数特性の広帯域化および動作の高速化を図ることができるようになる。

また、図１に示した電流源１１３，１２１の電流調整、および抵抗１２２，１２３を抵抗可変させる構成としてもよい。この点は、後述する他の実施形態で説明するが、電流源１１３，１２１の電流調整、あるいは、抵抗１２２，１２３の抵抗可変により、帯域調整できるようになる。

図２は、実施の形態１にかかる増幅回路の周波数特性を示す図表である。横軸は周波数、縦軸は増幅率である。図示のように、従来の差動増幅回路は、増幅率が高いものの、全体的に右下がり、すなわち、周波数が高くなるにつれ、増幅率が低下する周波数特性である（帯域幅ｆ１）。また、従来の帰還型差動増幅回路は、従来の差動増幅回路に比して周波数特性は平坦であるが、高域の周波数が劣化している。

これに対し、実施の形態の帰還型差動増幅回路は、高域成分の低下を抑え、高域の周波数特性を向上できるため、広い周波数に亘って周波数特性を平坦にすることができ、帯域幅ｆ２を有して周波数特性を広帯域化できる。帯域は、たとえば、増幅率のピークから所定レベル（３ｄＢ）低下した増幅率までの周波数範囲で示される。

図３は、実施の形態１にかかる増幅回路の差動信号の時間波形（アイ開口）を示す図表である。（ａ）に示す従来の差動増幅回路では、アイ開口Ｗ１が狭く、また、ジッタの影響によりクロスポイントＡ１にぶれが生じており、信号の立ち上がり、立ち下がり特性が悪い。（ｂ）に示す従来の帰還型差動増幅回路では、アイ開口Ｗ２が狭い。これに対して、（ｃ）に示す実施の形態の帰還型差動増幅回路では、ジッタ低減によりクロスポイントＡ１が細く明確になり、アイ開口Ｗ３が十分に開き広くでき、信号の立ち上がり、立ち下がり特性を改善できる。

以上説明した実施の形態１によれば、差動増幅回路に追加した帰還回路のベースと信号線の間に直列に抵抗を設けたため、帰還回路のベースの寄生容量は、抵抗にシールドされて寄生容量の影響を大幅に低減でき広帯域化できる。そして、直列抵抗とベースの寄生容量がＲＣフィルタの役割を果たすため、帰還回路が低周波成分のみ帰還および減算できるようになる。これにより、高速（高域）成分の劣化を防ぎ、低速成分のみの減算がおこなえるようになり、動作を高速化できる。

また、帰還回路１０２は、バイポーラ型のトランジスタＴｒ３，Ｔｒ４を用い、これらのコレクタとベースの信号は電圧が同極性であるため、バイポーラ型のトランジスタＴｒ３，Ｔｒ４におけるベース・コレクタ間の電位逆転が生じない。

（実施の形態２）
図４は、実施の形態２にかかる増幅回路を示す図である。実施の形態２は、増幅回路をシングル増幅のエミッタ接地構造としたものである。図４において、実施の形態１（図１）と同一の構成には同一の符号を付してあり、増幅回路および帰還回路は、差動対のうち一方だけとしている。エミッタ接地の増幅回路１０１であればシングル増幅であっても実施の形態１と同様に適用することができる。

増幅回路１０１は、１個のトランジスタＴｒ１、１個の抵抗１１１、１個の入力端子（ｉｎ）１１４および１個の出力端子１１７とを含む。

第１のトランジスタＴｒ１のベースは、入力端子１１４に接続されている。第１のトランジスタＴｒ１のコレクタは、抵抗１１１の一端に接続されているとともに、出力端子（信号線ｏｕｔ）１１７に接続されている。抵抗１１１の他端は、電源電圧Ｖ_DDが印加される電源端子１１８に接続されている。第１のトランジスタＴｒ１のエミッタは電源電圧Ｖ_SSが印加される電源端子１１９に接地接続されている。

帰還回路１０２は、１個のトランジスタＴｒ４と、１個の抵抗１２３とを含む。トランジスタＴｒ４のコレクタは、信号線ｏｕｔに接続される。また、信号線ｏｕｔに接続したトランジスタＴｒ４のベースには、信号線ｏｕｔが抵抗１２３を介して接続される。すなわち、抵抗１２３は、トランジスタＴｒ４のベースと信号線の間に直列に接続される。帰還回路１０２のトランジスタＴｒ４は、コレクタとベースに入力する信号が同一の信号線（ｏｕｔ）であり、そのまま増幅回路１０１に帰還させる構成である。

上記構成によれば、シングル増幅の増幅回路１０１においても、実施の形態１と同様に帰還回路１０２を設けることにより、実施の形態１同様の効果を得ることができる。すなわち、帰還回路１０２に設けた抵抗１２３により、帰還回路１０２のトランジスタＴｒ４のベースの寄生容量Ｃ₂をシールドすることができる。これにより、信号線ｏｕｔに与える劣化を排除できるようになる。

また、抵抗１２３と、トランジスタＴｒ４のベースの寄生容量Ｃ₂からなるＲＣフィルタが得られ、低周波成分のみを帰還させて主信号（信号線）から減算する。これにより、帰還回路１０２における減算量の高速（高域）成分の低下を抑え、さらに周波数特性の広帯域化および動作の高速化を図ることができるようになる。

（実施の形態３）
図５は、実施の形態３にかかる増幅回路を示す図である。実施の形態３は、実施の形態１（図１）の構成に加えて、出力段にエミッタフォロワ回路５０１を追加したものである。差動増幅回路１０１と、帰還回路１０２の構成は、実施の形態１（図１）と同様であり、説明を省略する。

差動増幅回路１０１のトランジスタＴｒ１のコレクタ、および帰還回路１０２のトランジスタＴｒ４のコレクタが接続される信号線ｏｎは、エミッタフォロワ回路５０１を構成する第５のトランジスタＴｒ５のベースに接続される。差動増幅回路１０１のトランジスタＴｒ２のコレクタ、および帰還回路１０２のトランジスタＴｒ３のコレクタが接続される信号線ｏｐは、エミッタフォロワ回路５０１を構成する第６のトランジスタＴｒ６のベースに接続される。

エミッタフォロワ回路５０１を構成するトランジスタＴｒ５，Ｔｒ６のコレクタは、電源電圧Ｖ_DDが印加される電源端子１１８に接続されている。また、エミッタは、電源電圧Ｖ_SSが印加される電源端子１１９との間に設けられた電流源５０２，５０３にそれぞれ接続されている。また、第５のトランジスタＴｒ５のエミッタは、第２の出力端子（ｏｕｔｎ）１１７に接続されるとともに、電源電圧Ｖ_SSが印加される電源端子１１９との間に設けられた電流源５０２に接続されている。第６のトランジスタＴｒ６のエミッタは、第１の出力端子（ｏｕｔｐ）１１６に接続されるとともに、電源電圧Ｖ_SSが印加される電源端子１１９との間に設けられた電流源５０３に接続されている。

そして、帰還回路１０２のトランジスタＴｒ３のベースは、抵抗１２２を介して正相の信号線（ｏｕｔｐ）に接続される。帰還回路１０２のトランジスタＴｒ４のベースは、抵抗１２３を介して逆相の信号線（ｏｕｔｎ）に接続される。

以上説明した実施の形態３によれば、出力段に設けたエミッタフォロワ回路は電圧利得は持たず、信号波形を維持したまま信号成分の非線形成分やリミッタなどの影響を受けずに、帯域拡大、高速化が可能となる。

（実施の形態４）
図６は、実施の形態４にかかる増幅回路を示す図である。実施の形態４は、周波数特性を可変する構成例であり、実施の形態３（図５）に示した電流源１２１、あるいは抵抗１２２，１２３を可変構成にしている。

ここで、上述した各実施の形態の増幅回路１００は、信号系の差動増幅回路１０１と、帰還系の帰還回路１０２とが独立して設けられているため、帰還回路１０２における帰還量の調整を容易におこなうことができる。

図７は、実施の形態４にかかる増幅回路の周波数特性を示す図表である。帰還回路１０２のトランジスタＴｒ３，Ｔｒ４の電流源１２１を可変電流源とすることにより、帰還回路１０２の低周波領域の帰還量、すなわち低域の強度（レベル）を調整することができる。これにより、相対的に高域の強度を強化することができる。帰還回路１０２の電流源１２１の電流量を小さくすれば低域の強度が大きくなり、電流源１２１の電流量を大きくすれば低域の強度が小さくなり、相対的に高域の強度を大きくできる。

図８は、実施の形態４にかかる増幅回路の周波数特性を示す他の図表である。帰還回路１０２のトランジスタＴｒ３，Ｔｒ４のベースに直列に接続した抵抗１２２，１２３を可変抵抗とする。これにより、トランジスタＴｒ３，Ｔｒ４のベースに直列に接続した抵抗１２２，１２３とベースの寄生容量Ｃ₂により形成されるＲＣ回路のパラメータを変更でき、帰還量の低周波領域を調整できる。これにより、相対的に高域の強度を調整することができる。図８に示すように、抵抗１２２，１２３の抵抗値が大きければ低域の強度が大きくなり、抵抗１２２，１２３の抵抗値を小さくすれば低域の強度が小さくなり、相対的に高域の強度を大きくできる。ここで、図８に示すように、抵抗１２２，１２３の抵抗値を可変することにより、周波数特性のピークが周波数方向にシフトし（図８中ｐ）、抵抗値の可変に基づいて、平坦な周波数特性を得ることができるようになる。

図９は、実施の形態４にかかる増幅回路の差動信号の時間波形（アイ開口）を示す図表である。上述したように、電流源１２１、あるいは抵抗１２２，１２３を可変する構成とすることにより、強度補償をおこなう高域の帯域を調整することができるようになる。たとえば、周波数特性を調整するイコライザとして機能する。これにより、実施の形態（図３の（ｃ）参照）のアイ開口Ｗ３に比べて、さらに広げたアイ開口Ｗ３１を得ることができるようになる。

（実施の形態５）
図１０は、実施の形態５にかかる増幅回路を示す図である。実施の形態５は、実施の形態３（図５）の構成に加えて、帰還回路１０２の一対のトランジスタＴｒ３，Ｔｒ４のエミッタ間に抵抗６０１を接続している。トランジスタＴｒ３，Ｔｒ４のコレクタは、それぞれ電流源１２１ａ、１２１ｂを介して電源電圧Ｖ_SSが印加される電源端子１１９に接続されている。

上記構成によれば、帰還回路１０２の一対のトランジスタＴｒ３，Ｔｒ４のエミッタ間に設けた抵抗６０１により、帰還信号の線形性を向上でき、信号成分の非線形成分やリミッタなどの影響を抑制することができるようになる。そして、入力されるエンファシス信号なども波形を維持したまま帯域拡大および高速化を図ることができる。

（実施の形態６）
図１１は、実施の形態６にかかる増幅回路を示す図である。実施の形態６は、実施の形態５（図１０）の構成に加えて、加算回路１１０１を追加して設けたものである。加算回路１１０１の構成は、上述した差動増幅回路１０１と同様の構成を有する。差動増幅回路１０１側の各部の符号には、添字ａを付し、加算回路１１０１側の各部の符号には、添字ｂを付してある。

そして、加算回路１１０１は、一対の入力端子（ｉｎ２ｐ）１１４ｂ，（ｉｎ２ｎ）１１５ｂを有している。この加算回路１１０１のトランジスタＴｒ１ｂのコレクタは、信号線ｏｎおよび抵抗１１１に接続され、トランジスタＴｒ２ｂのコレクタは、信号線ｏｐおよび抵抗１１２に接続されている。

このような構成においても、帰還回路１０２のトランジスタＴｒ３，Ｔｒ４のエミッタ間に設けた抵抗６０１により、帰還信号成分の非線形成分、リミッタなどを抑制できる。特に、加算回路１１０１を用いてエンファシス信号を生成した構成とした場合、エミッタ間の抵抗６０１により線形性向上の効果により、エンファシス信号を維持した状態で信号を帰還できるため、このエンファシス信号なども波形を維持したまま、帯域拡大でき、高速化を図ることができるようになる。

（実施の形態７）
図１２〜図１４は、実施の形態７にかかるレーザ駆動回路を示す図である。上述した増幅回路１００は、たとえば、出力信号によりＬＤ等のレーザ素子を発光駆動するレーザ駆動回路に適用できる。

図１２に示す回路は、実施の形態１（図１）の増幅回路１００の一方の出力（ｏｕｔｐ）をレーザ素子１２０１のカソードに接続し、アノードは外部の電源端子１２０２に接続する。図１３に示す回路は、図１２に示す回路にエミッタフォロワ回路５０１を追加した構成である。図１４に示す回路は、エミッタフォロワ回路５０１を一対のトランジスタＴｒ５，Ｔｒ６とし、トランジスタＴｒ５に電流源５０２を設け、トランジスタＴｒ６のエミッタを出力としたものである。これらのエミッタフォロワ回路５０１により、レーザ素子１２０１の駆動電流を供給できる。

これらの図１２〜図１４に示すように、増幅回路１００によりレーザ素子１２０１を発光駆動する構成においても、帰還回路１０２のトランジスタＴｒ３，Ｔｒ４のベースに直列に接続した抵抗１２２，１２３がこのトランジスタＴｒ３，Ｔｒ４のベース容量をシールドする。これにより、帰還用のトランジスタＴｒ３，Ｔｒ４による帯域劣化を抑制でき、レーザ素子１２０１を高速駆動することができるようになる。

また、エミッタフォロワ回路５０１を設けることにより、出力する信号波形を維持したまま信号成分の非線形成分やリミッタなどの影響を受けずに、レーザ素子１２０１に対して帯域拡大し、高速化した駆動信号を供給できる。

以上説明した各実施の形態によれば、帰還回路のトランジスタのベースに直列に抵抗を接続した構成としたので、この抵抗のシールドにより寄生容量Ｃ₂を抑制する効果が得られる。また、この抵抗は、トランジスタのベースの寄生容量とによりＲＣフィルタとして機能し、帰還による減算量の高域成分を減らすという効果も同時に得ることができる。

そして、帰還系に抵抗というパッシブなデバイスを用いているため、他のアクティブ回路を介さずに信号帰還させるため、リミッタ回路や、非線形回路の影響を受けにくく、信号波形を維持した高速増幅を可能にする。

また、上述した各実施の形態では、バイポーラ型トランジスタを用いる例を説明したが、これに限らず他の半導体素子、たとえば、ＦＥＴを用いる構成としてもよい。ＦＥＴを用いた場合においても、ゲートとドレイン間に抵抗を接続する構成として、ゲートの寄生容量を相殺することができ、広帯域化と高速化を達成できる。

上述した各実施の形態に関し、さらに以下の付記を開示する。

（付記１）入力信号を増幅するエミッタ接地の増幅回路と、
前記増幅回路の出力線に、コレクタを接続するとともに、前記出力線とベースとの間を抵抗を介して接続したトランジスタを有するエミッタ接地の帰還回路と、
を有することを特徴とする増幅回路。

（付記２）前記増幅回路は、一対のトランジスタを有し、同相と逆相の一対の出力線を有する差動増幅回路であり、
前記帰還回路は、一対のトランジスタと、一対の抵抗とを有し、一対の前記出力線のうち正相に接続した一方のトランジスタのコレクタには、当該一方のトランジスタのベースを接続し、逆相に接続した他方のトランジスタのコレクタには、当該他方のトランジスタのベースを接続したことを特徴とする付記１に記載の増幅回路。

（付記３）前記抵抗を可変抵抗としたことを特徴とする付記１または２に記載の増幅回路。

（付記４）前記帰還回路の電流源を可変電流源としたことを特徴とする付記２に記載の増幅回路。

（付記５）前記帰還回路の一対のトランジスタのエミッタ間を抵抗を介して接続したことを特徴とする付記２〜４のいずれか一つに記載の増幅回路。

（付記６）前記出力線の出力段にエミッタフォロワ回路を設け、
前記エミッタフォロワ回路の入力を、前記増幅回路の前記トランジスタのコレクタに接続し、前記エミッタフォロワ回路の出力を前記帰還回路の前記トランジスタのベースに帰還接続したことを特徴とする付記１〜５のいずれか一つに記載の増幅回路。

（付記７）前記出力線の出力端子に接続されるレーザ素子を備え、
前記増幅回路により前記レーザ素子を発光駆動することを特徴とする付記１〜６のいずれか一つに記載の増幅回路。

（付記８）前記出力線の出力端子に接続されるレーザ素子を備え、
前記エミッタフォロワ回路により、前記レーザ素子を直接発光駆動することを特徴とする付記６に記載の増幅回路。

（付記９）前記増幅回路として、入力信号を増幅する加算回路を有することを特徴とする付記１〜８のいずれか一つに記載の増幅回路。

（付記１０）前記増幅回路および前記帰還回路にＦＥＴを用いたことを特徴とする付記１〜９のいずれか一つに記載の増幅回路。

１００増幅回路
１０１差動増幅回路
１０２帰還回路
１１１，１１２抵抗
１１３，１２１電流源
１１４，１１５入力端子
１１６，１１７出力端子
１１８，１１９電源端子
１２２，１２３抵抗
５０１エミッタフォロワ回路
５０２，５０３電流源
６０１抵抗
１１０１加算回路
１２０１レーザ素子

Claims

入力信号を増幅するエミッタ接地の増幅回路と、
前記増幅回路の出力線に、コレクタを接続するとともに、前記出力線とベースとの間を抵抗を介して接続したトランジスタを有するエミッタ接地の帰還回路と、
を有することを特徴とする増幅回路。
前記増幅回路は、一対のトランジスタを有し、同相と逆相の一対の出力線を有する差動増幅回路であり、
前記帰還回路は、一対のトランジスタと、一対の抵抗とを有し、一対の前記出力線のうち正相に接続した一方のトランジスタのコレクタには、当該一方のトランジスタのベースを接続し、逆相に接続した他方のトランジスタのコレクタには、当該他方のトランジスタのベースを接続したことを特徴とする請求項１に記載の増幅回路。
前記抵抗を可変抵抗としたことを特徴とする請求項１または２に記載の増幅回路。
前記帰還回路の電流源を可変電流源としたことを特徴とする請求項２に記載の増幅回路。
前記帰還回路の一対のトランジスタのエミッタ間を抵抗を介して接続したことを特徴とする請求項２〜４のいずれか一つに記載の増幅回路。
前記出力線の出力段にエミッタフォロワ回路を設け、
前記エミッタフォロワ回路の入力を、前記増幅回路の前記トランジスタのコレクタに接続し、前記エミッタフォロワ回路の出力を前記帰還回路の前記トランジスタのベースに帰還接続したことを特徴とする請求項１〜５のいずれか一つに記載の増幅回路。
前記出力線の出力端子に接続されるレーザ素子を備え、
前記増幅回路により前記レーザ素子を発光駆動することを特徴とする請求項１〜６のいずれか一つに記載の増幅回路。