JP3947085B2 - パルス幅調整回路 - Google Patents
パルス幅調整回路 Download PDFInfo
- Publication number
- JP3947085B2 JP3947085B2 JP2002313059A JP2002313059A JP3947085B2 JP 3947085 B2 JP3947085 B2 JP 3947085B2 JP 2002313059 A JP2002313059 A JP 2002313059A JP 2002313059 A JP2002313059 A JP 2002313059A JP 3947085 B2 JP3947085 B2 JP 3947085B2
- Authority
- JP
- Japan
- Prior art keywords
- pulse width
- differential
- circuit
- constant current
- current source
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Pulse Circuits (AREA)
- Amplifiers (AREA)
- Optical Communication System (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、有限の立上り時間および立下り時間を有するデジタル信号（以下、台形波信号と記す）の出力信号波形のパルス幅を調整するパルス幅調整回路に関する。特に、上記パルス幅調整の機能が求められる光通信に使用されるレーザダイオード駆動回路や電界吸収型半導体変調器駆動回路に適用されるパルス幅調整回路に関する。
【０００２】
【従来の技術】
従来、超ギガビットの直接変調方式の光通信で使用される半導体レーザダイオードの発光出力の変調は、レーザダイオード駆動回路により、レーザダイオードを駆動するバイアス電流に変調電流を重畳することで実現する。また、外部変調方式の光通信で使用される電界吸収型半導体変調器は、電界吸収型半導体変調器駆動回路により出力される変調電圧により、光吸収量が変調電圧に従って変化するため、電界吸収型半導体変調器を通過する光信号に変調を施すことができる。
【０００３】
通常、光通信には信号のオン時もオフ時も等しいパルス幅を有する台形波信号が用いられる。しかし、長距離伝送等の場合には、受信側でより良好な受信感度を得るために、変調された光送信波形において信号のオン時とオフ時のパルス幅を異なる値とするような調整が行われている。このため、レーザダイオード駆動回路や電界吸収型半導体変調器駆動回路には、出力波形のパルス幅を調整する機能が必要になっている。
【０００４】
このような目的の従来のパルス幅調整回路を図１０に示す（特許文献１）。
従来回路は、入力部にＲ３，Ｒ４，Ｔ８，Ｔ９，Ｔ１０からなる前段の差動増幅器、Ｔ１，Ｔ３およびＴ２，Ｔ４からなる二つのレベルシフト回路、出力部にＲ１，Ｒ２，Ｔ５，Ｔ６，Ｔ７からなる後段の差動増幅器を備えている。
【０００５】
このパルス幅調整回路は、ＶＩＮとＶＩＮＢへの相補信号を入力して得られる前段の差動増幅器出力をレベルシフトする際にＴ２とＴ４からなる一方のレベルシフト回路のレベルシフト量をＰＷＣ端子への印加電圧により可変して後段差動増幅器のＴ５とＴ６への入力レベルを調整することによりＶＩＮとＶＩＮＢへの入力信号とはパルス幅の異なる出力信号がＯＵＴ１及びＯＵＴ２から出力するように動作する。
【０００６】
Ｔ１，Ｔ３から構成されるレベルシフト回路においては、Ｔ３のドレイン電流が、そのゲート−ソース電圧（ＶＣＳ−ＶＳＳ）に応じて制御されてＴ１を流れることでＴ１のゲート−ソース電圧が自動的に決まり、この結果、Ｔ１のゲート電位に対し、そのゲート−ソース電圧だけレベルシフトした電圧がＴ５のゲート電位とされる。Ｔ２，Ｔ４から構成されるレベルシフト回路も同様に動作し、Ｔ２のゲート電位（ＰＷＣ信号レベル）に対し、そのゲート−ソース電圧だけレベルシフトした電圧がＴ４のゲート電位とされる。
【０００７】
後段の差動増幅器において共通接続されたＴ５及びＴ６のソース電位は、Ｔ７のゲート−ソース電圧（ＶＣＳ−ＶＳＳ）およびＴ５とＴ６のゲート入力電位の関係によって定まる。Ｔ５のゲート電位がＴ６のゲート電位よりも高い（低い）ときはＴ５がオン（オフ），Ｔ６がオフ（オン）し、Ｔ７のゲート−ソース電圧（ＶＣＳ−ＶＳＳ）に応じて制御されるＴ７のドレイン電流がＴ５（Ｔ６）を流れることでＴ５（Ｔ６）のゲート−ソース電圧が自動的に設定され、共通接続されたソース電位が決まる。
【０００８】
ここで、ＰＷＣ端子への印加電圧の制御に伴うＴ４のゲート−ソース電圧（ＰＷＣ−ＶＳＳ）の変化に応じてＴ６のゲート入力電位のレベルシフト量を変化させ、Ｔ５，Ｔ６のゲートに入力する差動信号の電圧レベルに差を与えることで、ＶＯＵＴ１，ＶＯＵＴ２からの出力信号のパルス幅を調整することができる。
【０００９】
このように従来のパルス幅調整回路では、ＰＷＣ端子に印加する電圧を制御することにより、Ｔ５，Ｔ６のゲートに入力される差動信号に相対的な電圧レベル差を生じさせてパルス幅調整を行っている。
【００１０】
【特許文献１】
特開平１１−１３６１０４号公報
【００１１】
【発明が解決しようとする課題】
従来のパルス幅調整回路（図１０）では、差動信号の電圧レベル差が大きければ大きいほどＶＯＵＴ１，ＶＯＵＴ２に出力される信号のパルス幅の調整範囲を大きくできるが、ＰＷＣ端子で制御されるレベルシフト量が制限されているために調整範囲が制限されるという課題がある。以下、この理由を説明する。
【００１２】
差動増幅回路の縦列接続構成においては通常、後段（Ｔ５，Ｔ６）のゲートへの入力信号の電圧振幅がＴ５，Ｔ６のゲート−ソース電圧より大きくなるように設計することで、ローレベル時にＴ５，Ｔ６を充分にオフさせて高電圧利得を得ている。
【００１３】
一方、超高速（例えば１０Ｇｂ／ｓ超）の回路にＦＥＴを使用して良好な周波数特性を得るには、最も高い相互コンダクタンスが示されるゲート−ソース電圧でＦＥＴを動作させる必要がある。
【００１４】
従来回路においてＴ４，Ｔ７をこのようなゲート−ソース電圧で動作させた場合、レベルシフトの変化量は最大でＴ５，Ｔ６のゲート−ソース電圧までであり、Ｔ５，Ｔ６のゲートに入力される電圧振幅よりも小さい。よって、パルス幅調整範囲を大きくとることができない。
【００１５】
さらに、ＰＷＣ端子への印加電圧によりレベルシフト回路のレベルシフト量を減少方向に可変すると、高周波特性が劣化するという別の問題がある。以下、この理由を説明する。
【００１６】
レベルシフト回路のＴ１（Ｔ２）のゲート入力電圧は、Ｔ８（Ｔ９）がオフのとき、抵抗Ｒ３（Ｒ４）にドレイン電流が流れないためＶＤＤなるハイレベルとなる。前段の差動増幅器出力は、Ｔ３（Ｔ４）により設定されたＴ１（Ｔ２）のゲート−ソース電圧分だけレベルシフトされてＴ５（Ｔ６）のゲートに入力される。シフト量が減少されるとＴ５（Ｔ６）のゲート電位は減少分だけ上昇する。
【００１７】
よって、Ｔ６がオン時のＴ６のソース電位は、ゲート電位からＴ７により設定されたゲート−ソース電圧分だけ降下した電位となる。一方、ドレイン電位は、ドレイン電流によるＲ２の電圧降下分だけＶＤＤより低い電位となる。
【００１８】
ＰＷＣ端子への印加電圧をＶＳＳとした場合、Ｔ２のレベルシフト量がゼロとなるため、Ｔ６のゲート電位はＴ２入力のハイレベルＶＤＤまで上昇する。ソース電位は、このゲート電位からＴ７により設定されたゲート−ソース電圧分だけ低い電位となるため、Ｔ６のドレイン−ソース電圧が極端に低下して非飽和領域（ＶＤＳ−ＩＤＳ特性におけるknee電圧以下の領域）で動作することになる。
【００１９】
このように、従来回路においてレベルシフト量を一定レベル以下に減少させるとＦＥＴの高速動作に必要な飽和領域での動作が行なわれないため増幅利得及び高周波特性が著しく劣化する。このため、出力波形の劣化などの課題が生じ、パルス幅制御範囲が制限される。この課題は、特にＦＥＴの高周波性能における余裕が少なくなる１０Ｇｂ／ｓを超える超高速領域において顕著である。
【００２０】
本発明の目的は、上述した課題を解決し、超高速領域においてもパルス幅の調整範囲を広くとることのできるパルス幅調整回路を提供することである。
【００２１】
【課題を解決するための手段】
上記の目的を達成するために本発明では、相補なパルス信号が入力される第１の差動対トランジスタを有する第１の差動増幅器と、該第１の差動増幅器からの差動出力信号をレベルシフトさせるレベルシフト回路と、第２の差動対トランジスタにシフトされた前記差動出力信号を入力して増幅する第２の差動増幅器とを備え、前記第１の差動対トランジスタに入力される差動パルス信号のパルス幅を制御信号に応じて可変して前記第２の差動増幅器より出力するパルス幅調整回路において、前記制御信号により駆動されて夫々の電流値を可変される第１および第２のトランジスタを含む定電流源を備え、該第１のトランジスタは、前記第１の差動対トランジスタの一方の出力負荷を介して電源の一端から他端に電流を流すように、該出力負荷と前記レベルシフト回路の共通接続点と前記一端または前記他端との間に接続され、前記第２のトランジスタは、前記第１の差動対トランジスタの他方の出力負荷を介して前記電源の前記一端から前記他端に電流を流すように、該出力負荷と前記レベルシフト回路の共通接続点と前記一端または前記他端との間に接続される形態のパルス幅調整回路を実施した。
【００２２】
ここで、前記定電流源は、前記第１および前記第２のトランジスタが差動接続されてなる第３の差動対トランジスタと、該差動対トランジスタの共通接続端子と前記一端または前記他端との間に接続される別の定電流源とからなる形態とすることが好ましい。
【００２３】
さらに本発明では、相補なパルス信号が入力される第１の差動対トランジスタを有する第１の差動増幅器と、該第１の差動増幅器からの差動出力信号をレベルシフトさせるレベルシフト回路と、第２の差動対トランジスタにシフトされた前記差動出力信号を入力して増幅する第２の差動増幅器とを備え、前記第１の差動対トランジスタに入力される差動パルス信号のパルス幅を制御信号に応じて可変して前記第２の差動増幅器より出力するパルス幅調整回路において、前記第１の差動対トランジスタの両方の各出力負荷と前記レベルシフト回路の各共通接続点と電源の一端または他端との間に接続される第１および第２の定電流源と、該第１の定電流源の電流値を可変する手段であって、前記一端または前記他端との間に接続される第１の分圧手段による分圧比を可変して該第１の定電流源に入力することで該電流値を可変する第１の可変分圧手段と、前記第２の定電流源の電流値を可変する手段であって、前記一端または前記他端との間に接続される第２の分圧手段による分圧比を可変し前記第２の定電流源に入力することで該電流値を可変する第２の可変分圧手段とを備える形態のパルス幅調整回路を実施した。
【００２４】
ここで、前記定電流源は、前記第１の差動対トランジスタの両方の出力負荷と前記レベルシフト回路の共通接続点と前記一端または前記他端との間に接続される第１および第２の定電流源と、該第１の定電流源の電流値を可変する手段であって、前記一端または前記他端との間に接続される第１の分圧手段による分圧比を可変して該第１の定電流源に入力することで該電流値を可変する第１の可変分圧手段と、前記第２の定電流源の電流値を可変する手段であって、前記一端または前記他端との間に接続される第２の分圧手段による分圧比を可変し前記第２の定電流源に入力することで該電流値を可変する第２の可変分圧手段とからなる形態とすることが好ましい。
【００２５】
ここで、前記第１および第２の差動対トランジスタはそれぞれＦＥＴであり、さらに、前記定電流源、前記別の定電流源、および前記第１および第２の定電流源はそれぞれＦＥＴである形態とすることが好ましい。
【００２６】
ここで、前記第１の差動増幅器の入力部に別のレベルシフト回路をさらに備え、該別のレベルシフト回路を介して前記相補なパルス信号を入力する形態とすることが好ましい。
【００２７】
【発明の実施の形態】
（実施形態１）
図１は、本発明のパルス幅調整回路の実施形態１の回路図である。
本実施形態のパルス幅調整回路は、増幅回路１と増幅回路２から成り、外部端子として入力端子１１，１２と、出力端子１７，１８と、制御素子１３を備えている。増幅回路１と増幅回路２においてはその増幅手段に差動増幅器が用いられ、さらに端子１５，１６に現れる増幅回路１の差動出力は、レベルシフト回路を介して後段の差動増幅器に入力するようになっている。なお、図１では増幅回路２を２つのレベルシフト回路を含めた形で定義している。
【００２８】
本実施形態における最も大きな特徴としては、増幅回路１の電源のＶＳＳ端子と差動出力端の一方の端子６１との間に制御端子１３への印加電圧によって電流値を可変できる電流源５２を設け、これにより、出力端子１７，１８に現れる信号のパルス幅を可変可能な構成としている。すなわち、この構成によれば、電源のＶＤＤ端子から抵抗３１および端子６１を経由してＶＳＳ端子に至る電流経路が形成されるので、抵抗３１に流れる電流によって電圧降下が生じ、この電圧が出力電圧信号に重畳することになる。この電圧降下は制御端子１３で制御される電流源５２の電流値によって可変であるから、制御端子１３に印加する電圧によって端子６１における出力信号レベルを調整することが可能となる。
【００２９】
そして、端子１５にはレベル可変の正相信号が、端子１６には逆相信号が出力されて、さらに各々レベルシフト回路においてＦＥＴ２３、ＦＥＴ２４のゲート−ソース電圧分だけレベルが低下し、これらが増幅器２の差動増幅回路のＦＥＴ対２５，２６のゲートに入力されることとなる。
【００３０】
以下、図２を参照して本実施形態のパルス幅調整回路によるパルス幅調整動作を説明する。
有限の立上り時間および立下り時間を有する台形波信号（正相信号）が端子１１に入力され、この信号と相補関係にある逆相信号が端子１２に入力される。また、このときの端子１１，１２への入力信号のパルス幅をＴ１，Ｔ２とすると両者は等しい（Ｔ１＝Ｔ２）。
【００３１】
図２（ａ）は、端子１７，１８から出力される信号のパルス幅をｔ１＝ｔ２（デューティ比５０パーセント）に調整する場合の動作原理を例示する波形図である。
【００３２】
この場合、増幅回路１の電流源５２に流れる電流値は、端子１５，１６における両信号の電圧レベルが等しくなるように、端子１３の電圧制御によって設定されている。端子１５，１６の信号は、増幅回路２によりパルス幅がｔ１＝ｔ２に保たれたまま増幅され、端子１７，１８から出力される。
【００３３】
図２（ｂ）は、出力波形のパルス幅をｔ１＞ｔ２に調整する場合の動作原理を例示する波形図である。
この場合、増幅回路１の電流源５２に流れる電流値は、上記ｔ１＝ｔ２の場合よりも減少するように端子１３の電圧制御によって設定されている。これにより、端子１５における信号の電圧レベルは上昇し、端子１６における信号との電圧レベルに差が生じ、同図に示した通りｔ１＞ｔ２となるように設定することができる。そして端子１５，１６における信号は、増幅回路２によりパルス幅がｔ１＞ｔ２に保たれたまま増幅され、端子１７，１８から出力される。
【００３４】
図２（ｃ）は、出力波形のパルス幅をｔ１＜ｔ２に調整する場合の動作原理を例示する波形図である。
この場合、増幅回路１の電流源５２に流れる電流値は、上記ｔ１＝ｔ２の場合よりも増加するように端子１３の電圧制御によって設定されている。これにより、端子１５における信号の電圧レベルは下降し、端子１６における信号との電圧レベルに差が生じ、同図に示した通りｔ１＜ｔ２となるように設定することができる。そして端子１５，１６における信号は、増幅回路２によりパルス幅がｔ１＜ｔ２に保たれたまま増幅され、端子１７，１８から出力される。
【００３５】
本実施形態によれば、端子６１における電圧振幅は、電流源５１の電流量と抵抗３１の抵抗値で決定される。したがって、（電流源５１の電流量）×（抵抗３１の抵抗値）で得られる電圧振幅をＦＥＴ２５のゲート−ソース電圧よりも大きくなるように設定しておけば、歩留まり等の劣化を抑えることができる。
【００３６】
さらに、端子６１におけるレベル可変量は電流源５２の電流量と抵抗３１の抵抗値で設定することができる。したがって、（電流源５２の電流量）×（抵抗３１の抵抗値）で得られるレベル可変量を端子１５，１６の電圧振幅よりも大きくなるよう設定することで、広範囲にわたるパルス幅調整が可能になる。すなわち、パルス幅調整範囲を任意に設定できるため、広範囲なパルス幅調整を可能にし、従来例の課題であったパルス幅調整範囲が狭いという課題を解決することができる。
【００３７】
さらに、ＦＥＴ２３、電流源５３およびＦＥＴ２４，電流源５４からなる２つのレベルシフト回路のレベルシフト量を減少させないため、ＦＥＴ２５，２６には十分なドレイン−ソース電圧が保たれる。すなわち、差動増幅器のＦＥＴを飽和領域で使用することができるため、高速信号の出力波形を損なわないパルス幅調整回路を実現することができ、従来例の課題を解決することができる。
【００３８】
なお、レベルシフト量の調整のため、必要に応じて、増幅回路２に備わるレベルシフト回路のＦＥＴ２３のソースと電流源５３の間、およびＦＥＴ２４のソースと電流源５４間にレベルシフトダイオードを挿入することができる。この場合、レベルシフト回路の出力端子は、挿入された２つのダイオードと電流源５３および電流源５４の共通接続点となり、２つのレベルシフトダイオードのカソード端子が後段の差動増幅器入力にそれぞれ接続される。
【００３９】
この構成におけるレベルシフト量は、電流源５３により決定される電流により自動設定されたＦＥＴ２３のゲート−ソース電圧にレベルシフトダイオードによるレベルシフト電圧（順方向降下電圧）を加えたものとなる。ＦＥＴ２４，電流源５４のレベルシフト回路においても、レベルシフト量は同様にレベルシフトダイオードの順方向降下電圧を加えた値となる。
【００４０】
（実施形態２）
図３は、本発明の実施形態２の回路図である。本実施形態のパルス幅調整回路は、増幅回路１の差動出力端のもう一方の端子に電流値可変回路な電流源５２２とその電流値を制御する制御端子１４が更に設けられている点で図１と異なっている。
【００４１】
図１記載の実施形態では、ｔ１＞ｔ２からｔ１＜ｔ２といった幅広いパルス幅可変範囲に対応する場合には、電流源５２１ある一定値の電流を流した状態でｔ１＝ｔ２となるように回路を設計するが、この場合、端子１５，１６における電圧振幅を揃えることが難しく、設計が困難である。
【００４２】
そこで、本実施形態では図３に示した構成を採用したので、電流源５２１，５２２の電流値が同じ値の場合にｔ１＝ｔ２となるよう回路を設計することで、前述した本発明の特長に加え、回路設計において端子１５，１６における電圧振幅を容易に揃えることができるようになる。
【００４３】
この場合、ｔ１＜ｔ２とするには、端子１３を制御して電流源５２１の電流値を増加させるか、あるいは、端子１４を制御して電流源５２２の電流値を減少させればよい。また、ｔ１＞ｔ２とするには、端子１３を制御して電流源５２１の電流値を減少させるか、端子１４を制御して電流源５２２の電流値を増加させればよい。
【００４４】
特に、図３に示したように構成し、電流源５２１，５２２の電流値がいずれも０の場合にｔ１＝ｔ２となるよう回路を設計すれば、ｔ１＜ｔ２とするには、端子１３を制御し電流源５２１の電流値を増加させればよく、またｔ１＞ｔ２とするには、端子１４を制御し電流源５２２の電流値を増加させればよい。このように本実施形態によれば、回路設計および制御が非常に簡易に行えるという特長がある。
【００４５】
（実施形態３）
図４は、本発明の実施形態３の回路図である。本実施形態は、電流値可変可能な図３における電流源５２１，５２２の具体的手段として、ＥＦＴを用いたものを提供するものである。
【００４６】
すなわち、本実施形態における電流値可変可能な電流源は、端子６１に接続されるドレインと電源電圧ＶＳＳに接続されるソースと制御端子１３であるゲート（１３）を有するＦＥＴ２７と、さらに端子６２にも同様な接続構成のＦＥＴ２８を備えて実現される。
【００４７】
本実施形態のパルス幅調整回路でも、図３で示したパルス幅調整回路と同様の動作が可能である。
【００４８】
（実施形態４）
図５は、本発明の実施形態４の回路図である。本実施形態は、電流値可変可能な図３における電流源５２１，５２２の他の具体的手段として、別の構成を提供するものである。
【００４９】
本実施形態のパルス幅調整回路は、図４で示したパルス幅調整回路に比べさらに、端子６１からＦＥＴ２７２のドレインを見たときのインピーダンスおよび端子６２からＦＥＴ２８２のドレインを見たときのインピーダンスを高くすることができる。すなわち、端子６１，６２に付随する高周波的な負荷を軽減することができる。
【００５０】
本実施形態のパルス幅調整回路でも、図３で示したパルス幅調整回路と同様の動作が可能である。
【００５１】
（実施形態５）
図６は、本発明の実施形態５の回路図である。本実施形態は、図３における電流値可変可能な電流源５２１，５２２を、差動ＦＥＴ対を用いた構成としたものである。
【００５２】
すなわち、本実施形態における電流値可変可能な電流源は、差動出力端子６１と６２にそれぞれのドレインが接続される差動ＦＥＴ対２７３，２８３と、差動ＦＥＴ対２７３，２８３の共通ソースと電源電圧ＶＳＳとの間に共通に設けられる一つの定電流源５２３と、差動ＦＥＴ対２７３，２８３の各ゲートにそれぞれ接続される制御端子１３，１４とで構成されている。
【００５３】
本実施形態のパルス幅調整回路は図３で示したパルス幅調整回路と同様の動作が可能であるが、特に電流値可変可能な図３の電流源５２１，５２２を差動構成とし、端子１３あるいは端子１４のいずれかの電圧を所定の値に固定し、固定されない側の端子電圧を制御するのみで端子１５，１６における信号の電圧レベルを互いに逆方向へ変化させることができる。この結果、１端子の制御のみで広い範囲にわたりパルス幅制御が可能になるという大きな特徴がある。
【００５４】
（実施形態６）
本実施形態によるパルス幅調整回路を図７に示す。本実施形態では、図６の電流源５２３に、温度変化に対する回路特性の変動やデバイスバラツキを補償するためのカレントミラー回路を備えている。
【００５５】
温度変化に対する回路特性の変動やデバイスバラツキを補償するためのカレントミラー回路が電流源５２３に備わっていることが本実施形態の特徴であり、端子１３，１４は通常の高入力インピーダンスのゲート電流が少なくてすむＦＥＴのゲート電圧制御で良いため、抵抗分割等の手法で制御する場合の消費電力が小さくでき、外部からの制御性を良好なものにできるメリットがある。
【００５６】
（実施形態７）
図８は、本発明の実施形態７の回路図である。本実施形態では、図３における電流源５２１および電流源５２２の調整端子１３および１４に、２つの抵抗３７１，３８１および３７２，３８２で分圧された電圧を印加するものとし、かつ２つの抵抗の一方、例えば抵抗３８１，３８２を可変抵抗とすることによって、調整端子１３，１４への印加電圧を可変とするものである。
【００５７】
この構成により、電圧源ＶＤＤおよびＶＳＳの電圧印加時に制御端子１３および１４に所定の電圧が同時に印加され、パルス幅の調整値の初期値を定めることができる。また、制御端子１３，１４に外部から印加電圧を与えなくとも抵抗３８１，３８２の抵抗値を可変することにより、パルス幅を調整できるという利点がある。
【００５８】
なお、本実施形態で用いる抵抗可変による方法は、図４，５，６における制御端子１３，１４への電圧印加手段として適用することができる。
【００５９】
（実施形態８）
図９は、本発明の実施形態８の回路図である。本実施形態におけるパルス幅調整回路は、これまでに説明した各実施形態のパルス幅調整回路（図１，図３，図４，図５，図６，図８）の前段に更にレベルシフト回路３を設けたものである。
【００６０】
本実施形態のレベルシフト回路３は、ＦＥＴ２９（３０）、ダイオード４３（４４）、定電流源５６（５７）から成り、上記図１などにおいて増幅回路２で用いるレベルシフト回路に順方向降下電圧分シフトさせるダイオード４３，４３を追加した構成であり、〔実施の形態１〕の「なお、レベルシフト量の調整」以下で説明した構成である。
【００６１】
実施形態によれば、電圧源ＶＤＤおよびＶＳＳを用いた差動増幅回路等で構成される前置増幅器あるいは緩衝増幅器等（図示せず）を本発明のパルス幅調整回路の入力側に接続した場合において、本パルス幅調整回路への入力レベル設定を不要とすることが可能となる。
【００６２】
（他の変形例）
なお、以上の各実施形態において説明したパルス幅調整回路において、ＦＥＴをバイポーラトランジスタに置き換えることが可能である。また、電源電圧はＶＳＳ＜ＶＤＤであればよいので、何れかの端子を接地することができる。すなわち、ＶＤＤ端子を正電圧としてＶＳＳ端子を接地し、またＶＳＳ端子を負電圧としてＶＤＤ端子を接地することができる。
【００６３】
【発明の効果】
本発明に係るパルス幅調整回路によれば、高速領域においてもパルス幅の調整範囲が広いパルス幅調整回路を実現できる効果がある。
【図面の簡単な説明】
【図１】本発明に係るパルス幅調整回路の実施形態１の回路図である。
【図２】実施形態１の動作原理を説明するための信号波形図である。
【図３】本発明に係るパルス幅調整回路の実施形態２の回路図である。
【図４】本発明に係るパルス幅調整回路の実施形態３の回路図である。
【図５】本発明に係るパルス幅調整回路の実施形態４の回路図である。
【図６】本発明に係るパルス幅調整回路の実施形態５の回路図である。
【図７】本発明に係るパルス幅調整回路の実施形態６の回路図である。
【図８】本発明に係るパルス幅調整回路の実施形態７の回路図である。
【図９】本発明に係るパルス幅調整回路の実施形態８の回路図である。
【図１０】従来技術の回路図である。
【符号の説明】
１，２ 増幅回路
３ レベルシフト回路
１１〜１８，６１，６２，１１１，１１２，ＶＩＮ，ＶＩＮＢ，ＶＲＥＦ，ＶＯＵＴ１，ＶＯＵＴ２，ＶＣＳ，ＰＷＣ 端子
２１〜３０，２７１〜２７３，２８１〜２８３，Ｔ１〜Ｔ７ ＦＥＴ（電界効果トランジスタ）
３１〜３４，３５１，３５２，３６１，３６２，３７１，３７２，Ｒ１，Ｒ２抵抗器
３８１，３８２ 可変抵抗器
４３，４４ ダイオード
５１〜５７，５２１〜５２３，ＣＳ 電流源
【発明の属する技術分野】
本発明は、有限の立上り時間および立下り時間を有するデジタル信号（以下、台形波信号と記す）の出力信号波形のパルス幅を調整するパルス幅調整回路に関する。特に、上記パルス幅調整の機能が求められる光通信に使用されるレーザダイオード駆動回路や電界吸収型半導体変調器駆動回路に適用されるパルス幅調整回路に関する。
【０００２】
【従来の技術】
従来、超ギガビットの直接変調方式の光通信で使用される半導体レーザダイオードの発光出力の変調は、レーザダイオード駆動回路により、レーザダイオードを駆動するバイアス電流に変調電流を重畳することで実現する。また、外部変調方式の光通信で使用される電界吸収型半導体変調器は、電界吸収型半導体変調器駆動回路により出力される変調電圧により、光吸収量が変調電圧に従って変化するため、電界吸収型半導体変調器を通過する光信号に変調を施すことができる。
【０００３】
通常、光通信には信号のオン時もオフ時も等しいパルス幅を有する台形波信号が用いられる。しかし、長距離伝送等の場合には、受信側でより良好な受信感度を得るために、変調された光送信波形において信号のオン時とオフ時のパルス幅を異なる値とするような調整が行われている。このため、レーザダイオード駆動回路や電界吸収型半導体変調器駆動回路には、出力波形のパルス幅を調整する機能が必要になっている。
【０００４】
このような目的の従来のパルス幅調整回路を図１０に示す（特許文献１）。
従来回路は、入力部にＲ３，Ｒ４，Ｔ８，Ｔ９，Ｔ１０からなる前段の差動増幅器、Ｔ１，Ｔ３およびＴ２，Ｔ４からなる二つのレベルシフト回路、出力部にＲ１，Ｒ２，Ｔ５，Ｔ６，Ｔ７からなる後段の差動増幅器を備えている。
【０００５】
このパルス幅調整回路は、ＶＩＮとＶＩＮＢへの相補信号を入力して得られる前段の差動増幅器出力をレベルシフトする際にＴ２とＴ４からなる一方のレベルシフト回路のレベルシフト量をＰＷＣ端子への印加電圧により可変して後段差動増幅器のＴ５とＴ６への入力レベルを調整することによりＶＩＮとＶＩＮＢへの入力信号とはパルス幅の異なる出力信号がＯＵＴ１及びＯＵＴ２から出力するように動作する。
【０００６】
Ｔ１，Ｔ３から構成されるレベルシフト回路においては、Ｔ３のドレイン電流が、そのゲート−ソース電圧（ＶＣＳ−ＶＳＳ）に応じて制御されてＴ１を流れることでＴ１のゲート−ソース電圧が自動的に決まり、この結果、Ｔ１のゲート電位に対し、そのゲート−ソース電圧だけレベルシフトした電圧がＴ５のゲート電位とされる。Ｔ２，Ｔ４から構成されるレベルシフト回路も同様に動作し、Ｔ２のゲート電位（ＰＷＣ信号レベル）に対し、そのゲート−ソース電圧だけレベルシフトした電圧がＴ４のゲート電位とされる。
【０００７】
後段の差動増幅器において共通接続されたＴ５及びＴ６のソース電位は、Ｔ７のゲート−ソース電圧（ＶＣＳ−ＶＳＳ）およびＴ５とＴ６のゲート入力電位の関係によって定まる。Ｔ５のゲート電位がＴ６のゲート電位よりも高い（低い）ときはＴ５がオン（オフ），Ｔ６がオフ（オン）し、Ｔ７のゲート−ソース電圧（ＶＣＳ−ＶＳＳ）に応じて制御されるＴ７のドレイン電流がＴ５（Ｔ６）を流れることでＴ５（Ｔ６）のゲート−ソース電圧が自動的に設定され、共通接続されたソース電位が決まる。
【０００８】
ここで、ＰＷＣ端子への印加電圧の制御に伴うＴ４のゲート−ソース電圧（ＰＷＣ−ＶＳＳ）の変化に応じてＴ６のゲート入力電位のレベルシフト量を変化させ、Ｔ５，Ｔ６のゲートに入力する差動信号の電圧レベルに差を与えることで、ＶＯＵＴ１，ＶＯＵＴ２からの出力信号のパルス幅を調整することができる。
【０００９】
このように従来のパルス幅調整回路では、ＰＷＣ端子に印加する電圧を制御することにより、Ｔ５，Ｔ６のゲートに入力される差動信号に相対的な電圧レベル差を生じさせてパルス幅調整を行っている。
【００１０】
【特許文献１】
特開平１１−１３６１０４号公報
【００１１】
【発明が解決しようとする課題】
従来のパルス幅調整回路（図１０）では、差動信号の電圧レベル差が大きければ大きいほどＶＯＵＴ１，ＶＯＵＴ２に出力される信号のパルス幅の調整範囲を大きくできるが、ＰＷＣ端子で制御されるレベルシフト量が制限されているために調整範囲が制限されるという課題がある。以下、この理由を説明する。
【００１２】
差動増幅回路の縦列接続構成においては通常、後段（Ｔ５，Ｔ６）のゲートへの入力信号の電圧振幅がＴ５，Ｔ６のゲート−ソース電圧より大きくなるように設計することで、ローレベル時にＴ５，Ｔ６を充分にオフさせて高電圧利得を得ている。
【００１３】
一方、超高速（例えば１０Ｇｂ／ｓ超）の回路にＦＥＴを使用して良好な周波数特性を得るには、最も高い相互コンダクタンスが示されるゲート−ソース電圧でＦＥＴを動作させる必要がある。
【００１４】
従来回路においてＴ４，Ｔ７をこのようなゲート−ソース電圧で動作させた場合、レベルシフトの変化量は最大でＴ５，Ｔ６のゲート−ソース電圧までであり、Ｔ５，Ｔ６のゲートに入力される電圧振幅よりも小さい。よって、パルス幅調整範囲を大きくとることができない。
【００１５】
さらに、ＰＷＣ端子への印加電圧によりレベルシフト回路のレベルシフト量を減少方向に可変すると、高周波特性が劣化するという別の問題がある。以下、この理由を説明する。
【００１６】
レベルシフト回路のＴ１（Ｔ２）のゲート入力電圧は、Ｔ８（Ｔ９）がオフのとき、抵抗Ｒ３（Ｒ４）にドレイン電流が流れないためＶＤＤなるハイレベルとなる。前段の差動増幅器出力は、Ｔ３（Ｔ４）により設定されたＴ１（Ｔ２）のゲート−ソース電圧分だけレベルシフトされてＴ５（Ｔ６）のゲートに入力される。シフト量が減少されるとＴ５（Ｔ６）のゲート電位は減少分だけ上昇する。
【００１７】
よって、Ｔ６がオン時のＴ６のソース電位は、ゲート電位からＴ７により設定されたゲート−ソース電圧分だけ降下した電位となる。一方、ドレイン電位は、ドレイン電流によるＲ２の電圧降下分だけＶＤＤより低い電位となる。
【００１８】
ＰＷＣ端子への印加電圧をＶＳＳとした場合、Ｔ２のレベルシフト量がゼロとなるため、Ｔ６のゲート電位はＴ２入力のハイレベルＶＤＤまで上昇する。ソース電位は、このゲート電位からＴ７により設定されたゲート−ソース電圧分だけ低い電位となるため、Ｔ６のドレイン−ソース電圧が極端に低下して非飽和領域（ＶＤＳ−ＩＤＳ特性におけるknee電圧以下の領域）で動作することになる。
【００１９】
このように、従来回路においてレベルシフト量を一定レベル以下に減少させるとＦＥＴの高速動作に必要な飽和領域での動作が行なわれないため増幅利得及び高周波特性が著しく劣化する。このため、出力波形の劣化などの課題が生じ、パルス幅制御範囲が制限される。この課題は、特にＦＥＴの高周波性能における余裕が少なくなる１０Ｇｂ／ｓを超える超高速領域において顕著である。
【００２０】
本発明の目的は、上述した課題を解決し、超高速領域においてもパルス幅の調整範囲を広くとることのできるパルス幅調整回路を提供することである。
【００２１】
【課題を解決するための手段】
上記の目的を達成するために本発明では、相補なパルス信号が入力される第１の差動対トランジスタを有する第１の差動増幅器と、該第１の差動増幅器からの差動出力信号をレベルシフトさせるレベルシフト回路と、第２の差動対トランジスタにシフトされた前記差動出力信号を入力して増幅する第２の差動増幅器とを備え、前記第１の差動対トランジスタに入力される差動パルス信号のパルス幅を制御信号に応じて可変して前記第２の差動増幅器より出力するパルス幅調整回路において、前記制御信号により駆動されて夫々の電流値を可変される第１および第２のトランジスタを含む定電流源を備え、該第１のトランジスタは、前記第１の差動対トランジスタの一方の出力負荷を介して電源の一端から他端に電流を流すように、該出力負荷と前記レベルシフト回路の共通接続点と前記一端または前記他端との間に接続され、前記第２のトランジスタは、前記第１の差動対トランジスタの他方の出力負荷を介して前記電源の前記一端から前記他端に電流を流すように、該出力負荷と前記レベルシフト回路の共通接続点と前記一端または前記他端との間に接続される形態のパルス幅調整回路を実施した。
【００２２】
ここで、前記定電流源は、前記第１および前記第２のトランジスタが差動接続されてなる第３の差動対トランジスタと、該差動対トランジスタの共通接続端子と前記一端または前記他端との間に接続される別の定電流源とからなる形態とすることが好ましい。
【００２３】
さらに本発明では、相補なパルス信号が入力される第１の差動対トランジスタを有する第１の差動増幅器と、該第１の差動増幅器からの差動出力信号をレベルシフトさせるレベルシフト回路と、第２の差動対トランジスタにシフトされた前記差動出力信号を入力して増幅する第２の差動増幅器とを備え、前記第１の差動対トランジスタに入力される差動パルス信号のパルス幅を制御信号に応じて可変して前記第２の差動増幅器より出力するパルス幅調整回路において、前記第１の差動対トランジスタの両方の各出力負荷と前記レベルシフト回路の各共通接続点と電源の一端または他端との間に接続される第１および第２の定電流源と、該第１の定電流源の電流値を可変する手段であって、前記一端または前記他端との間に接続される第１の分圧手段による分圧比を可変して該第１の定電流源に入力することで該電流値を可変する第１の可変分圧手段と、前記第２の定電流源の電流値を可変する手段であって、前記一端または前記他端との間に接続される第２の分圧手段による分圧比を可変し前記第２の定電流源に入力することで該電流値を可変する第２の可変分圧手段とを備える形態のパルス幅調整回路を実施した。
【００２４】
ここで、前記定電流源は、前記第１の差動対トランジスタの両方の出力負荷と前記レベルシフト回路の共通接続点と前記一端または前記他端との間に接続される第１および第２の定電流源と、該第１の定電流源の電流値を可変する手段であって、前記一端または前記他端との間に接続される第１の分圧手段による分圧比を可変して該第１の定電流源に入力することで該電流値を可変する第１の可変分圧手段と、前記第２の定電流源の電流値を可変する手段であって、前記一端または前記他端との間に接続される第２の分圧手段による分圧比を可変し前記第２の定電流源に入力することで該電流値を可変する第２の可変分圧手段とからなる形態とすることが好ましい。
【００２５】
ここで、前記第１および第２の差動対トランジスタはそれぞれＦＥＴであり、さらに、前記定電流源、前記別の定電流源、および前記第１および第２の定電流源はそれぞれＦＥＴである形態とすることが好ましい。
【００２６】
ここで、前記第１の差動増幅器の入力部に別のレベルシフト回路をさらに備え、該別のレベルシフト回路を介して前記相補なパルス信号を入力する形態とすることが好ましい。
【００２７】
【発明の実施の形態】
（実施形態１）
図１は、本発明のパルス幅調整回路の実施形態１の回路図である。
本実施形態のパルス幅調整回路は、増幅回路１と増幅回路２から成り、外部端子として入力端子１１，１２と、出力端子１７，１８と、制御素子１３を備えている。増幅回路１と増幅回路２においてはその増幅手段に差動増幅器が用いられ、さらに端子１５，１６に現れる増幅回路１の差動出力は、レベルシフト回路を介して後段の差動増幅器に入力するようになっている。なお、図１では増幅回路２を２つのレベルシフト回路を含めた形で定義している。
【００２８】
本実施形態における最も大きな特徴としては、増幅回路１の電源のＶＳＳ端子と差動出力端の一方の端子６１との間に制御端子１３への印加電圧によって電流値を可変できる電流源５２を設け、これにより、出力端子１７，１８に現れる信号のパルス幅を可変可能な構成としている。すなわち、この構成によれば、電源のＶＤＤ端子から抵抗３１および端子６１を経由してＶＳＳ端子に至る電流経路が形成されるので、抵抗３１に流れる電流によって電圧降下が生じ、この電圧が出力電圧信号に重畳することになる。この電圧降下は制御端子１３で制御される電流源５２の電流値によって可変であるから、制御端子１３に印加する電圧によって端子６１における出力信号レベルを調整することが可能となる。
【００２９】
そして、端子１５にはレベル可変の正相信号が、端子１６には逆相信号が出力されて、さらに各々レベルシフト回路においてＦＥＴ２３、ＦＥＴ２４のゲート−ソース電圧分だけレベルが低下し、これらが増幅器２の差動増幅回路のＦＥＴ対２５，２６のゲートに入力されることとなる。
【００３０】
以下、図２を参照して本実施形態のパルス幅調整回路によるパルス幅調整動作を説明する。
有限の立上り時間および立下り時間を有する台形波信号（正相信号）が端子１１に入力され、この信号と相補関係にある逆相信号が端子１２に入力される。また、このときの端子１１，１２への入力信号のパルス幅をＴ１，Ｔ２とすると両者は等しい（Ｔ１＝Ｔ２）。
【００３１】
図２（ａ）は、端子１７，１８から出力される信号のパルス幅をｔ１＝ｔ２（デューティ比５０パーセント）に調整する場合の動作原理を例示する波形図である。
【００３２】
この場合、増幅回路１の電流源５２に流れる電流値は、端子１５，１６における両信号の電圧レベルが等しくなるように、端子１３の電圧制御によって設定されている。端子１５，１６の信号は、増幅回路２によりパルス幅がｔ１＝ｔ２に保たれたまま増幅され、端子１７，１８から出力される。
【００３３】
図２（ｂ）は、出力波形のパルス幅をｔ１＞ｔ２に調整する場合の動作原理を例示する波形図である。
この場合、増幅回路１の電流源５２に流れる電流値は、上記ｔ１＝ｔ２の場合よりも減少するように端子１３の電圧制御によって設定されている。これにより、端子１５における信号の電圧レベルは上昇し、端子１６における信号との電圧レベルに差が生じ、同図に示した通りｔ１＞ｔ２となるように設定することができる。そして端子１５，１６における信号は、増幅回路２によりパルス幅がｔ１＞ｔ２に保たれたまま増幅され、端子１７，１８から出力される。
【００３４】
図２（ｃ）は、出力波形のパルス幅をｔ１＜ｔ２に調整する場合の動作原理を例示する波形図である。
この場合、増幅回路１の電流源５２に流れる電流値は、上記ｔ１＝ｔ２の場合よりも増加するように端子１３の電圧制御によって設定されている。これにより、端子１５における信号の電圧レベルは下降し、端子１６における信号との電圧レベルに差が生じ、同図に示した通りｔ１＜ｔ２となるように設定することができる。そして端子１５，１６における信号は、増幅回路２によりパルス幅がｔ１＜ｔ２に保たれたまま増幅され、端子１７，１８から出力される。
【００３５】
本実施形態によれば、端子６１における電圧振幅は、電流源５１の電流量と抵抗３１の抵抗値で決定される。したがって、（電流源５１の電流量）×（抵抗３１の抵抗値）で得られる電圧振幅をＦＥＴ２５のゲート−ソース電圧よりも大きくなるように設定しておけば、歩留まり等の劣化を抑えることができる。
【００３６】
さらに、端子６１におけるレベル可変量は電流源５２の電流量と抵抗３１の抵抗値で設定することができる。したがって、（電流源５２の電流量）×（抵抗３１の抵抗値）で得られるレベル可変量を端子１５，１６の電圧振幅よりも大きくなるよう設定することで、広範囲にわたるパルス幅調整が可能になる。すなわち、パルス幅調整範囲を任意に設定できるため、広範囲なパルス幅調整を可能にし、従来例の課題であったパルス幅調整範囲が狭いという課題を解決することができる。
【００３７】
さらに、ＦＥＴ２３、電流源５３およびＦＥＴ２４，電流源５４からなる２つのレベルシフト回路のレベルシフト量を減少させないため、ＦＥＴ２５，２６には十分なドレイン−ソース電圧が保たれる。すなわち、差動増幅器のＦＥＴを飽和領域で使用することができるため、高速信号の出力波形を損なわないパルス幅調整回路を実現することができ、従来例の課題を解決することができる。
【００３８】
なお、レベルシフト量の調整のため、必要に応じて、増幅回路２に備わるレベルシフト回路のＦＥＴ２３のソースと電流源５３の間、およびＦＥＴ２４のソースと電流源５４間にレベルシフトダイオードを挿入することができる。この場合、レベルシフト回路の出力端子は、挿入された２つのダイオードと電流源５３および電流源５４の共通接続点となり、２つのレベルシフトダイオードのカソード端子が後段の差動増幅器入力にそれぞれ接続される。
【００３９】
この構成におけるレベルシフト量は、電流源５３により決定される電流により自動設定されたＦＥＴ２３のゲート−ソース電圧にレベルシフトダイオードによるレベルシフト電圧（順方向降下電圧）を加えたものとなる。ＦＥＴ２４，電流源５４のレベルシフト回路においても、レベルシフト量は同様にレベルシフトダイオードの順方向降下電圧を加えた値となる。
【００４０】
（実施形態２）
図３は、本発明の実施形態２の回路図である。本実施形態のパルス幅調整回路は、増幅回路１の差動出力端のもう一方の端子に電流値可変回路な電流源５２２とその電流値を制御する制御端子１４が更に設けられている点で図１と異なっている。
【００４１】
図１記載の実施形態では、ｔ１＞ｔ２からｔ１＜ｔ２といった幅広いパルス幅可変範囲に対応する場合には、電流源５２１ある一定値の電流を流した状態でｔ１＝ｔ２となるように回路を設計するが、この場合、端子１５，１６における電圧振幅を揃えることが難しく、設計が困難である。
【００４２】
そこで、本実施形態では図３に示した構成を採用したので、電流源５２１，５２２の電流値が同じ値の場合にｔ１＝ｔ２となるよう回路を設計することで、前述した本発明の特長に加え、回路設計において端子１５，１６における電圧振幅を容易に揃えることができるようになる。
【００４３】
この場合、ｔ１＜ｔ２とするには、端子１３を制御して電流源５２１の電流値を増加させるか、あるいは、端子１４を制御して電流源５２２の電流値を減少させればよい。また、ｔ１＞ｔ２とするには、端子１３を制御して電流源５２１の電流値を減少させるか、端子１４を制御して電流源５２２の電流値を増加させればよい。
【００４４】
特に、図３に示したように構成し、電流源５２１，５２２の電流値がいずれも０の場合にｔ１＝ｔ２となるよう回路を設計すれば、ｔ１＜ｔ２とするには、端子１３を制御し電流源５２１の電流値を増加させればよく、またｔ１＞ｔ２とするには、端子１４を制御し電流源５２２の電流値を増加させればよい。このように本実施形態によれば、回路設計および制御が非常に簡易に行えるという特長がある。
【００４５】
（実施形態３）
図４は、本発明の実施形態３の回路図である。本実施形態は、電流値可変可能な図３における電流源５２１，５２２の具体的手段として、ＥＦＴを用いたものを提供するものである。
【００４６】
すなわち、本実施形態における電流値可変可能な電流源は、端子６１に接続されるドレインと電源電圧ＶＳＳに接続されるソースと制御端子１３であるゲート（１３）を有するＦＥＴ２７と、さらに端子６２にも同様な接続構成のＦＥＴ２８を備えて実現される。
【００４７】
本実施形態のパルス幅調整回路でも、図３で示したパルス幅調整回路と同様の動作が可能である。
【００４８】
（実施形態４）
図５は、本発明の実施形態４の回路図である。本実施形態は、電流値可変可能な図３における電流源５２１，５２２の他の具体的手段として、別の構成を提供するものである。
【００４９】
本実施形態のパルス幅調整回路は、図４で示したパルス幅調整回路に比べさらに、端子６１からＦＥＴ２７２のドレインを見たときのインピーダンスおよび端子６２からＦＥＴ２８２のドレインを見たときのインピーダンスを高くすることができる。すなわち、端子６１，６２に付随する高周波的な負荷を軽減することができる。
【００５０】
本実施形態のパルス幅調整回路でも、図３で示したパルス幅調整回路と同様の動作が可能である。
【００５１】
（実施形態５）
図６は、本発明の実施形態５の回路図である。本実施形態は、図３における電流値可変可能な電流源５２１，５２２を、差動ＦＥＴ対を用いた構成としたものである。
【００５２】
すなわち、本実施形態における電流値可変可能な電流源は、差動出力端子６１と６２にそれぞれのドレインが接続される差動ＦＥＴ対２７３，２８３と、差動ＦＥＴ対２７３，２８３の共通ソースと電源電圧ＶＳＳとの間に共通に設けられる一つの定電流源５２３と、差動ＦＥＴ対２７３，２８３の各ゲートにそれぞれ接続される制御端子１３，１４とで構成されている。
【００５３】
本実施形態のパルス幅調整回路は図３で示したパルス幅調整回路と同様の動作が可能であるが、特に電流値可変可能な図３の電流源５２１，５２２を差動構成とし、端子１３あるいは端子１４のいずれかの電圧を所定の値に固定し、固定されない側の端子電圧を制御するのみで端子１５，１６における信号の電圧レベルを互いに逆方向へ変化させることができる。この結果、１端子の制御のみで広い範囲にわたりパルス幅制御が可能になるという大きな特徴がある。
【００５４】
（実施形態６）
本実施形態によるパルス幅調整回路を図７に示す。本実施形態では、図６の電流源５２３に、温度変化に対する回路特性の変動やデバイスバラツキを補償するためのカレントミラー回路を備えている。
【００５５】
温度変化に対する回路特性の変動やデバイスバラツキを補償するためのカレントミラー回路が電流源５２３に備わっていることが本実施形態の特徴であり、端子１３，１４は通常の高入力インピーダンスのゲート電流が少なくてすむＦＥＴのゲート電圧制御で良いため、抵抗分割等の手法で制御する場合の消費電力が小さくでき、外部からの制御性を良好なものにできるメリットがある。
【００５６】
（実施形態７）
図８は、本発明の実施形態７の回路図である。本実施形態では、図３における電流源５２１および電流源５２２の調整端子１３および１４に、２つの抵抗３７１，３８１および３７２，３８２で分圧された電圧を印加するものとし、かつ２つの抵抗の一方、例えば抵抗３８１，３８２を可変抵抗とすることによって、調整端子１３，１４への印加電圧を可変とするものである。
【００５７】
この構成により、電圧源ＶＤＤおよびＶＳＳの電圧印加時に制御端子１３および１４に所定の電圧が同時に印加され、パルス幅の調整値の初期値を定めることができる。また、制御端子１３，１４に外部から印加電圧を与えなくとも抵抗３８１，３８２の抵抗値を可変することにより、パルス幅を調整できるという利点がある。
【００５８】
なお、本実施形態で用いる抵抗可変による方法は、図４，５，６における制御端子１３，１４への電圧印加手段として適用することができる。
【００５９】
（実施形態８）
図９は、本発明の実施形態８の回路図である。本実施形態におけるパルス幅調整回路は、これまでに説明した各実施形態のパルス幅調整回路（図１，図３，図４，図５，図６，図８）の前段に更にレベルシフト回路３を設けたものである。
【００６０】
本実施形態のレベルシフト回路３は、ＦＥＴ２９（３０）、ダイオード４３（４４）、定電流源５６（５７）から成り、上記図１などにおいて増幅回路２で用いるレベルシフト回路に順方向降下電圧分シフトさせるダイオード４３，４３を追加した構成であり、〔実施の形態１〕の「なお、レベルシフト量の調整」以下で説明した構成である。
【００６１】
実施形態によれば、電圧源ＶＤＤおよびＶＳＳを用いた差動増幅回路等で構成される前置増幅器あるいは緩衝増幅器等（図示せず）を本発明のパルス幅調整回路の入力側に接続した場合において、本パルス幅調整回路への入力レベル設定を不要とすることが可能となる。
【００６２】
（他の変形例）
なお、以上の各実施形態において説明したパルス幅調整回路において、ＦＥＴをバイポーラトランジスタに置き換えることが可能である。また、電源電圧はＶＳＳ＜ＶＤＤであればよいので、何れかの端子を接地することができる。すなわち、ＶＤＤ端子を正電圧としてＶＳＳ端子を接地し、またＶＳＳ端子を負電圧としてＶＤＤ端子を接地することができる。
【００６３】
【発明の効果】
本発明に係るパルス幅調整回路によれば、高速領域においてもパルス幅の調整範囲が広いパルス幅調整回路を実現できる効果がある。
【図面の簡単な説明】
【図１】本発明に係るパルス幅調整回路の実施形態１の回路図である。
【図２】実施形態１の動作原理を説明するための信号波形図である。
【図３】本発明に係るパルス幅調整回路の実施形態２の回路図である。
【図４】本発明に係るパルス幅調整回路の実施形態３の回路図である。
【図５】本発明に係るパルス幅調整回路の実施形態４の回路図である。
【図６】本発明に係るパルス幅調整回路の実施形態５の回路図である。
【図７】本発明に係るパルス幅調整回路の実施形態６の回路図である。
【図８】本発明に係るパルス幅調整回路の実施形態７の回路図である。
【図９】本発明に係るパルス幅調整回路の実施形態８の回路図である。
【図１０】従来技術の回路図である。
【符号の説明】
１，２ 増幅回路
３ レベルシフト回路
１１〜１８，６１，６２，１１１，１１２，ＶＩＮ，ＶＩＮＢ，ＶＲＥＦ，ＶＯＵＴ１，ＶＯＵＴ２，ＶＣＳ，ＰＷＣ 端子
２１〜３０，２７１〜２７３，２８１〜２８３，Ｔ１〜Ｔ７ ＦＥＴ（電界効果トランジスタ）
３１〜３４，３５１，３５２，３６１，３６２，３７１，３７２，Ｒ１，Ｒ２抵抗器
３８１，３８２ 可変抵抗器
４３，４４ ダイオード
５１〜５７，５２１〜５２３，ＣＳ 電流源
Claims (6)
- 相補なパルス信号が入力される第１の差動対トランジスタを有する第１の差動増幅器と、該第１の差動増幅器からの差動出力信号をレベルシフトさせるレベルシフト回路と、第２の差動対トランジスタにシフトされた前記差動出力信号を入力して増幅する第２の差動増幅器とを備え、前記第１の差動対トランジスタに入力される差動パルス信号のパルス幅を制御信号に応じて可変して前記第２の差動増幅器より出力するパルス幅調整回路において、
前記制御信号により駆動されて夫々の電流値を可変される第１および第２のトランジスタを含む定電流源を備え、
該第１のトランジスタは、前記第１の差動対トランジスタの一方の出力負荷を介して電源の一端から他端に電流を流すように、該出力負荷と前記レベルシフト回路の共通接続点と前記一端または前記他端との間に接続され、
前記第２のトランジスタは、前記第１の差動対トランジスタの他方の出力負荷を介して前記電源の前記一端から前記他端に電流を流すように、該出力負荷と前記レベルシフト回路の共通接続点と前記一端または前記他端との間に接続される、
ことを特徴とするパルス幅調整回路。 - 請求項１に記載のパルス幅調整回路において、
前記定電流源は、
前記第１および前記第２のトランジスタが差動接続されてなる第３の差動対トランジスタと、
該差動対トランジスタの共通接続端子と前記一端または前記他端との間に接続される別の定電流源と
からなることを特徴とするパルス幅調整回路。 - 請求項２に記載のパルス幅調整回路において、
前記別の定電流源は、前記共通接続端子と前記一端または前記他端との間に接続されるトランジスタと、該トランジスタとカレントミラー対をなす別のトランジスタを含んでなることを特徴とするパルス幅調整回路。 - 相補なパルス信号が入力される第１の差動対トランジスタを有する第１の差動増幅器と、該第１の差動増幅器からの差動出力信号をレベルシフトさせるレベルシフト回路と、第２の差動対トランジスタにシフトされた前記差動出力信号を入力して増幅する第２の差動増幅器とを備え、前記第１の差動対トランジスタに入力される差動パルス信号のパルス幅を制御信号に応じて可変して前記第２の差動増幅器より出力するパルス幅調整回路において、
前記第１の差動対トランジスタの両方の各出力負荷と前記レベルシフト回路の各共通接続点と電源の一端または他端との間に接続される第１および第２の定電流源と、
該第１の定電流源の電流値を可変する手段であって、前記一端または前記他端との間に接続される第１の分圧手段による分圧比を可変して該第１の定電流源に入力することで該電流値を可変する第１の可変分圧手段と、
前記第２の定電流源の電流値を可変する手段であって、前記一端または前記他端との間に接続される第２の分圧手段による分圧比を可変し前記第２の定電流源に入力することで該電流値を可変する第２の可変分圧手段と
を備えることを特徴とするパルス幅調整回路。 - 請求項１〜４のいずれかに記載のパルス幅調整回路において、
前記第１および第２の差動対トランジスタはそれぞれＦＥＴであり、さらに、前記定電流源、前記別の定電流源、および前記第１および第２の定電流源はそれぞれＦＥＴであることを特徴とするパルス幅調整回路。 - 請求項１〜５のいずれかに記載のパルス幅調整回路において、
前記第１の差動増幅器の入力部に別のレベルシフト回路をさらに備え、該別のレベルシフト回路を介して前記相補なパルス信号を入力することを特徴とするパルス幅調整回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002313059A JP3947085B2 (ja) | 2002-10-28 | 2002-10-28 | パルス幅調整回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002313059A JP3947085B2 (ja) | 2002-10-28 | 2002-10-28 | パルス幅調整回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004153313A JP2004153313A (ja) | 2004-05-27 |
| JP3947085B2 true JP3947085B2 (ja) | 2007-07-18 |
Family
ID=32457783
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002313059A Expired - Fee Related JP3947085B2 (ja) | 2002-10-28 | 2002-10-28 | パルス幅調整回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3947085B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5339088B2 (ja) * | 2007-11-30 | 2013-11-13 | 日本電気株式会社 | 光受信回路および信号処理方法 |
| KR102544166B1 (ko) * | 2018-04-19 | 2023-06-16 | 에스케이하이닉스 주식회사 | 펄스 폭 보상 회로 및 이를 이용하는 반도체 장치 |
-
2002
- 2002-10-28 JP JP2002313059A patent/JP3947085B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2004153313A (ja) | 2004-05-27 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5343164A (en) | Operational amplifier circuit with slew rate enhancement | |
| US9325305B1 (en) | Active biasing in metal oxide semiconductor (MOS) differential pairs | |
| US7133429B2 (en) | Laser driver circuit with signal transition enhancement | |
| US7292098B2 (en) | Operational amplifier | |
| US7253685B2 (en) | Class AB amplifier having adjustable quiescent current and output current | |
| JP3347615B2 (ja) | 半導体集積回路および光送信モジュール | |
| US20100001797A1 (en) | Differential amplifier | |
| JP3320434B2 (ja) | 演算増幅回路 | |
| US6778014B2 (en) | CMOS differential amplifier | |
| US20060012429A1 (en) | Self biased differential amplifier | |
| US7342418B2 (en) | Low voltage differential signal receiver | |
| JPH11220341A (ja) | 演算増幅器 | |
| US7184452B2 (en) | Laser driver circuit for reducing electromagnetic interference | |
| US20090115519A1 (en) | Power amplifier and its idling current setting circuit | |
| WO2005050834A1 (ja) | Ａｍ中間周波可変利得増幅回路、可変利得増幅回路及びその半導体集積回路 | |
| JP6102198B2 (ja) | 増幅回路 | |
| JP3947085B2 (ja) | パルス幅調整回路 | |
| JP6582640B2 (ja) | レーザ駆動回路 | |
| CN116073921A (zh) | 用于校正低附加噪声差分信号的占空比和相位误差的电路 | |
| KR100668455B1 (ko) | 가변 이득 증폭기 | |
| US7579911B2 (en) | Semiconductor circuit | |
| JP4867066B2 (ja) | 増幅回路 | |
| JP5971366B1 (ja) | ドライバ | |
| CN111434033B (zh) | 一种用于光通信设备中的放大器及其方法 | |
| JP3662758B2 (ja) | オペアンプ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050217 |
|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20050217 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20061228 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070112 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070307 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070330 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070412 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100420 Year of fee payment: 3 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100420 Year of fee payment: 3 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100420 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110420 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110420 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120420 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130420 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130420 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140420 Year of fee payment: 7 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |