JP5971366B1

JP5971366B1 - ドライバ

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Publication number: JP5971366B1
Application number: JP2015039599A
Authority: JP
Inventors: 芳昭森野
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 2015-02-27
Filing date: 2015-02-27
Publication date: 2016-08-17
Anticipated expiration: 2035-02-27
Also published as: JP2016163163A

Abstract

【課題】ＤＣレベルの調整が容易、かつ簡単な回路構成で、消費電力を抑制することができる高速ドライバを提供する。【解決手段】プリエンファシス機能付きＬＤドライバ１０は、差動増幅回路のトランジスタ対を構成するトランジスタＭ１，Ｍ２と、第１および第２入力端子Ｖｉｎ１，Ｖｉｎ２に入力された第１および第２入力信号を基に微分波形を生成する第１および第２キャパシタＣ１，Ｃ２および抵抗Ｒ３，Ｒ４からなる第１および第２ハイパスフィルタ１５，１６と、トランジスタＭ１のドレインにドレインが接続されてトランジスタＭ１と並列配置され、かつゲートが第１ハイパスフィルタ１５を介して第１入力端子Ｖｉｎ１に接続されたトランジスタＭ１１と、トランジスタＭ２のドレインにドレインが接続されてトランジスタＭ２と並列配置され、かつゲートが第２ハイパスフィルタ１６を介して第２入力端子Ｖｉｎ２に接続されたトランジスタＭ１２と、を備える。【選択図】図２

Description

本発明は、レーザダイオードなどの発光素子を駆動するドライバに関する。

光通信用途にレーザダイオード（以下、単に「ＬＤ」という）を駆動する際、駆動回路として差動増幅回路を用いることがよくある。例えば２５Ｇｂｐｓを超えるような伝送速度でＬＤを駆動させる場合、トランジスタ性能を基本とする差動増幅回路だけでは帯域不足によりＬＤドライバを実現することが難しい。伝送信号をＧｂｐｓ以上で高速伝送すると、高周波成分の信号波形（特に、信号の立ち上がり部分の波形）がなまる。そこで、予め信号波形の立ち上がり部分をそれぞれオーバーシュートさせて信号波形を強調するプリエンファシス（pre-emphasis）を行う。
ＬＤドライバに、プリエンファシス機能を付加して高周波成分を強調すれば、構成素子の帯域不足によるアイパターンの開口劣化を改善することができる。

特許文献１には、互いに相補的な第１および第２データ信号と、該第１および第２データ信号がそれぞれ所定時間遅延された第１および第２遅延信号と、のうちの一方の入力を受け差動増幅して第１信号電流を出力する主増幅部と、前記主増幅部に対して並列に接続される副増幅部と、を備えるＬＤ駆動回路が記載されている。

非特許文献１には、入力段、プリエンファシス段、およびＬＤ駆動段を備え、デュアルエッジのプリエンファシスとインダクタピーキングを適用したＬＤドライバが記載されている。

非特許文献２には、微分波形を生成し、それを主信号に加算するプリエンファシス機能を備えるＬＤドライバが記載されている。上記微分波形は、キャパシタと抵抗からなるハイパスフィルタにより生成され、抵抗において主信号と電流加算される。

特開２０１０−２５８４０５号公報

電子情報通信学会総合大会2011 C-12-49 90nm CMOSプロセスを用いた25Gbpsレーザダイオードドライバの開発 Development of 25Gbps Laser Diode Driver in 90nm CMOS process,山崎知一,大網敏正,鈴木康之,柳町成行,柿木彰電子情報通信学会総合大会2013 C-10-10 28Gbit/s級ドライバ回路実現に向けたプリエンファシス機能の基本検討 A study of pre-emphasis circuit for 28-Gbit/s-class driver IC,脇田斉,中村誠,福山裕之,綱島聡,栗島賢二,金澤慈,藤澤剛,高畑清人

しかしながら、このような従来のＬＤドライバは、主信号にプリエンファシス波形を加算するという比較的簡素な回路構成ではあるものの、出力レベルが入力レベルに依存する構成であること、かつ、入力レベルがＧＮＤに固定されていて調整できない構成であることから、加算部分のＤＣレベルを調整するのが困難であるという問題がある。

本発明は、上述した問題点に鑑み、ＤＣレベルの調整が容易、かつ簡単な回路構成で、消費電力を抑制することができる高速ドライバを提供することを課題とする。

前記した課題を解決するため、第１トランジスタ、及び該第１トランジスタのドレインに接続された第１ドレイン抵抗の直列回路と第２トランジスタ、及び該第２トランジスタのドレインに接続された第２ドレイン抵抗の直列回路とを有し、前記第１トランジスタのゲートに接続される第１入力端子の電圧と前記第２トランジスタのゲートに接続される第２入力端子の電圧とを差動増幅する差動増幅回路と、前記第１入力端子に入力された第１入力信号を基に微分波形を生成する第１キャパシタおよび第１抵抗からなる第１ハイパスフィルタと、前記第２入力端子に入力された第２入力信号を基に微分波形を生成する第２キャパシタおよび第２抵抗からなる第２ハイパスフィルタと、前記第１トランジスタのドレインに、ドレインが接続されて当該第１トランジスタと並列配置され、かつゲートが前記第１ハイパスフィルタを介して前記第１入力端子に接続された第３トランジスタと、前記第２トランジスタのドレインに、ドレインが接続されて当該第２トランジスタと並列配置され、かつゲートが前記第２ハイパスフィルタを介して前記第２入力端子に接続された第４トランジスタと、前記第１トランジスタのドレインと前記第３トランジスタのドレイン同士を接続して第１出力信号を出力する第１出力端子、および前記第２トランジスタのドレインと前記第４トランジスタのドレイン同士を接続して第２出力信号を出力する第２出力端子と、を備え、前記第１抵抗及び前記第２抵抗の直列回路の接続点は、前記第３キャパシタを介して接地されていることを特徴とする。
また、請求項２に係る発明のドライバは、第１および第２入力端子に第１および第２入力信号をそれぞれ受けて差動増幅する差動増幅回路のトランジスタ対を構成する第１トランジスタおよび第２トランジスタと、第１キャパシタおよび電源電圧を分圧する第１分圧抵抗からなり、前記第１入力信号を基に微分波形を生成する第１ハイパスフィルタと、第２キャパシタおよび前記電源電圧を分圧する第２分圧抵抗からなり、前記第２入力信号を基に微分波形を生成する第２ハイパスフィルタと、前記第１トランジスタのドレインに、ドレインが接続されて当該第１トランジスタと並列配置され、かつゲートが前記第１ハイパスフィルタを介して前記第１入力端子に接続された第３トランジスタと、前記第２トランジスタのドレインに、ドレインが接続されて当該第２トランジスタと並列配置され、かつゲートが前記第２ハイパスフィルタを介して前記第２入力端子に接続された第４トランジスタと、前記第１トランジスタのドレインと前記第３トランジスタのドレイン同士を接続して第１出力信号を出力する第１出力端子、および前記第２トランジスタのドレインと前記第４トランジスタのドレイン同士を接続して第２出力信号を出力する第２出力端子と、を備え、前記第１キャパシタと前記第３トランジスタのゲートとを結線するノードを、前記第１分圧抵抗の分圧点に接続し、前記第２キャパシタと前記第４トランジスタのゲートとを結線するノードを、前記第２分圧抵抗の分圧点に接続することを特徴とする。
その他の手段については、発明を実施するための形態のなかで説明する。

本発明によれば、ＤＣレベルの調整が容易、かつ簡単な回路構成で、消費電力を抑制することができる高速ドライバを提供することができる。

本発明の第１の実施形態に係るＬＤドライバの構成を示す機能ブロック図である。上記第１の実施形態に係るＬＤドライバのドライバ回路およびプリエンファシス回路の回路図である。上記第１の実施形態に係るプリエンファシス機能付きＬＤドライバの動作を示す図である。上記第１の実施形態に係るプリエンファシス機能付きＬＤドライバの主回路とプリエンファシス回路のプリエンファシス機能を説明する特性図である。上記第１の実施形態に係るプリエンファシス機能付きＬＤドライバのＳパラメータによる通過特性のシミュレーション結果を示す特性図である。上記第１の実施形態のプリエンファシス機能付きＬＤドライバの１０Ｇｂｐｓ信号のＬＤドライバのアイパターンを比較して示す図である。本発明の第２の実施形態に係るプリエンファシス機能付きＬＤドライバ２０のドライバ回路およびプリエンファシス回路の回路図である。変形例の多段接続したＬＤドライバの構成を示す図である。

以下、本発明の実施形態について図面を参照して詳細に説明する。

（第１の実施形態）
図１は、本発明の第１の実施形態に係るＬＤドライバの構成を示す機能ブロック図である。本実施の形態のＬＤドライバは、例えば２５Ｇｂｐｓを超えるような伝送速度でＬＤを駆動させるＬＤドライバに適用した例である。

図１に示すように、プリエンファシス機能付きＬＤドライバ１０（ドライバ）は、ＬＤ１を駆動する発光素子駆動回路であり、回路に入力される微小信号を検出・増幅する入力バッファ回路１１と、入力バッファ回路１１からの信号を差動増幅するプリドライバ回路１２と、高周波成分の信号波形を強調するプリエンファシスを行うプリエンファシス回路１３と、プリドライバ回路１２の差動増幅信号に、プリエンファシス回路１３の高調波成分増幅信号を電流加算した出力を増幅するドライバ回路１４と、を備える。
プリエンファシス機能付きＬＤドライバ１０は、プリドライバ回路１２とプリエンファシス回路１３とが別の回路ではなく、後記するようにトランジスタレベルで一体化された回路構成となっている。

図２は、上記プリエンファシス機能付きＬＤドライバ１０のドライバ回路１２およびプリエンファシス回路１３の回路図である。
図２に示すように、プリエンファシス機能付きＬＤドライバ１０は、ドライバ回路１２を構成する差動増幅回路のトランジスタ対であるトランジスタＭ１，Ｍ２（第１トランジスタ，第２トランジスタ）と、トランジスタＭ１，Ｍ２のドレインと高電位側電源ＶＤＤとの間に接続されたドレイン抵抗ＲＤ１，ＲＤ２と、トランジスタＭ１，Ｍ２のソースと低電位側電源ＶＳＳとの間に接続され、プリドライバ回路１２の電流源を構成するトランジスタＭ３と、を備える。

また、プリエンファシス機能付きＬＤドライバ１０は、ドレイン抵抗ＲＤ１に対してドレインを共通にしてトランジスタＭ１と並列に接続されたトランジスタＭ１１（第３トランジスタ）と、差動増幅回路の第１入力端子Ｖｉｎ１とトランジスタＭ１１のゲートとの間に接続された第１キャパシタＣ１と、ドレイン抵抗ＲＤ２に対してドレインを共通にしてトランジスタＭ２と並列に接続されたトランジスタＭ１２（第４トランジスタ）と、差動増幅回路の第２入力端子Ｖｉｎ２とトランジスタＭ１２のゲートとの間に接続された第２キャパシタＣ２と、第１キャパシタＣ１の他端とトランジスタＭ１１のゲートとを結線するノードＮ１と、第２キャパシタＣ２の他端とトランジスタＭ１２のゲートとを結線するノードＮ２と、ノードＮ１とノードＮ２間を接続する線１４Ｌに介挿された高い抵抗値を有する抵抗Ｒ３，Ｒ４と、抵抗Ｒ３と抵抗Ｒ４のノードとＧＮＤ間に接続された第３キャパシタＣ３と、トランジスタＭ１１，Ｍ１２のソースと低電位側電源ＶＳＳとの間に接続され、プリエンファシス回路１３の電流源を構成するトランジスタＭ１３と、を備える。

第１キャパシタＣ１および抵抗Ｒ３は、第１入力端子Ｖｉｎ１に入力された第１入力信号Ｖｉｎ１を基に微分波形を生成する第１ハイパスフィルタ１５を構成する。また、第２キャパシタＣ２および抵抗Ｒ４は、第２入力端子Ｖｉｎ２に入力された第２入力信号Ｖｉｎ１を基に微分波形を生成する第２ハイパスフィルタ１６を構成する。

トランジスタＭ１およびトランジスタＭ１１のドレインとドレイン抵抗ＲＤ１とのノードは、第１出力端子Ｖｏｕｔ１に接続され、トランジスタＭ２およびトランジスタＭ１２のドレインとドレイン抵抗ＲＤ２とのノードは、第２出力端子Ｖｏｕｔ２に接続される。

トランジスタＭ１，Ｍ２のソースは、共通化してトランジスタＭ３のドレインに接続され、トランジスタＭ１１，Ｍ１２のソースは、共通化してトランジスタＭ１３のドレインに接続される。トランジスタＭ１３は、プリエンファシス回路１３側の電流源用トランジスタである。トランジスタＭ１３の大きさ（ゲート幅）により、プリエンファシス回路１３のプリエンファシス量の大きさの調整／設計ができる。また、トランジスタＭ１１およびトランジスタＭ１２のバイアス点（ゲートのＤＣレベル）の調整／設計ができる。
トランジスタＭ３およびトランジスタＭ１３のゲートは、制御端子ＶＣ１に接続されている。
なお、制御端子ＶＣ１とは別の制御端子ＶＣ２を設け、トランジスタＭ３のゲートは制御端子ＶＣ１に、またトランジスタＭ１３のゲートは、制御端子ＶＣ２に接続する構成でもよい。プリエンファシス回路１３の電流量可変にすることができる。

このように、プリエンファシス機能付きＬＤドライバ１０は、第１入力端子Ｖｉｎ１および第２入力端子Ｖｉｎ２に第１および第２入力信号をそれぞれ受けて差動増幅する差動増幅回路のトランジスタ対を構成するトランジスタＭ１およびトランジスタＭ２と、第１および第２入力端子Ｖｉｎ１に入力された第１入力信号を基に微分波形を生成する第１キャパシタＣ１および抵抗Ｒ３からなる第１ハイパスフィルタ１５と、第２入力端子Ｖｉｎ２に入力された第２入力信号を基に微分波形を生成する第２キャパシタＣ２および抵抗Ｒ４からなる第２ハイパスフィルタ１６と、を備える。

また、プリエンファシス機能付きＬＤドライバ１０は、トランジスタＭ１のドレインに、ドレインが接続されてトランジスタＭ１と並列配置され、かつゲートが第１ハイパスフィルタ１５を介して第１入力端子Ｖｉｎ１に接続されたトランジスタＭ１１と、トランジスタＭ２のドレインに、ドレインが接続されてトランジスタＭ２と並列配置され、かつゲートが第２ハイパスフィルタ１６を介して第２入力端子Ｖｉｎ２に接続されたトランジスタＭ１２と、を備える。

さらに、プリエンファシス機能付きＬＤドライバ１０は、トランジスタＭ１のドレインとトランジスタＭ１１のドレイン同士を接続して第１出力信号を出力する第１出力端子Ｖｏｕｔ１、およびトランジスタＭ２のドレインとトランジスタＭ１２のドレイン同士を接続して第２出力信号を出力する第２出力端子Ｖｏｕｔ２と、を備える。プリエンファシス機能付きＬＤドライバ１０は、トランジスタＭ１およびトランジスタＭ２の差動増幅信号に、トランジスタＭ１１およびトランジスタＭ１２の高調波成分増幅信号を電流加算して第１出力端子Ｖｏｕｔ１および第２出力端子Ｖｏｕｔ２から出力する。

ここで、トランジスタＭ１、トランジスタＭ２、トランジスタＭ１１、およびトランジスタＭ１２の総ゲート幅（合計ゲート幅）は、トランジスタＭ１１およびトランジスタＭ１２を有しない場合の差動増幅回路のトランジスタ対を構成するトランジスタＭ１およびトランジスタＭ２の総ゲート幅と等しい。なお、各トランジスタＭ１１，Ｍ１２，Ｍ１，Ｍ２のゲート幅は、全て同じことが望ましい。

第１キャパシタＣ１、および抵抗Ｒ３は、第１入力Ｖｉｎ１に対して第１ハイパスフィルタ１５（微分回路）を構成する。また、第２キャパシタＣ２、および抵抗Ｒ４は、第２入力Ｖｉｎ２に対して第２ハイパスフィルタ１６を構成する。また、抵抗Ｒ３と抵抗Ｒ４との接続点は、キャパシタＣ３を介して接地されている。
ノードＮ１とノードＮ２間は、高い抵抗値を有する抵抗Ｒ３，Ｒ４を介して線１４により接続されている。ノードＮ１とノードＮ２間は、線１４により接続されているものの、高い抵抗値を有する抵抗Ｒ３，Ｒ４を介して接続されているため、殆ど電流は流れない。

本実施形態では、ノードＮ１とノードＮ２間を接続する構成により、第１入力Ｖｉｎ１または第２入力Ｖｉｎ２への入力レベルの変動は、相補的に緩和される。すなわち、抵抗Ｒ３と抵抗Ｒ４のノードは、両ハイパスフィルタの中点に位置し、一方の入力レベルが変動したとしても他方の入力レベルもこれに伴って変動するため、全体としてみると安定である。また、第３キャパシタＣ３は、ノードＮ１とノードＮ２間の線１４に現れる電圧／電流変動分を吸収する。ちなみに、従来技術では、入力レベルがＧＮＤに固定されている構成であったので、加算部分のＤＣレベルを調整できなかった。

上記トランジスタＭ１、トランジスタＭ２、およびトランジスタＭ３は、ドライバ回路１２を構成し、また、上記トランジスタＭ１１、トランジスタＭ１２、第１キャパシタＣ１、第２キャパシタＣ２、第３キャパシタＣ３、および抵抗Ｒ３，Ｒ４は、プリエンファシス回路１３を構成している。
図２に示すように、プリエンファシス機能付きＬＤドライバ１０は、ドライバ回路１２とプリエンファシス回路１３とが別の回路ではなく、トランジスタレベルで一体化された回路構成となっている。

以下、上述のように構成されたプリエンファシス機能付きＬＤドライバ１０の動作について説明する。
図２に示すように、第１入力端子Ｖｉｎ１と第２入力端子Ｖｉｎ２に差動の信号が入力され、差動増幅回路により差動増幅されて第１出力端子Ｖｏｕｔ１と第２出力端子Ｖｏｕｔ２から出力される。
第１入力端子Ｖｉｎ１に入力される信号の信号経路は、２つに分けられ、一方はトランジスタＭ１のゲートに入力され、他方は第１キャパシタＣ１および抵抗Ｒ３からなる第１ハイパスフィルタ１５（微分回路）を介してトランジスタＭ１１のゲートに入力される。同様に、第２入力端子Ｖｉｎ２に入力される信号の信号経路は、２つに分けられ、一方はトランジスタＭ２のゲートに入力され、他方は第２キャパシタＣ２および抵抗Ｒ４からなる第２ハイパスフィルタ１６を介してトランジスタＭ１２のゲートに入力される。

第１入力端子Ｖｉｎ１に入力された信号は、一方がトランジスタＭ１により低周波領域から高周波領域が信号増幅され、他方が上記ハイパスフィルタにより高周波成分のみがトランジスタＭ１１に入力され、高周波成分のみがトランジスタＭ１１により増幅される。ドレインが共通に接続されたトランジスタＭ１およびトランジスタＭ１１は、第１出力端子Ｖｏｕｔ１に主信号（差動増幅信号）と高周波成分の増幅信号とを電流加算した信号を出力する。上記高周波成分の増幅信号が出力として強調されることになる。

同様に、第２入力端子Ｖｉｎ２に入力された信号は、一方がトランジスタＭ２により低周波領域から高周波領域が信号増幅され、他方が上記ハイパスフィルタにより高周波成分のみがトランジスタＭ１２に入力され、高周波成分のみがトランジスタＭ１２により増幅される。ドレインが共通に接続されたトランジスタＭ２およびトランジスタＭ１２は、第２出力端子Ｖｏｕｔ２に主信号（差動増幅信号）と高周波成分の増幅信号とを電流加算した信号を出力する。上記高周波成分の増幅信号が主信号（差動増幅信号）に重畳され出力として強調されることになる。

ここで、トランジスタＭ１１のゲートバイアス電圧は、第１キャパシタＣ１に入力されるＤＣレベルと、電源電圧ＶＤＤによって決められる。また、プリドライバ回路１２の出力とプリエンファシス回路１３の出力は、ドレイン抵抗ＲＤ１を共通に使用しているため、ＤＣレベルを気にする必要はない。同様に、トランジスタＭ１２のゲートバイアス電圧は、第２キャパシタＣ２に入力されるＤＣレベルと、電源電圧ＶＤＤによって決められる。また、プリドライバ回路１２の出力とプリエンファシス回路１３の出力は、ドレイン抵抗ＲＤ２を共通に使用しているため、ＤＣレベルを気にする必要はない。

トランジスタＭ３は、プリドライバ回路１２の電流源であり、制御端子ＶＣ１に印加する制御電圧ＶＣ１により電流量を調整できる。トランジスタＭ３の電流量を調整することでプリドライバ回路１２の増幅率およびプリエンファシス回路１３のプリエンファシス量を可変することができる。例えば、トランジスタＭ３のドレイン電流を増やすことで、プリドライバ回路１２の増幅率およびプリエンファシス回路１３のプリエンファシス量を増加させることができる。

図３は、本実施形態のプリエンファシス機能付きＬＤドライバ１０の動作を示す図である。図３（ａ），（ｂ），（ｃ）は、各信号波形のイメージを示す。
プリエンファシス機能付きＬＤドライバ１０は、差動回路であるので、第１入力端子Ｖｉｎ１入力側のみを説明する。
図３に示すように、第１入力端子Ｖｉｎ１に入力された信号は、主回路に入力される信号(Ｖｉｎ１’)と、キャパシタＣ１を介してプリエンファシス回路１３に入力される信号(Ｖｉｎ１”)とに分けられる。

トランジスタＭ１とトランジスタＭ１１は、共通のドレイン抵抗ＲＤ１に接続されており、トランジスタＭ１はＶｉｎ１’の波形（図３（ａ）参照）を増幅する。一方でトランジスタＭ１１は、Ｖｉｎ１”の波形（図３（ｂ）参照）を増幅する。トランジスタＭ１およびトランジスタＭ１１は、第１出力端子Ｖｏｕｔ１に主信号と高周波成分の増幅信号とを電流加算した信号を出力する。プリエンファシス機能付きＬＤドライバ１０は、出力Ｖｏｕｔ１が、立ち上りを強調させた波形（図３（ｃ）参照）になる。

トランジスタＭ１およびトランジスタＭ１１のドレイン電流の流れは、それぞれＩ１’、Ｉ１”で示される。図３に示すように、Ｉ１”はＶｉｎ１”波形（図３（ｂ）参照）の立ち上りの部分において電流が大きく流れ、Ｖｏｕｔ１の波形（図３（ｃ）参照）を生成している。
トランジスタＭ１１のゲートのＤＣレベルは、主回路（ドレイン抵抗ＲＤ１，トランジスタＭ１，トランジスタＭ３）と、トランジスタＭ１３により決定される。
抵抗Ｒ３，Ｒ４は、省略することもできるが、差動の片側とのＤＣレベルがずれることを避けるために、高抵抗値の抵抗Ｒ３，Ｒ４を接続した方が良い。
なお、第２入力端子Ｖｉｎ２についても同様の動作となる。

図４は、本実施形態のプリエンファシス機能付きＬＤドライバ１０の主回路とプリエンファシス回路１３のプリエンファシス機能を説明する特性図である。図４の実線は、主回路の周波数特性、図４の破線はプリエンファシス回路１３の周波数特性を示す。
プリエンファシス機能付きＬＤドライバ１０の周波数特性は、図４の実線に示す主回路の周波数特性と、図４の破線に示すプリエンファシス回路１３の周波数特性とを重ね合わせたものである。
図４の破線で囲んだ箇所に示す低域の利得は、キャパシタＣ１（Ｃ２）の容量値で決まる。また、図４には示されていないが、高域の利得、利得のピーク周波数もキャパシタＣ１（Ｃ２）の容量値で決まる。

図５は、上記プリエンファシス機能付きＬＤドライバ１０のＳパラメータによる通過特性のシミュレーション結果を示す特性図である。シミュレーション周波数は、１ＭＨｚ〜２０ＧＨｚである。
本実施形態の構成を採らない差動増幅器（従来例）との比較のため、回路全体のトランジスタの総ゲート幅は等しくしている。具体的には、トランジスタＭ１とＭ１１（またはトランジスタＭ２とＭ１２）の総ゲート幅とトランジスタＭ１（またはトランジスタＭ２）の総ゲート幅は等しくしている。

図５の太実線に示すように、本実施形態では、プリエンファシス機能を付加されて高周波成分が強調されていることが確認できた。すなわち、プリエンファシス機能付きＬＤドライバ１０により出力された信号は、１ＧＨｚ付近から高周波にいくにつれて利得が高くなり、２ＧＨｚ〜７ＧＨｚの部分では基本的な差動増幅回路（従来例）に比べて利得が高くなる結果が得られた。

図６は、本実施形態のプリエンファシス機能付きＬＤドライバ１０の１０Ｇｂｐｓ信号のＬＤドライバのアイパターンを比較して示す図であり、縦軸は電流[Ａ]、横軸は時間[ｐｓｅｃ]である。

第１および第２入力信号（入力電圧）Ｖｉｎ１，Ｖｉｎ２は、１０ＧｂｐｓのＮＲＺ（Non Return-to-Zero）、ＰＲＢＳ（Pseudo Random Bit Sequence）信号を入力する。第１および第２出力端子Ｖｏｕｔ１，Ｖｏｕｔ２には、疑似的にＬＤを接続したことを想定して５Ωの抵抗を付加している。図６は、上記構成によるＬＤドライバ１０により５Ωの抵抗を流れる電流のアイパターンを示している。

図６に示すように、プリエンファシスの効果が現れ、アイパターンの開口が拡がっている（開口率が良くなっている）ことがわかる。したがって、ＬＤ１（例えば、光変調器）（図１参照）は、波形の非対称性が改善された光信号を出力することができる。

以上説明したように、本実施形態に係るプリエンファシス機能付きＬＤドライバ１０は、差動増幅回路のトランジスタ対を構成するトランジスタＭ１，Ｍ２と、第１および第２入力端子Ｖｉｎ１，Ｖｉｎ２に入力された第１および第２入力信号を基に微分波形を生成する第１および第２キャパシタＣ１，Ｃ２および抵抗Ｒ３，Ｒ４からなる第１および第２ハイパスフィルタ１５，１６と、トランジスタＭ１のドレインにドレインが接続されてトランジスタＭ１と並列配置され、かつゲートが第１ハイパスフィルタ１５を介して第１入力端子Ｖｉｎ１に接続されたトランジスタＭ１１と、トランジスタＭ２のドレインにドレインが接続されてトランジスタＭ２と並列配置され、かつゲートが第２ハイパスフィルタ１６を介して第２入力端子Ｖｉｎ２に接続されたトランジスタＭ１２と、を備える。

この構成により、トランジスタＭ１およびトランジスタＭ２の差動増幅信号に、トランジスタＭ１１およびトランジスタＭ１２の高調波成分増幅信号を電流加算して第１出力端子Ｖｏｕｔ１および第２出力端子Ｖｏｕｔ２から出力する。したがって、図４に示したように、トランジスタＭ１およびトランジスタＭ１１は、第１出力端子Ｖｏｕｔ１に主信号（差動増幅信号）と遅延増幅信号とを電流加算した信号を出力するので、図５に示したように、高周波成分を強調することができ、図６に示したように、アイパターンの開口劣化を改善することができる。

特に、本実施形態では、トランジスタＭ１１のゲートバイアス電圧は、第１キャパシタＣ１に入力されるＤＣレベルと、電源電圧ＶＤＤによって決められ、また、プリドライバ回路１２の出力とプリエンファシス回路１３の出力は、ドレイン抵抗ＲＤ１を共通に使用している。このため、ＤＣレベルを気にする必要はなく、加算部分のＤＣレベルを調整するのが容易であるという効果が得られる。
また、本実施形態では、ドライバ回路と別体に設置していたプリエンファシス回路（非特許文献１，２参照）をなくして簡単な回路構成とすることができ、回路規模（半導体チップ面積）を小さくして消費電力を抑制することができる。その結果、簡単な回路で、高速動作が可能なＬＤドライバを実現することができる。

（第２の実施形態）
図７は、本発明の第２の実施形態に係るプリエンファシス機能付きＬＤドライバ２０のドライバ回路１２およびプリエンファシス回路２３の回路図である。図２と同一構成部分には同一符号を付している。
プリエンファシス機能付きＬＤドライバ２０は、図１のプリエンファシス機能付きＬＤドライバ１０に代えて用いられる。
図７に示すように、プリエンファシス機能付きＬＤドライバ２０は、ドライバ回路１２を構成する差動増幅回路のトランジスタ対であるトランジスタＭ１，Ｍ２と、トランジスタＭ１，Ｍ２のドレインと高電位側電源ＶＤＤとの間に接続されたドレイン抵抗ＲＤ１，ＲＤ２と、トランジスタＭ１，Ｍ２のソースと低電位側電源ＶＳＳとの間に接続され、ドライバ回路１２の電流源を構成するトランジスタＭ３と、を備える。

また、プリエンファシス機能付きＬＤドライバ２０は、ドレイン抵抗ＲＤ１に対してドレインを共通にしてトランジスタＭ１と並列に接続されたトランジスタＭ１１と、差動増幅回路の第１入力端子Ｖｉｎ１とトランジスタＭ１１のゲートとの間に接続された第１キャパシタＣ１と、ドレイン抵抗ＲＤ２に対してドレインを共通にしてトランジスタＭ２と並列に接続されたトランジスタＭ１２と、差動増幅回路の第２入力端子Ｖｉｎ２とトランジスタＭ１２のゲートとの間に接続された第２キャパシタＣ２と、を備える。

また、プリエンファシス機能付きＬＤドライバ２０は、第１キャパシタＣ１の他端とトランジスタＭ１１のゲートとを結線するノードＮ１と、第２キャパシタＣ２の他端とトランジスタＭ１２のゲートとを結線するノードＮ２と、分圧点がノードＮ１に接続され、高電位側電源ＶＤＤと低電位側電源ＶＳＳ間を接続する高い抵抗値を有する分圧抵抗Ｒ１１，Ｒ１２と、分圧点がノードＮ２に接続され、高電位側電源ＶＤＤと低電位側電源ＶＳＳ間を接続する高い抵抗値を有する分圧抵抗Ｒ１３，Ｒ１４と、トランジスタＭ１１，Ｍ１２のソースと低電位側電源ＶＳＳとの間に接続され、プリエンファシス回路２３の電流源を構成するトランジスタＭ１３と、を備える。

第１キャパシタＣ１および抵抗Ｒ１１，Ｒ１２は、第１入力端子Ｖｉｎ１に入力された第１入力信号Ｖｉｎ１を基に微分波形を生成する第１ハイパスフィルタ２５を構成する。また、第２キャパシタＣ２および抵抗Ｒ１３，Ｒ１４は、第２入力端子Ｖｉｎ２に入力された第２入力信号Ｖｉｎ１を基に微分波形を生成する第２ハイパスフィルタ２６を構成する。

上記トランジスタＭ１、トランジスタＭ２、およびトランジスタＭ３は、ドライバ回路１２を構成し、また、上記トランジスタＭ１１、トランジスタＭ１２、第１キャパシタＣ１、第２キャパシタＣ２、および抵抗Ｒ１１，Ｒ１２，Ｒ１３，Ｒ１４は、プリエンファシス回路２３を構成している。

このように、ＬＤドライバ２０は、ドライバ回路１２とプリエンファシス回路２３とが別の回路ではなく、トランジスタレベルで一体化された回路構成となっている。

以下、上述のように構成されたプリエンファシス機能付きＬＤドライバ２０の動作について説明する。
プリエンファシス機能付きＬＤドライバ２０の基本動作は、プリエンファシス機能付きＬＤドライバ１０（図２参照）とほぼ同様である。
すなわち、第１入力端子Ｖｉｎ１に入力される信号の信号経路は、２つに分けられ、一方はトランジスタＭ１のゲートに入力され、他方は第１キャパシタＣ１および抵抗Ｒ１１，Ｒ１２からなるハイパスフィルタ２５（微分回路）を介してトランジスタＭ１１のゲートに入力される。同様に、第２入力端子Ｖｉｎ２に入力される信号の信号経路は、２つに分けられ、一方はトランジスタＭ２のゲートに入力され、他方は第２キャパシタＣ２および抵抗Ｒ１３，Ｒ１４からなるハイパスフィルタ２６を介してトランジスタＭ１２のゲートに入力される。

本実施形態のプリエンファシス機能付きＬＤドライバ２０のＤＣレベルの固定について述べる。
プリエンファシス機能付きＬＤドライバ２０は、図２のプリエンファシス機能付きＬＤドライバ１０の線１４、抵抗Ｒ３，Ｒ４および第３キャパシタＣ３を取り去り、高電位側電源ＶＤＤと低電位側電源ＶＳＳ間に分圧抵抗Ｒ１１，Ｒ１２を介挿してその分圧点にノードＮ１を接続するとともに、高電位側電源ＶＤＤと低電位側電源ＶＳＳ間に分圧抵抗Ｒ１３，Ｒ１４を介挿してその分圧点にノードＮ２を接続する構成を採る。この構成により、トランジスタＭ１１のゲートバイアス電圧は、分圧抵抗Ｒ１１とＲ１２の抵抗分圧により決定される。同様に、トランジスタＭ１２のゲートバイアス電圧は、分圧抵抗Ｒ１３とＲ１４の抵抗分圧により決定される。すなわち、トランジスタＭ１１のゲートのＤＣレベルは、分圧抵抗Ｒ１１とＲ１２の抵抗分圧により固定され、トランジスタＭ１２のゲートのＤＣレベルは、分圧抵抗Ｒ１３とＲ１４の抵抗分圧により固定される。

図２のプリエンファシス機能付きＬＤドライバ１０では、トランジスタＭ１１のゲートのＤＣレベルは、トランジスタＭ１１自身と、トランジスタＭ１３と、主回路（ドレイン抵抗ＲＤ１，トランジスタＭ１，トランジスタＭ３）とにより決定していた。トランジスタＭ１１とトランジスタＭ１２のＤＣレベルは、主回路の回路パラメータも含めた形での設計が必要である。

これに対して、本実施形態のプリエンファシス機能付きＬＤドライバ２０は、トランジスタＭ１１（トランジスタＭ１２）のゲートのＤＣレベルが、分圧抵抗Ｒ１１とＲ１２（分圧抵抗Ｒ１３とＲ１４）の抵抗分圧により固定されている。
上記抵抗分圧でトランジスタＭ１１とトランジスタＭ１２のＤＣレベルを決定できるので、非常に簡単に設計ができる効果がある。動作点を任意に決め、ドライバ回路１２およびプリエンファシス回路２３を動作させる場合は、本実施形態のプリエンファシス機能付きＬＤドライバ２０が適している。

[変形例]
上記第１および第２の実施形態では、１段構成のプリエンファシス機能付きＬＤドライバ１０，２０について示したが、この回路を多段接続し多段構成のプリエンファシス機能付きＬＤドライバ３０を実現することも可能である。
図８は、多段接続したプリエンファシス機能付きＬＤドライバ３０の構成を示す図である。
図８に示すように、プリエンファシス機能付きＬＤドライバ３０は、１段目のプリエンファシス機能付きＬＤドライバ３１、２段目のプリエンファシス機能付きＬＤドライバ３２、３段目のプリエンファシス機能付きＬＤドライバ３３、および４段目のプリエンファシス機能付きＬＤドライバ３４から構成される。各段のプリエンファシス機能付きＬＤドライバ３１〜３４は、プリエンファシス機能付きＬＤドライバ１０（図２参照）またはプリエンファシス機能付きＬＤドライバ２０（図９参照）と同一構成である。ただし、後段の回路のトランジスタサイズ（本実施形態おけるトランジスタサイズとは、トランジスタのゲート幅をいう）は、その前段の回路のトランジスタサイズ以上である。

プリエンファシス機能付きＬＤドライバ３０は、各段でのアイパターンの開口劣化を抑制しつつ、トランジスタサイズを段階的に大きくしていくことで、より低インピーダンスの負荷を駆動させることができる。

なお、上記各実施の形態では、発光素子としてＬＤを駆動するＬＤドライバに適用した例であるが、ドライバにより電流駆動されるものであればどのような素子でもよい。また、発光素子はＬＤに限定されず、例えばＬＥＤ（Light Emitting Diode）であってもよい。

また、トランジスタの種類は、ＦＥＴ／ＭＯＳには限定されず、バイポーラ、ＣＭＯＳ，Ｂｉ−ＣＭＯＳどのようなものでもよく、チャンネルも限定されない。

１レーザダイオード（ＬＤ）（発光素子）
１０，２０プリエンファシス機能付きＬＤドライバ（ドライバ）
１１入力バッファ回路
１２プリドライバ回路
１３，２３プリエンファシス回路
１４ドライバ回路
１５，２５第１ハイパスフィルタ
１６，２６第１ハイパスフィルタ
Ｍ１トランジスタ（第１トランジスタ）
Ｍ２トランジスタ（第２トランジスタ）
Ｍ３，Ｍ１３トランジスタ（電流源）
Ｍ１１トランジスタ（第３トランジスタ）
Ｍ１２トランジスタ（第４トランジスタ）
ＲＤ１，ＲＤ２ドレイン抵抗
Ｒ３，Ｒ４，Ｒ１１〜Ｒ１４抵抗
Ｃ１第１キャパシタ
Ｃ２第２キャパシタ
Ｖｉｎ１第１入力端子
Ｖｉｎ２第２入力端子
Ｖｏｕｔ１第１出力端子
Ｖｏｕｔ２第２出力端子
ＶＣ１制御端子

Claims

第１トランジスタ、及び該第１トランジスタのドレインに接続された第１ドレイン抵抗の直列回路と第２トランジスタ、及び該第２トランジスタのドレインに接続された第２ドレイン抵抗の直列回路とを有し、前記第１トランジスタのゲートに接続される第１入力端子の電圧と前記第２トランジスタのゲートに接続される第２入力端子の電圧とを差動増幅する差動増幅回路と、
前記第１入力端子に入力された第１入力信号を基に微分波形を生成する第１キャパシタおよび第１抵抗からなる第１ハイパスフィルタと、
前記第２入力端子に入力された第２入力信号を基に微分波形を生成する第２キャパシタおよび第２抵抗からなる第２ハイパスフィルタと、
前記第１トランジスタのドレインに、ドレインが接続されて当該第１トランジスタと並列配置され、かつゲートが前記第１ハイパスフィルタを介して前記第１入力端子に接続された第３トランジスタと、
前記第２トランジスタのドレインに、ドレインが接続されて当該第２トランジスタと並列配置され、かつゲートが前記第２ハイパスフィルタを介して前記第２入力端子に接続された第４トランジスタと、
前記第１トランジスタのドレインと前記第３トランジスタのドレイン同士を接続して第１出力信号を出力する第１出力端子、および前記第２トランジスタのドレインと前記第４トランジスタのドレイン同士を接続して第２出力信号を出力する第２出力端子と、を備え、
前記第１抵抗及び前記第２抵抗の直列回路の接続点は、第３キャパシタを介して接地されていることを特徴とするドライバ。
第１および第２入力端子に第１および第２入力信号をそれぞれ受けて差動増幅する差動増幅回路のトランジスタ対を構成する第１トランジスタおよび第２トランジスタと、
第１キャパシタおよび電源電圧を分圧する第１分圧抵抗からなり、前記第１入力信号を基に微分波形を生成する第１ハイパスフィルタと、
第２キャパシタおよび前記電源電圧を分圧する第２分圧抵抗からなり、前記第２入力信号を基に微分波形を生成する第２ハイパスフィルタと、
前記第１トランジスタのドレインに、ドレインが接続されて当該第１トランジスタと並列配置され、かつゲートが前記第１ハイパスフィルタを介して前記第１入力端子に接続された第３トランジスタと、
前記第２トランジスタのドレインに、ドレインが接続されて当該第２トランジスタと並列配置され、かつゲートが前記第２ハイパスフィルタを介して前記第２入力端子に接続された第４トランジスタと、
前記第１トランジスタのドレインと前記第３トランジスタのドレイン同士を接続して第１出力信号を出力する第１出力端子、および前記第２トランジスタのドレインと前記第４トランジスタのドレイン同士を接続して第２出力信号を出力する第２出力端子と、を備え、
前記第１キャパシタと前記第３トランジスタのゲートとを結線するノードを、前記第１分圧抵抗の分圧点に接続し、
前記第２キャパシタと前記第４トランジスタのゲートとを結線するノードを、前記第２分圧抵抗の分圧点に接続することを特徴とするドライバ。
前記第１および第２出力端子の出力が、次段の前記第１および第２入力端子に入力されることを特徴とする請求項１又は請求項２に記載のドライバ。
前記第１および第２出力端子に接続された発光素子を駆動することを特徴とする請求項１ないし３のいずれか一項に記載のドライバ。