JP2012182709A - 信号配線システム及びジッタ抑制回路 - Google Patents
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Abstract
【解決手段】差動信号を出力する出力部と、前記出力部からの前記差動信号を受信する受信部と、前記受信部が受信する前記差動信号のジッタ量を、抑制係数に応じて抑制するジッタ抑制回路と、前記出力部からの前記差動信号を伝達し、前記ジッタ抑制回路の前記抑制係数に応じた配線長を有する信号配線部と、を有する信号配線システム。
【選択図】図1
Description
110 PLL回路
121、122 クロックドライバ
161、162 信号分配配線
171〜176 送受信回路
100 ジッタ抑制回路
130 分周回路
140 クロックデータリカバリ回路
150 多重化回路
AMP1、AMP2 差動増幅回路
R1、R2、R11、R12 帰還抵抗
MP1、MP2、MP11、MP12 PMOSトランジスタ
MN1〜MN4、MN11〜MN14 NMOSトランジスタ
L インダクタ
TG1、TG2 トランスファーゲート
LTC1、LTC2 ラッチ回路
Claims (16)
- 差動信号を出力する出力部と、
前記出力部からの前記差動信号を受信する受信部と、
前記受信部が受信する前記差動信号のジッタ量を、抑制係数に応じて抑制するジッタ抑制回路と、
前記出力部から前記受信部へ前記差動信号を伝達し、前記ジッタ抑制回路の前記抑制係数に応じた配線長を有する信号配線部と、を有する
信号配線システム。 - 前記出力部が出力する前記差動信号は、クロック信号であり、
前記信号配線部は、前記クロック信号を複数の前記受信部に分配するクロック分配配線である
請求項1に記載の信号配線システム。 - 前記ジッタ抑制回路は、
前記信号配線部が伝達する前記差動信号を反転入力端子、非反転入力端子に入力し、それに応じた出力信号を反転出力端子、非反転出力端子に出力する差動増幅回路と、
前記反転入力端子と非反転出力端子との間に接続される第1の帰還抵抗部と、
前記非反転入力端子と反転出力端子との間に接続される第2の帰還抵抗部と、を備え、
前記抑制係数は、前記第1、第2の帰還抵抗部の抵抗値に応じて決定される
請求項1または請求項2に記載の信号配線システム。 - 前記差動増幅回路の反転入力端子、非反転入力端子が前記信号配線部と接続され、
前記差動増幅回路の反転出力端子、非反転出力端子が前記受信部と接続される
請求項3に記載の信号配線システム。 - 前記差動増幅回路の反転入力端子、非反転入力端子が、前記信号配線部と第1、第2のノードで接続され、
前記第1、第2のノードが前記受信部と接続される
請求項3に記載の信号配線システム。 - 前記第1、第2の帰還抵抗部が、抵抗素子もしくはトランスファーゲートである
請求項3〜請求項5のいずれか1項に記載の信号配線システム。 - 前記出力部が、前記差動信号を生成する出力ドライバを有し、
前記出力ドライバは、
前段からの差動信号を反転入力端子、非反転入力端子に入力し、それに応じた出力信号を反転出力端子、非反転出力端子に出力する差動増幅回路と、
前記差動増幅回路の前記反転入力端子と非反転出力端子との間に接続される第3の帰還抵抗部と、
前記差動増幅回路の前記非反転入力端子と反転出力端子との間に接続される第4の帰還抵抗部と、を備える
請求項1〜請求項6のいずれか1項に記載の信号配線システム。 - 差動信号を出力する出力部と、
前記出力部からの前記差動信号を受信する受信部と、
前記出力部から前記受信部へ前記差動信号を伝達する信号配線部と、
前記受信部が受信する前記差動信号のジッタ量を、抑制係数に応じて抑制するジッタ抑制回路と、を有し、
前記出力部は、前記ジッタ抑制回路の前記抑制係数に応じた駆動能力で、前記差動信号を出力する
信号配線システム。 - 前記出力部が出力する前記差動信号は、クロック信号であり、
前記信号配線部は、前記クロック信号を複数の前記受信部に分配するクロック分配配線である
請求項8に記載の信号配線システム。 - 前記ジッタ抑制回路は、
前記信号配線部が伝達する前記差動信号を反転入力端子、非反転入力端子に入力し、それに応じた出力信号を反転出力端子、非反転出力端子に出力する差動増幅回路と、
前記反転入力端子と非反転出力端子との間に接続される第1の帰還抵抗部と、
前記非反転入力端子と反転出力端子との間に接続される第2の帰還抵抗部と、を備え、
前記抑制係数は、前記第1、第2の帰還抵抗部の抵抗値に応じて決定される
請求項8または請求項9に記載の信号配線システム。 - 前記差動増幅回路の反転入力端子、非反転入力端子が前記信号配線部と接続され、
前記差動増幅回路の反転出力端子、非反転出力端子が前記受信部と接続される
請求項10に記載の信号配線システム。 - 前記差動増幅回路の反転入力端子、非反転入力端子が、前記信号配線部と第1、第2のノードで接続され、
前記第1、第2のノードが前記受信部と接続される
請求項10に記載の信号配線システム。 - 前記第1、第2の帰還抵抗部が、抵抗素子もしくはトランスファーゲートである
請求項10〜請求項12のいずれか1項に記載の信号配線システム。 - 前記出力部が、前記差動信号を生成する出力ドライバを有し、
前記出力ドライバは、
前段からの差動信号を反転入力端子、非反転入力端子に入力し、それに応じた出力信号を反転出力端子、非反転出力端子に出力する差動増幅回路と、
前記差動増幅回路の前記反転入力端子と非反転出力端子との間に接続される第3の帰還抵抗部と、
前記差動増幅回路の前記非反転入力端子と反転出力端子との間に接続される第4の帰還抵抗部と、を備える
請求項8〜請求項13のいずれか1項に記載の信号配線システム。 - 差動入力信号を反転入力端子、非反転入力端子に入力し、前記差動入力信号に応じた出力信号を反転出力端子、非反転出力端子に出力する差動増幅回路と、
前記差動増幅回路の前記反転入力端子と非反転出力端子との間に接続される第1の帰還抵抗部と、
前記差動増幅回路の前記非反転入力端子と反転出力端子との間に接続される第2の帰還抵抗部と、を有し、
前記第1、第2の帰還抵抗部が、前記差動増幅回路の前記差動入力信号に対する前記出力信号のDCゲインが5〜15dB以下となる抵抗値を有する
ジッタ抑制回路。 - 前記第1、第2の帰還抵抗部が、抵抗素子もしくはトランスファーゲートである
請求項15に記載のジッタ抑制回路。
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