JP4412507B2

JP4412507B2 - 半導体回路

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Publication number: JP4412507B2
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Inventors: 泰青木
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Priority date: 2007-10-03
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Description

本発明は、半導体回路に関し、特に、出力する差動信号のデューティ比の劣化を補正する半導体回路に関する。

近年、高速な信号の伝送方式としてＣＭＬ（Current Mode Logic）が注目されている。ＣＭＬでは、信号の伝達に差動信号伝送方式を用いる。また、ＣＭＬは小振幅の信号レベル（以下、ＣＭＬレベル）が用いられ、信号が伝達される内部回路では、電源電圧から接地電圧までの大振幅の信号レベル（以下、ＣＭＯＳレベル）が用いられる。

ここで、図１８に、ＣＭＬレベルなどの小信号の差動クロック信号を入力し、ＣＭＯＳレベルなどの大振幅の差動クロック信号に変換し、分配する回路１８００の概略図を示す。図１８のように、まず複数段の差動アンプ１８０１と１８０２により、ＣＭＬレベルの小信号の差動クロック信号ＩＴ及びＩＢを増幅し、ＣＭＯＳレベルに変換された差動クロック信号ＯＴ及びＯＢを出力する。以下、本明細書においては、差動クロック信号ＩＴ及びＩＢ、ＯＴ及びＯＢをＩＴ／ＩＢ、ＯＴ／ＯＢと表す。また、他の差動信号においても同じとする。

図１８の差動アンプ１８０１と１８０２には、特許文献１で記載されている回路を用いている。このような回路には、例えば図１９に示すような差動アンプ１９００がある。差動アンプ１９００は、ＮＭＯＳトランジスタＮ１９０１ａ及びＮ１９０１ｂと、ＮＭＯＳトランジスタＮ１９０２ａ及びＮ１９０２ｂと、ＰＭＯＳトランジスタＰ１９０３ａ及びＰ１９０３ｂからなる。図１９に示すような差動アンプ１９００では、入力される差動信号ＩＴ／ＩＢが異なるオフセットを有する場合、そのオフセット成分も増幅され、デューティ比の劣化が大きくなってしまう問題を有する。

ここで、図２０に示すように、このデューティ比の劣化に対する対策として、特許文献２で開示された差動アンプ２０００がある。差動アンプ２０００は、差動アンプ１９００にＰＭＯＳトランジスタＰ２００１ａ及びＰ２００１ｂ、ＮＭＯＳトランジスタＮ２００２ａ及びＮ２００２ｂ、トランスファゲート２００３を更に付加して構成されている。

差動アンプ２０００の周波数特性を図２１の実線に示す。点線は差動アンプ１９００の周波数特性である。図２１の周波数特性からわかるように、差動アンプ２０００は、低周波成分の振幅を抑制し、所定の高周波成分の振幅を増幅させる。このような差動アンプ２０００に、図２２に示すような、入力差動信号ＩＴ／ＩＢを入力する場合を考える。

図２２に示す入力差動信号ＩＴ／ＩＢはそれぞれが振幅Ｙを有し、オフセット電圧の差はＸ１となっている。この場合、入力差動信号ＩＴ／ＩＢの両振幅が同じＹ１であったとしても、差動信号のデューティ比は、例えば６０：４０となり、対称性が保てなくなる。ここで、このような入力差動信号ＩＴ／ＩＢを差動アンプ２０００に入力すると、差動アンプ２０００は、低周波成分の振幅を抑制し、所定の高周波成分の振幅を増幅させるため、入力差動信号ＩＴ／ＩＢのそれぞれのオフセット電圧成分を抑制し、振幅Ｙ１を有する信号成分の振幅を増幅する。よって、図２３に示すように、差動アンプ２０００は、振幅Ｙ２を有し、オフセット電圧の差がＸ２である出力差動信号ＯＴ／ＯＢを出力する。この出力差動信号ＯＴ／ＯＢは、デューティ比の劣化が改善されており、デューティ比が略５０：５０となっている。
特公平７−１６１５８特開２００７−６００６９特開平１１−２７４９０２

しかしながら、差動アンプ２０００によるデューティ比の劣化の補正効果は、差動アンプ２０００の入力端子ＩＴ、ＩＢに入力される入力差動信号ＩＴ／ＩＢに対してのみ有効である。つまり、差動アンプ２０００自身を構成するトランジスタの相対的な製造バラツキや、配線の寄生容量、寄生抵抗等のアンバランスによる、出力の差動クロック信号のデューティ比の劣化を防止することができない。また、この差動アンプ２０００以降の回路を構成するトランジスタの相対的なバラツキ等により引き起こされる差動信号のデューティ比の劣化に対する補正の効果も得られない。

また、特許文献３に、差動レシーバの差動出力へローパスフィルタを接続し、そのローパスフィルタの出力の差分を増幅して、前記差動レシーバの入力に帰還させデューティを補正する技術が開示されている。しかし、この技術では、補正用差動アンプを構成するトランジスタ等の素子にバラツキがあった場合、入力オフセットは補償できず、出力される差動信号のデューティ比が劣化してしまう問題がある。

本発明にかかる半導体回路によれば、入力差動信号が入力される差動入力部と、前記差動入力部が出力する電流に応じて、電圧を出力する負荷抵抗部と、前記負荷抵抗部からの出力電圧に応じた差動信号を出力する差動信号出力端子と、前記差動信号出力端子から出力された信号の直流成分を抽出するローパスフィルタと、前記ローパスフィルタが抽出した信号の直流成分をフィードバックして前記負荷抵抗部の抵抗値を調節する負荷調整部とを有するものである。

本発明にかかる半導体回路によれば、ローパスフィルタから抽出された差動信号出力端子からのオフセットの直流電圧成分を、入力差動信号を入力する差動入力部にフィードバックする。このフィードバックされた直流電圧成分により、負荷抵抗部の抵抗値を負荷調整部が調整するようフィードバックループが構成される。よって、これらフィードバックループを構成する回路により、差動信号出力端子から出力される差動信号のデューティ比の劣化が補正される。

本発明によれば、入力差動信号のデューティ比の劣化、および従来の差動アンプではできなかった自身の回路を構成するトランジスタのバラツキにより生じるデューティ比の劣化を、簡単な回路構成で補正することができる。

＜発明の実施の形態１＞

以下、本発明を適用した具体的な実施の形態１について、図面を参照しながら詳細に説明する。この実施の形態１は、本発明を、小振幅差動クロック信号を増幅し大振幅の差動クロック信号に変換する半導体回路１００に適用したものである。

図１に本実施の形態１にかかる半導体回路１００の構成の概略の一例を示す。半導体回路１００は、入力差動信号ＩＴ／ＩＢを入力し増幅した差動信号ＰＢ／ＰＴを出力する差動アンプ１１０と、前記差動信号ＰＢ／ＰＴを入力し増幅した差動信号ＱＴ／ＱＢを出力する差動アンプ１２０と、差動信号ＱＴ／ＱＢを反転させ差動信号ＯＢ／ＯＴを出力するＣＭＯＳインバータ１３０ａ、１３０ｂと、差動信号ＯＢ／ＯＴを入力し、その直流成分である電圧信号ＲＢ／ＲＴを差動アンプ１１０へ出力するローパスフィルタ１４０を有する。

ここで図２に、図１で示した半導体回路１００の回路構成を詳細に示す。差動アンプ１１０は、差動入力部１１１と、負荷抵抗部１１２と、負荷調整部１１３と、差動信号出力端子１１４ａ、１１４ｂとを有する。

差動入力部１１１は、入力差動信号ＩＴ／ＩＢをゲート入力とし、ドレインがノードＡ１、Ａ２に接続されるＮＭＯＳトランジスタＮ１１１ａ、Ｎ１１１ｂを有する。負荷調整部１１３は、ローパスフィルタ１４０からの直流成分の電圧信号ＲＢ／ＲＴをゲート入力とし、ドレインがＮＭＯＳトランジスタＮ１１１ａ、Ｎ１１１ｂのソース、ソースが接地端子と接続されるＮＭＯＳトランジスタＮ１１２ａ、Ｎ１１２ｂを有する。

負荷抵抗部１１２は、所定の電圧をゲート入力とし、ドレインが差動信号出力端子１１４ａ、１１４ｂ、ソースがノードＡ１、Ａ２に接続されるＮＭＯＳトランジスタＮ１１３ａ、Ｎ１１３ｂを有する。さらに、負荷抵抗部１１２は、ノードＡ１、Ａ２の電位をゲート入力とし、ソースが電源電圧端子、ドレインが差動信号出力端子１１４ａ、１１４ｂに接続されるＰＭＯＳトランジスタＰ１１４ａ、Ｐ１１４ｂを有する。差動信号出力端子１１４ａ、１１４ｂは、差動入力部１１１のトランジスタＮ１１１ａ、Ｎ１１１ｂに入力差動信号ＩＴ／ＩＢに応じて流れる電流により負荷抵抗部１１２が生成する電圧を差動信号ＰＢ／ＰＴとして差動アンプ１２０へ出力する。

差動アンプ１２０は、差動入力部１２１と、負荷抵抗部１２２と、差動信号出力端子１２３ａ、１２３ｂとを有する。差動アンプ１２０は、入力される差動信号を増幅して出力する差動バッファとして機能する。

差動入力部１２１は、差動アンプ１１０から出力された差動信号ＰＢ／ＰＴをゲート入力とし、ソースが接地端子、ドレインがノードＢ１、Ｂ２に接続されるＮＭＯＳトランジスタＮ１２１ａ、Ｎ１２１ｂを有する。負荷抵抗部１２２は、所定の電圧をゲート入力とし、ドレインが差動信号出力端子１２３ａ、１２３ｂ、ソースがノードＢ１、Ｂ２に接続されるＮＭＯＳトランジスタＮ１２２ａ、Ｎ１２２ｂを有する。さらに、負荷抵抗部１２２は、ノードＢ１、Ｂ２の電位をゲート入力とし、ソースが電源電圧端子、ドレインが差動信号出力端子１２３ａ、１２３ｂに接続されるＰＭＯＳトランジスタＰ１２３ａ、Ｐ１２３ｂを有する。差動信号出力端子１２３ａ、１２３ｂは、差動入力部１２１のトランジスタＮ１２１ａ、Ｎ１２１ｂに差動信号ＰＢ／ＰＴに応じて流れる電流により負荷抵抗部１２２が生成する電圧を差動信号ＱＴ／ＱＢとしてＣＭＯＳインバータ１３０ａ、１３０ｂへ出力する。図２では、従来技術の差動アンプ１９００と同様の回路構成となっているが、別の回路構成により実現してもかまわない。

ＣＭＯＳインバータ１３０ａ、１３０ｂは、差動信号ＱＴ／ＱＢをバッファリングし、反転させ差動信号ＯＢ／ＯＴとしてノードＣ１、Ｃ２へ出力する。

ローパスフィルタ１４０は、抵抗部としてのトランスファゲート１４１ａ、１４１ｂと、容量部としてのゲート容量部１４２を構成するＰＭＯＳトランジスタＰ１４２ａ、Ｐ１４２ｂを有する。トランスファゲート１４１ａ、１４１ｂは、ＣＭＯＳインバータ１３０ａ、１３０ｂの出力端子が接続されるノードＣ１、Ｃ２とノードＤ１、Ｄ２との間に接続される。ゲート容量部１４２を構成するＰＭＯＳトランジスタＰ１４２ａは、ゲートをノードＤ２に、ソースとドレインをノードＤ１に接続される。また同様にゲート容量部１４２を構成するＰＭＯＳトランジスタＰ１４２ｂは、ゲートをノードＤ１に、ソースとドレインをノードＤ２に接続される。

ここで、トランスファゲート１４１ａ、１４１ｂは、ローパスフィルタ１４０の抵抗素子として利用される。ＰＭＯＳトランジスタＰ１４２ａ、Ｐ１４２ｂは、そのトランジスタのゲート容量をローパスフィルタ１４０の容量素子として利用される。つまり、トランスファゲート１４１ａ、１４１ｂの抵抗値と、ＰＭＯＳトランジスタＰ１４２ａ、Ｐ１４２ｂのゲート容量により、ＲＣローパスフィルタを形成する。よって、ローパスフィルタ１４０は、半導体回路１００の出力信号である差動信号ＯＢ／ＯＴから抽出した直流成分の電圧を信号ＲＢ／ＲＴとして出力することができる。

以下、図３に示す、図２の回路の波形図を基に、動作について説明する。図３に示す入力差動信号ＩＴ／ＩＢは、差動信号間にオフセットを付加、即ち信号ＩＢに所定のオフセット電圧を重畳し、デューティ比を劣化させた小振幅の正弦波である。半導体回路１００の１段目の差動アンプである差動アンプ１１０に入力された入力差動信号ＩＴ／ＩＢは、差動アンプ１１０により増幅されて差動信号ＰＢ／ＰＴとなる。

さらに、２段目の差動アンプである差動アンプ１２０に入力された前記差動信号ＰＢ／ＰＴは、差動アンプ１２０により増幅されて差動信号ＱＴ／ＱＢとなる。さらに、３段目のＣＭＯＳインバータ１３０ａ、１３０ｂにより差動信号ＱＴ／ＱＢは、ＣＭＯＳレベルの差動信号ＯＢ／ＯＴとなり、半導体回路１００の最終的に出力される差動信号となる。

さらに、差動信号ＯＢ／ＯＴは、ローパスフィルタ１４０により、直流電圧成分を抽出され、直流電圧である信号ＲＢ／ＲＴを出力する。ここで、差動信号ＯＢ／ＯＴにデューティ比の劣化があると、そのデューティ比の劣化の量に応じて、直流電圧である信号ＲＢ／ＲＴの電位が上下する。

例えば、図３に示した入力差動信号ＩＴ／ＩＢは、上述したように信号ＩＢにオフセットを付加されデューティ比が劣化している。このため、差動信号ＯＢ／ＯＴもデューティ比の劣化した信号となっている。このことから、図３に示すように、ローパスフィルタ１４０からの出力である信号ＲＴの方が信号ＲＢよりも低い電位が出力される。この信号ＲＢ／ＲＴが、半導体回路１００の１段目の差動アンプである差動アンプ１１０の負荷調整部１１３にフィードバックされる。そして、負荷調整部１１３は、差動入力部１１１の入力のオフセットを信号ＲＢ／ＲＴにより調整する。この調整により、信号ＩＢの入力のオフセットを減少させ、信号ＩＢに付加されたオフセットによるデューティ比の劣化を減少させる。よって、差動アンプ１１０の出力信号である差動信号ＰＢ／ＰＴのデューティ比の劣化が補正される。

この補正された差動信号ＰＢ／ＰＴは、２段目の差動アンプ１２０に入力され、差動信号ＱＴ／ＱＢとして出力される。さらに、差動信号ＱＴ／ＱＢはＣＭＯＳインバータ１３０ａ、１３０ｂに入力され、差動信号ＯＢ／ＯＴとして出力される。このことから、半導体回路１００の最終的な出力であるＣＭＯＳインバータ１３０ａ、１３０ｂからの差動信号ＯＢ／ＯＴのデューティ比の劣化も補正される。

ここで上述のように、これら補正の効果は、半導体回路１００の最終的な出力である差動信号ＯＢ／ＯＴに応じた信号ＲＢ／ＲＴを、１段目の差動アンプ１１０にフィードバックする構成となっているため、入力差動信号ＩＴ／ＩＢにおけるデューティ比の劣化に対してだけでなく、差動アンプ１１０、１２０やＣＭＯＳインバータ１３０ａ、１３０ｂを構成するトランジスタの相対バラツキにより生じたデューティ比の劣化に対しても有効に作用する。例えば、デューティ比の劣化がない入力差動信号ＩＴ／ＩＢが入力されるが、差動アンプ１１０及び差動アンプ１２０を構成するトランジスタの相対バラツキにより、差動信号ＯＢ／ＯＴのデューティ比の劣化が生じた場合を考える。このときの差動信号ＯＢ／ＯＴからローパスフィルタ１４０が抽出する信号ＲＢ／ＲＴは、差動アンプ１１０と差動アンプ１２０から生じたオフセットに応じて上下する。よって、差動アンプ１１０にフィードバックされる信号ＲＢ／ＲＴは、負荷調整部１１３に対し、このオフセットを削減するよう差動入力部１１１の入力のオフセットを制御する。

以上のように、本発明にかかる実施の形態１の半導体回路１００は、この回路の最終の出力として差動信号ＯＢ／ＯＴを出力する。また、差動信号ＯＢ／ＯＴは、ローパスフィルタ１４０に入力され、直流の電圧成分である信号ＲＢ／ＲＴを抽出する。半導体回路１００は、この信号ＲＢ／ＲＴを回路の１段目の差動アンプにフィードバックさせ、入力のオフセットを調整し、最終の出力信号の差動信号ＯＢ／ＯＴのデューティ比の劣化を補正する。このことは、半導体回路１００に入力される入力差動信号ＩＴ／ＩＢのデューティ比の劣化だけでなく、本半導体回路１００を構成するトランジスタの相対バラツキにより引き起こされるデューティ比の劣化を含め、半導体回路１００は補正することができる。よって、入力差動信号に対するデューティ比の劣化にしか補正効果のない従来技術に比べ、半導体回路１００は出力信号に対するデューティ比の劣化の補正効果の強化が行える。また、本実施の形態１で追加される回路は、ローパスフィルタ１４０及び負荷調整部１１３だけであり、回路規模の増加は少ない。さらに、ローパスフィルタ１４０及び負荷調整部１１３による消費電力の増加が殆ど無い等の利点も有する。

次に、本実施の形態１の変形例として、ローパスフィルタ１４０の別の構成を図４、図５、図６に示す。図４に示すように、ゲート容量部１４２を構成するＰＭＯＳトランジスタＰ１４３ａ、Ｐ１４３ｂのソース及びドレインを接地端子に接続してもよい。また、図５に示すように、ＰＭＯＳトランジスタのゲート容量部１４２の代わりに容量素子Ｃ１４４を用いてもよい。また、図６に示すように、トランスファゲート１４１ａ、１４１ｂの代わりに、抵抗素子Ｒ１４５ａ、Ｒ１４５ｂを用いてもよい。ゲート容量部を構成するＰＭＯＳトランジスタをＮＭＯＳトランジスタに置き換えてもかまわない。また、例えば、トランスファゲート１４１ａ、１４１ｂの代わりに抵抗素子Ｒ１４５ａ、Ｒ１４５ｂ、ゲート容量部１４２の代わりに容量素子Ｃ１４４を用いるように、上述した構成例を複数同時に用いてもかまわない。

更に、本実施の形態１の他の変形例として、１段目の差動アンプ１１０を図７から図１７に示すような構成にしてもよい。図２では、負荷調整部１１３が差動入力部１１１と負荷抵抗部１１２に対して直列に接続されているが、図７に示すように、負荷調整部１１３が差動入力部１１１と負荷抵抗部１１２に対して並列に接続されていてもよい。つまり、負荷調整部１１３を構成するＮＭＯＳトランジスタＮ１１２ａ、Ｎ１１２ｂが、差動信号出力端子１１４ａ、１１４ｂと接地端子間に接続される。この図７の回路構成では、図２の回路構成と同様の動作とデューティ補正作用を有する。しかし、図２の回路構成と比較してトランジスタの縦積み段数が少ないため、消費電流が増加する短所を有するが、低電源電圧でも動作させる可能な長所を有する。図８では、ノードＡ１、Ａ２と接地端子間に負荷調整部１１３を接続している。図９では、トランジスタＮ１１３ａ、Ｎ１１３ｂを負荷調整部１１３のトランジスタＮ１１２ａ、Ｎ１１２ｂで置き換えている。図１０では、負荷調整部１１３をＰＭＯＳトランジスタＰ１１２ａ、Ｐ１１２ｂで構成し、ＰＭＯＳトランジスタＰ１１２ａ、Ｐ１１２ｂを電源電圧端子とトランジスタＰ１１４ａ、Ｐ１１４ｂ間に接続している。図１１では、図１０の回路と同様負荷調整部１１３をＰＭＯＳトランジスタＰ１１２ａ、Ｐ１１２ｂで構成し、ＰＭＯＳトランジスタＰ１１２ａ、Ｐ１１２ｂを差動信号出力端子１１４ａ、１１４ｂと電源電圧端子間に接続している。

図１２では、負荷抵抗部１１２を、ゲートが差動信号出力端子１１４ａ、１１４ｂと接続されたＰＭＯＳトランジスタＰ１１４ａ、Ｐ１１４ｂで構成し、その負荷抵抗部１１２が差動入力部１１１と負荷調整部１１３に対し直列に接続されている。図１３では、負荷抵抗部１１２と差動入力部１１１は図１２の回路構成と同様であるが、負荷調整部１１３のＮＭＯＳトランジスタＮ１１２ａ、Ｎ１１２ｂが差動信号出力端子１１４ａ、１１４ｂと接地端子間に接続されている。図１４では、負荷抵抗部１１２と差動入力部１１１は図１２の回路構成と同様であるが、負荷調整部１１３をＰＭＯＳトランジスタＰ１１２ａ、Ｐ１１２ｂで構成し、そのＰＭＯＳトランジスタＰ１１２ａ、Ｐ１１２ｂが電源電圧端子と負荷抵抗部１１２間に接続されている。図１５では、負荷抵抗部１１２と差動入力部１１１は図１２の回路構成と同様であるが、負荷調整部１１３をＰＭＯＳトランジスタＰ１１２ａ、Ｐ１１２ｂで構成し、そのＰＭＯＳトランジスタＰ１１２ａ、Ｐ１１２ｂが差動信号出力端子１１４ａ、１１４ｂと電源電圧端子間に接続されている。

また、本実施の形態１の更に他の変形例として、図１６に示すように、図９と図１０の回路を組み合わせた構成とし、負荷調整部を１１３ａ、１１３ｂのように複数用いてもよい。

また、差動アンプ１１０が１対の入力差動信号を入力するだけでなく、複数の差動信号を入力するものであってもよい。例えば、図１７に示すように、２対の入力差動信号Ｉ１Ｔ／Ｉ１ＢとＩ２Ｔ／Ｉ２Ｂを入力し、制御信号Ｓ１／Ｓ２により前記２つの入力差動信号の一方をセレクトするよう制御される回路構成であってもよい。

なお、本発明は上記実施の形態に限られたものでなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、図２に示したような差動アンプ１１０に差動アンプ１２０、ＣＭＯＳインバータ１３０ａ、１３０ｂが接続された３段構成ではなく、差動アンプ１１０の１段のみ、もしくは差動アンプ１１０に接続される差動アンプ１２０のような差動バッファを複数接続し、奇数の多段構成になるようにしてもよい。このような多段構成にすると、入力差動信号が更に小振幅である場合や更に大きな出力負荷を駆動する場合に対応することができる。また、回路を構成するトランジスタの導電型を逆になるよう構成してもよい。

実施の形態１にかかる半導体回路の概略の構成を示す図である。実施の形態１にかかる半導体回路の詳細な回路構成を示す図である。実施の形態１にかかる半導体回路の動作波形を示す図である。実施の形態１にかかる半導体回路のローパスフィルタの別の回路構成を示す図である。実施の形態１にかかる半導体回路のローパスフィルタの別の回路構成を示す図である。実施の形態１にかかる半導体回路のローパスフィルタの別の回路構成を示す図である。実施の形態１にかかる半導体回路の差動アンプの別の回路構成を示す図である。実施の形態１にかかる半導体回路の差動アンプの別の回路構成を示す図である。実施の形態１にかかる半導体回路の差動アンプの別の回路構成を示す図である。実施の形態１にかかる半導体回路の差動アンプの別の回路構成を示す図である。実施の形態１にかかる半導体回路の差動アンプの別の回路構成を示す図である。実施の形態１にかかる半導体回路の差動アンプの別の回路構成を示す図である。実施の形態１にかかる半導体回路の差動アンプの別の回路構成を示す図である。実施の形態１にかかる半導体回路の差動アンプの別の回路構成を示す図である。実施の形態１にかかる半導体回路の差動アンプの別の回路構成を示す図である。実施の形態１にかかる半導体回路の差動アンプの別の回路構成を示す図である。実施の形態１にかかる半導体回路の差動アンプの別の回路構成を示す図である。従来技術にかかる半導体回路の概略の構成を示す図である。従来技術にかかる半導体回路の詳細な回路構成を示す図である。従来技術にかかる半導体回路の差動アンプの回路構成を示す図である。従来技術にかかる半導体回路の差動アンプの回路構成を示す図である。従来技術にかかる半導体回路に入力される差動信号を示す図である。従来技術にかかる半導体回路から出力される差動信号を示す図である。

符号の説明

１００半導体回路
１１０、１２０差動アンプ
１３０ａ、１３０ｂＣＭＯＳインバータ
１４０ローパスフィルタ
１１１、１２１差動入力部
１１２、１２２負荷抵抗部
１１３負荷調整部
１４１ａ、１４１ｂトランスファゲート
１４２容量部
ＮＭＯＳトランジスタＮ１１１ａ、Ｎ１１１ｂ、Ｎ１１２ａ、Ｎ１１２ｂ、Ｎ１１３ａ、Ｎ１１３ｂ、Ｎ１２１ａ、Ｎ１２１ｂ、Ｎ１２２ａ、Ｎ１２２ｂ
ＰＭＯＳトランジスタＰ１１４ａ、Ｐ１１４ｂ、Ｐ１２３ａ、Ｐ１２３ｂ、Ｐ１４２ａ、Ｐ１４２ｂ

Claims

入力差動信号が入力される差動入力部と、
前記差動入力部が出力する電流に応じて、電圧を出力する負荷抵抗部と、
前記負荷抵抗部からの出力電圧に応じた差動信号を出力する差動信号出力端子と、
前記差動信号出力端子から出力された信号の直流成分を抽出するローパスフィルタと、
前記ローパスフィルタが抽出した信号の直流成分をフィードバックして前記負荷抵抗部の抵抗値を調節する負荷調整部と、を備え、
前記負荷調整部は接地端子と接続され、
前記負荷抵抗部は電源電圧端子と接続され、
前記差動入力部は前記負荷抵抗部と前記負荷調整部の間に接続される
半導体回路。
入力差動信号が入力される差動入力部と、
前記差動入力部が出力する電流に応じて、電圧を出力する負荷抵抗部と、
前記負荷抵抗部からの出力電圧に応じた差動信号を出力する差動信号出力端子と、
前記差動信号出力端子から出力された信号の直流成分を抽出するローパスフィルタと、
前記ローパスフィルタが抽出した信号の直流成分をフィードバックして前記負荷抵抗部の抵抗値を調節する負荷調整部と、を備え、
前記負荷調整部は電源電圧端子と接続され、
前記差動入力部は接地端子と接続され、
前記負荷抵抗部は前記負荷調整部と前記差動入力部の間に接続される
半導体回路。
入力差動信号が入力される差動入力部と、
前記差動入力部が出力する電流に応じて、電圧を出力する負荷抵抗部と、
前記負荷抵抗部からの出力電圧に応じた差動信号を出力する差動信号出力端子と、
前記差動信号出力端子から出力された信号の直流成分を抽出するローパスフィルタと、
前記ローパスフィルタが抽出した信号の直流成分をフィードバックして前記負荷抵抗部の抵抗値を調節する負荷調整部と、を備え、
前記負荷抵抗部は電源電圧端子と接続され、
前記差動入力部は接地端子と接続され、
前記負荷調整部は前記差動入力部と接地端子に対し並列に接続される
記載の半導体回路。
入力差動信号が入力される差動入力部と、
前記差動入力部が出力する電流に応じて、電圧を出力する負荷抵抗部と、
前記負荷抵抗部からの出力電圧に応じた差動信号を出力する差動信号出力端子と、
前記差動信号出力端子から出力された信号の直流成分を抽出するローパスフィルタと、
前記ローパスフィルタが抽出した信号の直流成分をフィードバックして前記負荷抵抗部の抵抗値を調節する負荷調整部と、を備え、
前記差動負荷抵抗部は電源電圧端子と接続され、
前記差動入力部は接地端子と接続され、
前記負荷調整部は前記負荷抵抗部と電源電圧端子に対し並列に接続される
半導体回路。
入力差動信号が入力される差動入力部と、
前記差動入力部が出力する電流に応じて、電圧を出力する負荷抵抗部と、
前記負荷抵抗部からの出力電圧に応じた差動信号を出力する差動信号出力端子と、
前記差動信号出力端子から出力された信号の直流成分を抽出するローパスフィルタと、
前記ローパスフィルタが抽出した信号の直流成分をフィードバックして前記負荷抵抗部の抵抗値を調節する負荷調整部と、を備え、
前記負荷調整部は前記差動信号出力端子と接地端子間に接続される
半導体回路。
入力差動信号が入力される差動入力部と、
前記差動入力部が出力する電流に応じて、電圧を出力する負荷抵抗部と、
前記負荷抵抗部からの出力電圧に応じた差動信号を出力する差動信号出力端子と、
前記差動信号出力端子から出力された信号の直流成分を抽出するローパスフィルタと、
前記ローパスフィルタが抽出した信号の直流成分をフィードバックして前記負荷抵抗部の抵抗値を調節する負荷調整部と、を備え、
前記負荷調整部は前記差動信号出力端子と電源電圧端子間に接続される
半導体回路。
入力差動信号が入力される差動入力部と、
前記差動入力部が出力する電流に応じて、電圧を出力する負荷抵抗部と、
前記負荷抵抗部からの出力電圧に応じた差動信号を出力する差動信号出力端子と、
前記差動信号出力端子から出力された信号の直流成分を抽出するローパスフィルタと、
前記ローパスフィルタが抽出した信号の直流成分をフィードバックして前記負荷抵抗部の抵抗値を調節する負荷調整部と、を備え、
前記差動入力部は、
前記入力差動信号の一方がゲートに入力される第１のトランジスタと、
前記入力差動信号の他方がゲートに入力される第２のトランジスタと、有し、
前記負荷抵抗部は、
前記第１のトランジスタのドレインと接続される第１のノードと前記差動出力端子の一方との間に接続される第３のトランジスタと、
前記第２のトランジスタのドレインと接続される第２のノードと前記差動出力端子の他方との間に接続される第４のトランジスタと、
ドレインが前記差動出力端子の一方と接続し、ゲートが前記第２のノードと接続される第５のトランジスタと、
ドレインが前記差動出力端子の他方と接続し、ゲートが前記第１のノードと接続される第６のトランジスタと、を有する
半導体回路。
入力差動信号が入力される差動入力部と、
前記差動入力部が出力する電流に応じて、電圧を出力する負荷抵抗部と、
前記負荷抵抗部からの出力電圧に応じた差動信号を出力する差動信号出力端子と、
前記差動信号出力端子から出力された信号の直流成分を抽出するローパスフィルタと、
前記ローパスフィルタが抽出した信号の直流成分をフィードバックして前記負荷抵抗部の抵抗値を調節する負荷調整部と、を備え、
前記負荷抵抗部は、
ドレインが前記差動出力端子の一方と接続し、ゲートが前記差動出力端子の他方と接続される第１のトランジスタと、
ドレインが前記差動出力端子の他方と接続し、ゲートが前記差動出力端子の一方と接続される第２のトランジスタと、を備える
半導体回路。
前記負荷調整部は接地端子と接続され、
前記負荷抵抗部は電源電圧端子と接続され、
前記差動入力部は前記負荷抵抗部と前記負荷調整部の間に接続される
請求項７または請求項８に記載の半導体回路。
前記負荷調整部は電源電圧端子と接続され、
前記差動入力部は接地端子と接続され、
前記負荷抵抗部は前記負荷調整部と前記差動入力部の間に接続される
請求項７または請求項８に記載の半導体回路。
前記負荷抵抗部は電源電圧端子と接続され、
前記差動入力部は接地端子と接続され、
前記負荷調整部は前記差動入力部と接地端子に対し並列に接続される
請求項７または請求項８に記載の半導体回路。
前記差動負荷抵抗部は電源電圧端子と接続され、
前記差動入力部は接地端子と接続され、
前記負荷調整部は前記負荷抵抗部と電源電圧端子に対し並列に接続される
請求項７または請求項８に記載の半導体回路。
前記負荷調整部は前記差動信号出力端子と接地端子間に接続される
請求項７または請求項８に記載の半導体回路。
前記負荷調整部は前記差動信号出力端子と電源電圧端子間に接続される
請求項７または請求項８に記載の半導体回路。
前記差動信号出力端子と前記ローパスフィルタ間に差動バッファが複数段接続される
請求項７〜請求項１４のいずれか１項に記載の半導体回路。
入力差動信号が入力される差動入力部と、
前記差動入力部が出力する電流に応じて、電圧を出力する負荷抵抗部と、
前記負荷抵抗部からの出力電圧に応じた差動信号を出力する差動信号出力端子と、
前記差動信号出力端子から出力された信号の直流成分を抽出するローパスフィルタと、
前記ローパスフィルタが抽出した信号の直流成分をフィードバックして前記負荷抵抗部の抵抗値を調節する負荷調整部と、を備え、
前記差動入力部は、
前記入力差動信号の一方がゲートに入力される第１のトランジスタと、
前記入力差動信号の他方がゲートに入力される第２のトランジスタと、
を有し、
前記負荷抵抗部は、
前記第１のトランジスタのドレインと接続される第１のノードと前記差動出力端子の一方との間、及び、前記第２のトランジスタのドレインと接続される第２のノードと前記差動出力端子の他方との間に前記負荷調整部が接続され、
ゲートが前記第２のノードに、ドレインが前記差動出力端子の一方に接続される第３のトランジスタと、
ゲートが前記第１のノードに、ドレインが前記差動出力端子の他方に接続される第４のトランジスタと、
を有する
半導体回路。
前記差動入力部は前記負荷抵抗部と接地端子との間に接続される
請求項１６に記載の半導体回路。
前記差動信号出力端子と前記ローパスフィルタ間に差動バッファが複数段接続される
請求項１６または請求項１７に記載の半導体回路。
入力差動信号が入力される差動入力部と、
前記差動入力部が出力する電流に応じて、電圧を出力する負荷抵抗部と、
前記負荷抵抗部からの出力電圧に応じた差動信号を出力する差動信号出力端子と、
前記差動信号出力端子から出力された信号の直流成分を抽出するローパスフィルタと、
前記ローパスフィルタが抽出した信号の直流成分をフィードバックして前記負荷抵抗部の抵抗値を調節する負荷調整部と、を備え、
前記ローパスフィルタは、抵抗部及び容量部を備え、
前記抵抗部は、第１のトランスファゲート及び第２のトランスファゲートからなり、また、前記容量部は、第１のトランジスタのゲート容量と第２のトランジスタのゲート容量からなり、
前記第１のトランスファゲートの一方の端子は、前記差動信号出力端子から出力される差動信号のうち一方の差動信号が入力され、他方の端子は、第１のノードと接続され、
前記第２のトランスファゲートの一方の端子は、前記差動信号出力端子から出力される差動信号のうち他方の差動信号が入力され、他方の端子は、第２のノードと接続され、
前記第１のトランジスタのドレインおよびソースは、前記第１のノードと接続され、ゲートは前記第２のノードと接続され、
前記第２のトランジスタのドレインおよびソースは、前記第２のノードと接続され、ゲートは前記第１のノードと接続される
半導体回路。
入力差動信号が入力される差動入力部と、
前記差動入力部が出力する電流に応じて、電圧を出力する負荷抵抗部と、
前記負荷抵抗部からの出力電圧に応じた差動信号を出力する差動信号出力端子と、
前記差動信号出力端子から出力された信号の直流成分を抽出するローパスフィルタと、
前記ローパスフィルタが抽出した信号の直流成分をフィードバックして前記負荷抵抗部の抵抗値を調節する負荷調整部と、を備え、
前記ローパスフィルタは、抵抗部及び容量部を備え、
前記抵抗部は、第１のトランスファゲート及び第２のトランスファゲートからなり、また、前記容量部は、第１のトランジスタのゲート容量と第２のトランジスタのゲート容量からなり、
前記第１のトランスファゲートの一方の端子は、前記差動信号出力端子から出力される差動信号のうち一方の差動信号が入力され、他方の端子は、第１のノードと接続され、
前記第２のトランスファゲートの一方の端子は、前記差動信号出力端子から出力される差動信号のうち他方の差動信号が入力され、他方の端子は、第２のノードと接続され、
前記第１のトランジスタのドレインおよびソースは、接地端子と接続され、ゲートは前記第１のノードと接続され、
前記第２のトランジスタのドレインおよびソースは、接地端子と接続され、ゲートは前記第２のノードと接続される
半導体回路。