JP4412508B2

JP4412508B2 - 半導体回路

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Publication number: JP4412508B2
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Inventors: 泰青木
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Description

本発明は、半導体回路に関し、特に、出力する差動信号のデューティ比の劣化を補正する半導体回路に関する。

近年、高速な信号の伝送方式としてＣＭＬ（Current Mode Logic）が注目されている。ＣＭＬでは、信号の伝達に差動信号伝送方式を用いる。また、ＣＭＬは小振幅の信号レベル（以下、ＣＭＬレベル）が用いられ、信号が伝達される内部回路では、電源電圧から接地電圧までの大振幅の信号レベル（以下、ＣＭＯＳレベル）が用いられる。

ここで、図１５に、ＣＭＬレベルなどの小信号の差動クロック信号を入力し、ＣＭＯＳレベルなどの大振幅の差動クロック信号に変換し、分配する回路１５００の概略図を示す。図１５に示すように、回路１５００は、まず複数段の差動アンプ１５１１と１５１２で構成される差動バッファリング回路１５１０により、ＣＭＬレベルの小信号の差動クロック信号ＩＴ１、ＩＢ１を増幅し、ＣＭＯＳレベルの差動クロック信号ＩＴ２、ＩＢ２にする。さらに、差動クロック信号ＩＴ２、ＩＢ２は、複数段のＣＭＯＳインバータ１５２１から構成される多段バッファリング回路１５２０に入力され、差動クロック信号ＯＴ、ＯＢが出力される。

差動アンプ１５１１と１５１２には、図１６に示されるトランジスタ１６０１から１６０６で構成される差動アンプ１６００や、差動アンプ１６００にトランジスタ１６０７から１６１０とトランスファゲート１６１１を付加した差動アンプ１７００等が用いられる。

多段バッファリング回路１５２０は、図１８に示されるＣＭＯＳインバータ１５２１により構成される。このような多段バッファリング回路１５２０は、入力される差動クロック信号ＩＴ２、ＩＢ２のデューティ比が劣化していても、このデューティ比の劣化を補正する機能を有していない。

ここで、入力される差動クロック信号のデューティ比の劣化を補正するため、クロスカップルしたＣＭＯＳインバータで構成される回路（以下、ＣＭＯＳインバータクロスカップリング回路とする）を有する回路が特許文献１に開示されている。しかし、このようなＣＭＯＳインバータクロスカップリング回路を利用した回路は、デューティ比の劣化の補正ができる場合とできない場合がある。以下に、ＣＭＯＳインバータクロスカップリング回路を利用した多段バッファリング回路１９２０において、デューティ比の劣化の補正ができる場合とできない場合の説明を行う。

ここで、多段バッファリング回路１９２０に、図２０（ａ）のタイムチャートに示すような入力差動クロック信号ＩＴ２、ＩＢ２を入力する。この入力差動クロック信号ＩＴ２（正相）とＩＢ２（逆相）が共に、ハイレベルが短く、ロウレベルが長いデューティ比の劣化を有している。このような入力差動クロック信号ＩＴ２、ＩＢ２が多段バッファリング回路１９２０に入力されると、ＣＭＯＳインバータクロスカップリング回路１９２１が信号波形の立ち上がり、立ち下がりを鈍らせる。このため、図２０（ｂ）に示すような出力差動クロック信号ＯＴ、ＯＢが多段バッファリング回路１９２０から出力される。この出力差動クロック信号ＯＴ、ＯＢは、図２０（ｂ）からもわかるように、デューティ比の劣化が補正されている。また上記とは逆に、入力差動クロック信号ＩＴ２（正相）とＩＢ２（逆相）が共に、ハイレベルが長く、ロウレベルが短いデューティ比の劣化を有している場合も同様に、多段バッファリング回路１９２０はデューティ比の劣化を補正する。

次に、多段バッファリング回路１９２０に、図２１（ａ）のタイムチャートに示すような入力差動クロック信号ＩＴ２、ＩＢ２を入力する。この入力差動クロック信号ＩＴ２（正相）とＩＢ２（逆相）は、ＩＴ２（正相）のハイレベルが短く、ＩＢ２（逆相）のロウレベルが長いデューティ比の劣化を有している。この場合、多段バッファリング回路１９２０は、入力差動クロック信号ＩＴ２、ＩＢ２に対して、デューティ比の劣化の補正は行えない。なぜなら、クロック信号ＩＴ２とクロック信号ＩＢ２は単に位相が反転しているだけなので、ＣＭＯＳインバータクロスカップリング回路１９２１の両端にもクロック信号ＩＴ２とクロック信号ＩＢ２の位相の反転した信号が出力されるからである。よって、図２１（ｂ）に示すようなデューティ比の劣化したままの差動クロック信号ＯＴ、ＯＢが多段バッファリング回路１９２０から出力される。また、ＩＴ２（正相）のハイレベルが長く、ＩＢ２（逆相）のロウレベルが短い入力差動クロック信号ＩＴ２、ＩＢ２に対しても、デューティ比の劣化の補正は行えない。

ここで、多段バッファリング回路１９２０に入力される入力差動クロック信号は、前述した差動バッファリング回路１５１０からの出力信号であるＩＴ２、ＩＢ２である。もしここで、差動バッファリング回路１５１０にデューティ比の劣化した入力差動クロック信号ＩＴ１、ＩＢ１が入力されたり、差動バッファリング回路１５１０が入力オフセットを有している場合、デューティ比の劣化した、例えば図２２に示すような差動信号を出力する。このようなデューティ比の劣化した差動信号は、ＣＭＯＳレベルの差動クロック信号にすると、図２１（ａ）に示すような、ＩＴ２（正相）のハイレベルが短く、ＩＢ２（逆相）のロウレベルが長いデューティ比の劣化したクロック信号となる。このため、多段バッファリング回路１９２０のような回路では、このような信号が入力された場合、出力されるクロック信号のデューティ比の劣化の補正ができない問題が生じる。

また、多段バッファリング回路１９２０のデューティ比の劣化の補正は、上述したようにＣＭＯＳインバータクロスカップリング回路１９２１により行われる。よって、ＣＭＯＳインバータクロスカップリング回路１９２１が接続されているノード以降の回路に発生するデューティ比の劣化は補正されない。従って、ＣＭＯＳインバータクロスカップリング回路１９２１は、多段バッファリング回路の後段に接続する方がデューティ比の劣化の補正効果が得られる。しかし、多段バッファリング回路の後段の回路は、サイズが大きくなっているため、後段に接続するＣＭＯＳインバータクロスカップリング回路１９２１も回路規模が大きくなる。また、それに伴う回路の消費電流も大きくなる問題が生じる。

また、多段バッファリング回路１９２０を構成するトランジスタの相対バラツキにより生じる出力差動クロック信号ＯＴ、ＯＢのデューティ比の劣化も生じる。しかし、このデューティ比の劣化に対する補正も多段バッファリング回路１９２０では行えない。

また、特許文献２に、差動レシーバの差動出力へローパスフィルタを接続し、そのローパスフィルタの出力の差分を増幅して、前記差動レシーバの入力に帰還させデューティを補正する技術が開示されている。しかし、この技術では、補正用差動アンプを構成するトランジスタ等の素子にバラツキがあった場合、入力オフセットは補償できず、出力される差動信号のデューティ比が劣化してしまう問題がある。
米国特許５，６２１，３４０特開平１１−２７４９０２

従来技術のような多段バッファリング回路では、自身を構成するトランジスタのバラツキにより生じるデューティ比の劣化の補正や、例えば図２１（ａ）に示すような、単に反転した入力差動クロック信号等のデューティ比の劣化の補正はされない。

本発明にかかる半導体回路によれば、入力差動信号が入力される差動入力部と、前記差動入力部に入力される電圧に応じて、出力差動信号を出力する差動信号出力端子と、前記差動信号出力端子から出力された信号の直流成分を抽出するローパスフィルタと、前記差動入力部に接続され前記ローパスフィルタが抽出した信号の直流成分に基づいて、抵抗値が設定される負荷抵抗部とを有するものである。

本発明にかかる半導体回路によれば、ローパスフィルタから抽出された差動信号出力端子からのデューティ比の劣化に応じた信号の直流電圧成分を、入力差動信号を入力する差動入力部に接続された負荷抵抗部にフィードバックする。このフィードバックされた直流電圧成分により、負荷抵抗部の抵抗値が設定されるようフィードバックループが構成される。よって、これらフィードバックループを構成する回路により、差動信号出力端子から出力される差動信号のデューティ比の劣化が補正される。

本発明によれば、自身の回路を構成するトランジスタのバラツキにより生じるデューティ比の劣化や従来の多段バッファリング回路ではできなかった単に反転した入力差動クロック信号のデューティ比の劣化を、簡単な回路構成で補正することができる。

＜発明の実施の形態１＞

以下、本発明を適用した具体的な実施の形態１について、図面を参照しながら詳細に説明する。この実施の形態１は、本発明を、多段バッファリング回路１００に適用したものである。

図１に本実施の形態１にかかる多段バッファリング回路１００の回路構成の一例を示す。多段バッファリング回路１００は、ＣＭＯＳインバータ回路１１０ａ、１１０ｂと、負荷抵抗部１２０ａ、１２０ｂと、ＣＭＯＳインバータ回路１３０ａ、１３０ｂと、ＣＭＯＳインバータ回路１４０ａ、１４０ｂと、ローパスフィルタ１５０と、ＣＭＯＳインバータクロスカップリング回路１６０を有する。

ＣＭＯＳインバータ回路１１０ａ、１１０ｂは、入力差動信号ＩＴ、ＩＢを入力しバッファリングして差動信号ＰＢ、ＰＴを出力する。

ＣＭＯＳインバータ回路１１０ａは、負荷トランジスタとしてのＰＭＯＳトランジスタＰ１１１ａと、駆動トランジスタとしてのＮＭＯＳトランジスタＮ１１１ａを有する。ＰＭＯＳトランジスタＰ１１１ａとＮＭＯＳトランジスタＮ１１１ａのゲートには共に入力差動信号ＩＴ、ＩＢの一方の信号ＩＴ（以下、ＩＴとする）が入力される。また、ＰＭＯＳトランジスタＰ１１１ａのドレインとＮＭＯＳトランジスタＮ１１１ａのドレインがノードＡ１で接続されている。よって、ＣＭＯＳインバータ回路１１０ａは、信号ＩＴをバッファリングし、反転させた差動信号ＰＴ、ＰＢの一方の信号ＰＢ（以下、ＰＢとする）をノードＡ１へ出力する。

また、ＣＭＯＳインバータ回路１１０ｂは、負荷トランジスタとしてのＰＭＯＳトランジスタＰ１１１ｂと、駆動トランジスタとしてのＮＭＯＳトランジスタＮ１１１ｂを有する。ＰＭＯＳトランジスタＰ１１１ｂとＮＭＯＳトランジスタＮ１１１ｂのゲートには共に入力差動信号ＩＴ、ＩＢの他方の信号ＩＢ（以下、ＩＢとする）が入力される。また、ＰＭＯＳトランジスタＰ１１１ｂのドレインとＮＭＯＳトランジスタＮ１１１ｂのドレインがノードＡ２で接続されている。よって、ＣＭＯＳインバータ回路１１０ｂは、信号ＩＢをバッファリングし、反転させた差動信号ＰＴ、ＰＢの他方の信号ＰＴ（以下、ＰＴとする）をノードＡ２へ出力する。

ここで、上述のＣＭＯＳインバータ回路１１０ａ、１１０ｂは、本発明で言うところの差動入力部として機能する。また、ノードＡ１、Ａ２は本発明で言うところの差動出力端子として機能する。

負荷抵抗部１２０ａ、１２０ｂは、ＣＭＯＳインバータ回路１１０ａと１１０ｂに直列に接続される。負荷抵抗部１２０ａは、ＰＭＯＳトランジスタＰ１２１ａとＮＭＯＳトランジスタＮ１２１ａを有する。ＰＭＯＳトランジスタＰ１２１ａとＮＭＯＳトランジスタＮ１２１ａのゲートには共にローパスフィルタ１５０から出力された直流信号ＲＴ、ＲＢの一方の信号ＲＢ（以下、ＲＢとする）が入力される。また、ＰＭＯＳトランジスタＰ１２１ａのソースが電源電圧端子に接続され、ドレインがＰＭＯＳトランジスタＰ１１１ａのソースに接続される。ＮＭＯＳトランジスタＮ１２１ａのドレインがＮＭＯＳトランジスタＮ１１１ａのソースに接続され、ソースが接地端子に接続される。

負荷抵抗部１２０ｂは、ＰＭＯＳトランジスタＰ１２１ｂとＮＭＯＳトランジスタＮ１２１ｂを有する。ＰＭＯＳトランジスタＰ１２１ｂとＮＭＯＳトランジスタＮ１２１ｂのゲートには共にローパスフィルタ１５０から出力された直流信号ＲＴ、ＲＢの他方の信号ＲＴ（以下、ＲＴとする）が入力される。また、ＰＭＯＳトランジスタＰ１２１ｂのソースが電源電圧端子に接続され、ドレインがＰＭＯＳトランジスタＰ１１１ｂのソースに接続される。ＮＭＯＳトランジスタＮ１２１ｂのドレインがＮＭＯＳトランジスタＮ１１１ｂのソースに接続され、ソースが接地端子に接続される。

ＣＭＯＳインバータ回路１３０ａ、１３０ｂは、それぞれ差動信号ＰＢ、ＰＴをバッファリングし、反転させて差動信号ＱＴ、ＱＢとしてノードＢ１、Ｂ２へ出力する。

ＣＭＯＳインバータ回路１４０ａ、１４０ｂは、それぞれ差動信号ＱＴ、ＱＢをバッファリングし、反転させて差動信号ＯＢ、ＯＴとしてノードＣ１、Ｃ２へ出力する。ここで、差動信号ＯＢ、ＯＴは、多段バッファリング回路１００の最終的な出力差動信号である。

ローパスフィルタ１５０は、差動信号ＯＢ、ＯＴを入力し、それぞれの信号の直流成分である電圧信号ＲＢ、ＲＴを負荷抵抗部１２０ａ、１２０ｂへ出力する。ローパスフィルタ１５０は、トランスファゲート１５１ａ、１５１ｂと、ゲート容量部１５２を構成するＰＭＯＳトランジスタＰ１５２ａ、Ｐ１５２ｂを有する。トランスファゲート１５１ａ、１５１ｂはこの２つで本発明でいうところの抵抗部であり、ゲート容量部１５２は本発明でいうところの容量部である。トランスファゲート１５１ａ、１５１ｂは、それぞれノードＣ１、Ｄ１、ノードＣ２、Ｄ２との間に接続される。ゲート容量部１５２を構成するＰＭＯＳトランジスタＰ１５２ａは、ゲートをノードＤ２に、ソースとドレインをノードＤ１に接続される。また、ゲート容量部１５２を構成するＰＭＯＳトランジスタＰ１５２ｂは、ゲートをノードＤ１に、ソースとドレインをノードＤ２に接続される。

ここで、トランスファゲート１５１ａ、１５１ｂは、ローパスフィルタ１５０の抵抗素子として利用される。ＰＭＯＳトランジスタＰ１５２ａ、Ｐ１５２ｂは、そのトランジスタのゲート容量をローパスフィルタ１５０の容量素子として利用される。つまり、トランスファゲート１５１ａ、１５１ｂの抵抗と、ＰＭＯＳトランジスタＰ１５２ａ、Ｐ１５２ｂのゲート容量により、ＲＣローパスフィルタを形成する。よって、ローパスフィルタ１５０は、多段バッファリング回路１００の最終的な出力である差動信号ＯＢ、ＯＴから抽出した直流成分の電圧を信号ＲＢ、ＲＴとして出力することができる。

ＣＭＯＳインバータクロスカップリング回路１６０は、ＣＭＯＳインバータ１６１ａ、１６１ｂを有する。ＣＭＯＳインバータ１６１ａの入力とＣＭＯＳインバータ１６１ｂの出力がノードＡ１に接続されている。また、ＣＭＯＳインバータ１６１ａの出力とＣＭＯＳインバータ１６１ｂの入力がノードＡ２に接続されている。ＣＭＯＳインバータクロスカップリング回路１６０は、ノードＡ１、Ａ２に印加される差動信号ＰＢ、ＰＴの波形の立ち上がり、立ち下がりを鈍らせる。

以下、図２に示す、図１の多段バッファリング回路１００の波形図を基に、動作の説明を行う。図に示すＣＭＯＳレベルの入力差動信号ＩＴ、ＩＢは、従来技術の図２１（ａ）に示したようなＩＴ（正相）のハイレベルが短く、ＩＢ（逆相）のロウレベルが長い差動クロック信号である。

まず、入力差動信号ＩＴ、ＩＢは、多段バッファリング回路１００の１段目のバッファ回路であるＣＭＯＳインバータ１１０ａ、１１０ｂのそれぞれに入力される。入力差動信号ＩＴ、ＩＢは、それぞれＣＭＯＳインバータ１１０ａ、１１０ｂにバッファリングされ、反転されて差動信号ＰＢ、ＰＴとなる。この差動信号ＰＢ、ＰＴは、ＣＭＯＳインバータクロスカップリング回路１６０により波形の立ち上がり、立ち下がり部分に鈍りを生じさせられる。その後、差動信号ＰＢ、ＰＴは、それぞれ２段目のバッファ回路であるＣＭＯＳインバータ１３０ａ、１３０ｂに入力される。差動信号ＰＢ、ＰＴは、それぞれＣＭＯＳインバータ１３０ａ、１３０ｂにバッファリングされ、反転されて差動信号ＱＴ、ＱＢとなる。さらに、差動信号ＱＴ、ＱＢは、それぞれ３段目のバッファ回路であるＣＭＯＳインバータ１４０ａ、１４０ｂに入力される。差動信号ＱＴ、ＱＢは、それぞれＣＭＯＳインバータ１４０ａ、１４０ｂにバッファリングされ、反転されて出力差動信号ＯＢ、ＯＴとなる。この出力差動信号ＯＢ、ＯＴは、多段バッファリング回路１００が最終的に出力する差動クロック信号となる。

さらに、出力差動信号ＯＢ、ＯＴはそれぞれローパスフィルタ１５０により平滑化、即ち直流電圧成分を抽出され、直流電圧である信号ＲＢ、ＲＴとして出力される。ここで、出力差動信号ＯＢ、ＯＴにデューティ比の劣化があると、そのデューティ比の劣化の量に応じて、直流電圧である信号ＲＢ、ＲＴの電位が上下する。

例えば、図２に示した入力差動信号ＩＴ、ＩＢは上述したようにＩＴ（正相）のハイレベルが短く、ＩＢ（逆相）のロウレベルが長い差動クロック信号であり、デューティ比が劣化している。よって、多段バッファリング回路１００が最終的に出力する出力差動信号ＯＢ、ＯＴもデューティ比の劣化した信号となっている。従って、図２に示すように、ローパスフィルタ１５０からの出力である信号ＯＢを平滑化、即ち直流電圧成分を抽出した信号ＲＢの方が、信号ＯＴを平滑化、即ち直流電圧成分を抽出した信号ＲＴよりも高い電位が出力される。

この信号ＲＢ、ＲＴが、それぞれ１段目のバッファ回路であるＣＭＯＳインバータ１１０ａ、１１０ｂに接続される負荷抵抗部１２０ａ、１２０ｂへフィードバックされる。そして、信号ＲＢ、ＲＴにより負荷抵抗部１２０ａ、１２０ｂは、それぞれ差動入力部１１０ａ、１１０ｂの入力のオフセットを調整する。よって、この調整により、信号ＩＴの入力のオフセットが減少し、ＣＭＯＳインバータ１１０ａからの出力信号ＰＢの電位が引き下げされ、信号ＩＢの入力のオフセットが増加し、ＣＭＯＳインバータ１１０ｂからの出力信号ＰＴの電位が引き上げられる。これは、ＣＭＯＳインバータ１１０ａ、１１０ｂのそれぞれの出力信号である差動信号ＰＢ、ＰＴの振幅の大きさが上下に制御され、デューティ比の劣化が補正されることを意味する。その結果、２段目のバッファ回路のＣＭＯＳインバータ１３０ａ、１３０ｂのそれぞれの出力である差動信号ＱＴ、ＱＢのデューティ比の劣化も補正される。また、３段目のバッファ回路のＣＭＯＳインバータ１４０ａ、１４０ｂのそれぞれの出力である差動信号ＯＢ、ＯＴのデューティ比の劣化も補正される。

ここで、これら補正の効果は、多段バッファリング回路１００の最終的な出力である出力差動信号ＯＢ、ＯＴのそれぞれに応じた信号ＲＢ、ＲＴを、１段目のＣＭＯＳインバータ１１０ａ、１１０ｂにフィードバックする構成となっている。このため、入力差動信号ＩＴ、ＩＢにおけるデューティ比の劣化に対してだけでなく、ＣＭＯＳインバータ１３０ａ、１３０ｂ、ＣＭＯＳインバータ１４０ａ、１４０ｂを構成するトランジスタの相対バラツキにより生じたデューティ比の劣化に対しても有効に作用する

例えば、デューティ比の劣化がない入力差動信号ＩＴ、ＩＢが入力されるが、ＣＭＯＳインバータ１１０ａ、１１０ｂから１４０ａ、１４０ｂを構成するトランジスタの相対バラツキにより、出力差動信号ＯＢ、ＯＴのデューティ比の劣化が生じた場合を考える。この場合では、出力差動信号ＯＢ、ＯＴからローパスフィルタ１５０が抽出する信号ＲＢ、ＲＴがＣＭＯＳインバータ１１０ａ、１１０ｂから１４０ａ、１４０ｂにより生じたオフセットに応じて上下する。よって、ＣＭＯＳインバータ１１０ａ、１１０ｂのそれぞれにフィードバックされる信号ＲＢ、ＲＴが、それぞれ負荷抵抗部１２０ａ、１２０ｂに対し、このオフセットを削減するようＣＭＯＳインバータ１１０ａ、１１０ｂの入力のオフセットを制御する。

以上のことから、図２１（ａ）に示すような、ＩＴ（正相）のハイレベルが短く、ＩＢ（逆相）のロウレベルが長いデューティ比の劣化した差動クロック信号（もしくはその逆）が入力された場合に補正効果のない従来技術に比べ、多段バッファリング回路１００は出力信号に対するデューティ比の劣化の補正効果を有する。また、回路を構成するトランジスタの相対バラツキにより生じたデューティ比の劣化に補正効果のない従来技術に比べ、多段バッファリング回路１００は出力信号に対するデューティ比の劣化の補正効果を有する。

さらに、本発明で追加される回路は、ローパスフィルタ１５０と負荷抵抗部１２０ａ、１２０ｂだけであり、回路規模の増加は少ない。さらに、ローパスフィルタ１５０や負荷抵抗部１２０ａ、１２０ｂによる消費電力の増加が殆ど無い等の利点も有する。

ここで、本実施の形態１にかかる多段バッファリング回路１００のＣＭＯＳインバータクロスカップリング回路１６０を用いることによる効果を以下に説明する。またここで、本実施の形態の変形例として多段バッファリング回路３００を図３に示す。また、この多段バッファリング回路３００と多段バッファリング回路１００を比較し、ＣＭＯＳインバータクロスカップリング回路１６０を用いることによる効果の説明も行う。多段バッファリング回路３００は、ＣＭＯＳインバータクロスカップリング回路１６０をキャパシタＣ３００ａ、Ｃ３００ｂに置き換えた回路構成となっている。また、この多段バッファリング回路３００の動作波形を図４に示す。

多段バッファリング回路１００、３００においてデューティ比の劣化の補正を行うために、ＣＭＯＳインバータ１１０ａ、１１０ｂの出力信号ＰＢ、ＰＴの電位を信号ＲＢ、ＲＴに応じて上下させ、更にＰＢ、ＰＴの波形の立ち上がり、立ち下がり部分を時間方向に鈍らせデューティ比の劣化の補正を行っている。通常、波形の立ち上がり、立ち下がりの鈍りを作る回路として、図３の回路で用いられるようにキャパシタによるローパスフィルタが一般的である。よって、図３の多段バッファリング回路３００では、容量素子としてキャパシタＣ３００ａ、Ｃ３００ｂを用い、ローパスフィルタの作用を利用して前述した波形の鈍りを作っている。

多段バッファリング回路１００では、上述しているようにＣＭＯＳインバータクロスカップリング回路１６０により、前述した波形の鈍りを作っている。これは、例えば、ノードＡ１では、インバータ１６１ａ、１６１ｂのスレッシュホルド電圧までは、ＣＭＯＳインバータクロスカップリング回路１６０が保持する電位と、インバータ１１０ａからの出力とがバスファイトを起こし、ＰＢの波形を鈍らせる。しかし、一旦インバータ１６１ａ、１６１ｂスレッシュホルド電圧を超えると、前記バスファイトがなくなり、ＰＢの波形が急峻に立ち上がるか、もしくは立ち下がるようになる。これは、キャパシタを用いたローパスフィルタからなる波形の鈍りにはない特性である。またこれはノードＡ２においても同様である。

よって、図４の差動信号ＰＴ、ＰＢの波形と、図２の差動信号ＰＴ、ＰＢの波形を比較すると、図２の差動信号ＰＴ、ＰＢの波形の方が図４の差動信号ＰＴ、ＰＢの波形より振幅が大きく、次段のＣＭＯＳインバータ１３０ａ、１３０ｂのスレッシュホルド電圧、例えば、ＶＤＤ／２付近の傾きが急峻である。

以上のことから、多段バッファリング回路１００のほうが、多段バッファリング回路３００より、波形のジッタが少なく安定して動作し、デューティ比の劣化の補正範囲も大きくすることができる。よって、多段バッファリング回路１００の回路構成の方がより好ましいことがわかる。

一方、多段バッファリング回路３００では、多段バッファリング回路１００と比較して、回路動作の安定性やデューティ比の劣化の補正の効果は劣るが、キャパシタのみを配置すればよくＣＭＯＳインバータをクロスカップリングさせるような複雑な回路構成を用いない。このため、多段バッファリング回路の構成をシンプルにできるメリットを有する。

以下に、ローパスフィルタ１５０の別の構成例を図５、図６、図７に示す。図５に示すようにＲＣローパスフィルタのゲート容量部１５２を構成するＰＭＯＳトランジスタＰ１５２ａ、Ｐ１５２ｂのソースとドレインを接地端子に接続する構成としてもよい。また、図６に示すように、ＰＭＯＳトランジスタで構成するゲート容量部１５２の代わりに容量素子Ｃ１５４を用いてもよい。また、図７に示すように、トランスファゲート１５１ａ、１５１ｂの代わりに、抵抗素子Ｒ１５５ａ、Ｒ１５５ｂを用いてもよい。また、ゲート容量部を構成するＰＭＯＳトランジスタをＮＭＯＳトランジスタに置き換えてもかまわない。また、例えば、トランスファゲート１５１ａ、１５１ｂの代わりに抵抗素子Ｒ１５５ａ、Ｒ１５５ｂを、ゲート容量部１５２の代わりに容量素子Ｃ１５４を用いるように、上述した構成例を複数組み合わせて用いてもかまわない。

更に、１段目のＣＭＯＳインバータ１１０ａ、１１０ｂと負荷抵抗部１２０ａ、１２０ｂとの接続を図８から図１４に示すような構成にしてもよい。

図１では、負荷抵抗部１２０ａ、１２０ｂがそれぞれＣＭＯＳインバータ１１０ａ、１１０ｂに対し直列に接続されているが、図８に示すように、負荷抵抗部１２０ａ、１２０ｂがＣＭＯＳインバータ１１０ａ、１１０ｂに対し並列に接続されていてもよい。つまり、負荷抵抗部１２０ａ、１２０ｂをそれぞれ構成するＰＭＯＳトランジスタＰ１２１ａ、Ｐ１２１ｂが、ノードＡ１、Ａ２と電源電圧端子間に接続され、ＮＭＯＳトランジスタＮ１２１ａ、Ｎ１２１ｂが、ノードＡ１、Ａ２と接地端子間に接続される。この図８の回路構成では、図１の回路構成と同様の動作とデューティ比の劣化の補正効果を有する。しかし、図１の回路構成と比較して電源電圧端子と接地端子間のトランジスタの縦積み段数が少ないため、消費電流が増加する短所を有するが、低電源電圧でも動作させることができる。

図９では、負荷抵抗部１２０ａ、１２０ｂをそれぞれＮＭＯＳトランジスタＮ１２１ａ、Ｎ１２１ｂのみで構成し、ＣＭＯＳインバータ１１０ａ、１１０ｂと接地端子間に直列に接続している。図１０では、負荷抵抗部１２０ａ、１２０ｂをそれぞれＰＭＯＳトランジスタＰ１２１ａ、Ｐ１２１ｂのみで構成し、ＣＭＯＳインバータ１１０ａ、１１０ｂと電源電圧端子間に直列に接続している。図１１では、負荷抵抗部１２０ａ、１２０ｂをそれぞれＮＭＯＳトランジスタＮ１２１ａ、Ｎ１２１ｂのみで構成し、ＣＭＯＳインバータ１１０ａ、１１０ｂの出力であるノードＡ１、Ａ２と接地端子間に接続している。図１２では、負荷抵抗部１２０ａ、１２０ｂをそれぞれＰＭＯＳトランジスタＰ１２１ａ、Ｐ１２１ｂのみで構成し、ＣＭＯＳインバータ１１０ａ、１１０ｂの出力であるノードＡ１、Ａ２と電源電圧端子間に接続している。また、図１３に示すように、図１０と図１１の回路を複数組み合わせた構成としてもよい。

また、ＣＭＯＳインバータ１１０ａ、１１０ｂが１対の入力差動信号ＩＴ、ＩＢを入力するだけでなく、複数の差動信号を入力するものであってもよい。例えば、図１４に示すように、入力差動信号Ｉ１Ｔ、Ｉ１ＢがそれぞれＣＭＯＳインバータ１１０ａ１、１１０ｂ１に、入力差動信号Ｉ２Ｔ、Ｉ２ＢがそれぞれＣＭＯＳインバータ１１０ａ２、１１０ｂ２に入力されよう構成されてもよい。そして、制御信号Ｓ１、Ｓ２によりトランジスタＰ１４００ａ１、Ｐ１４００ｂ１、Ｐ１４００ａ２、Ｐ１４００ｂ２、Ｎ１４００ａ１、Ｎ１４００ｂ１、Ｎ１４００ａ２、Ｎ１４００ｂ２のオン、オフを切り替えることにより、前記２つの入力差動信号の一方をセレクトするよう制御される回路構成であってもよい。

なお、本発明は上記実施の形態に限られたものでなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、図１に示したようなＣＭＯＳインバータ１１０ａ、１１０ｂ、１３０ａ、１３０ｂ、１４０ａ、１４０ｂが接続された３段構成ではなく、ＣＭＯＳインバータ１１０ａ、１１０ｂの１段のみ、もしくはＣＭＯＳインバータが３段以上の奇数の多段構成になるようにしてもよい。このような多段構成にすると、入力差動クロック信号が更に小振幅である場合や更に大きな出力負荷を駆動する場合に対応することができる。また、回路を構成するトランジスタの導電型を逆になるよう構成してもよい。

実施の形態１にかかる多段バッファリング回路の構成を示す図である。実施の形態１にかかる多段バッファリング回路の動作波形を示す図である。実施の形態１にかかる多段バッファリング回路の別の構成を示す図である。実施の形態１にかかる多段バッファリング回路の別の構成の動作波形を示す図である。実施の形態１にかかる多段バッファリング回路のローパスフィルタの別の回路構成を示す図である。実施の形態１にかかる多段バッファリング回路のローパスフィルタの別の回路構成を示す図である。実施の形態１にかかる多段バッファリング回路のローパスフィルタの別の回路構成を示す図である。実施の形態１にかかる多段バッファリング回路の一段目のＣＭＯＳインバータと負荷抵抗部の別の接続構成を示す図である。実施の形態１にかかる多段バッファリング回路の一段目のＣＭＯＳインバータと負荷抵抗部の別の接続構成を示す図である。実施の形態１にかかる多段バッファリング回路の一段目のＣＭＯＳインバータと負荷抵抗部の別の接続構成を示す図である。実施の形態１にかかる多段バッファリング回路の一段目のＣＭＯＳインバータと負荷抵抗部の別の接続構成を示す図である。実施の形態１にかかる多段バッファリング回路の一段目のＣＭＯＳインバータと負荷抵抗部の別の接続構成を示す図である。実施の形態１にかかる多段バッファリング回路の一段目のＣＭＯＳインバータと負荷抵抗部の別の接続構成を示す図である。実施の形態１にかかる多段バッファリング回路の一段目のＣＭＯＳインバータと負荷抵抗部の別の接続構成を示す図である。従来技術にかかる半導体回路の概略の回路構成を示す図である。従来技術にかかる半導体回路の差動アンプの回路構成を示す図である。従来技術にかかる半導体回路の差動アンプの回路構成を示す図である。通常のＣＭＯＳインバータの構成を示す図である。従来技術にかかる多段バッファリング回路の概略の構成を示す図である。従来技術にかかる多段バッファリング回路の入出力差動クロック信号を示す図である。従来技術にかかる多段バッファリング回路の入出力差動クロック信号を示す図である。従来技術にかかる半導体回路の差動アンプから出力される差動信号を示す図である。

符号の説明

１００、３００多段バッファリング回路
１１０ａ、１１０ｂ、１３０ａ、１３０ｂ、１４０ａ、１４０ｂ、１６１ａ、１６１ｂＣＭＯＳインバータ
１２０ａ、１２０ｂ負荷抵抗部
１５０ローパスフィルタ
１６０ＣＭＯＳインバータクロスカップリング回路
１５１ａ、１５１ｂトランスファゲート
１５２ゲート容量部
Ｎ１１１ａ、Ｎ１１１ｂ、Ｎ１２１ａ、Ｎ１２１ｂＮＭＯＳトランジスタ
Ｐ１１１ａ、Ｐ１１１ｂ、Ｐ１２１ａ、Ｐ１２１ｂ、Ｐ１５２ａ、Ｐ１５２ｂＰＭＯＳトランジスタ
Ａ１、Ａ２、Ｂ１、Ｂ２、Ｃ１、Ｃ２、Ｄ１、Ｄ２ノード

Claims

入力差動信号が入力される差動入力部と、
前記差動入力部に入力される電圧に応じて、出力差動信号を出力する差動信号出力端子と、
前記差動信号出力端子から出力された信号の直流成分を抽出するローパスフィルタと、
前記差動入力部に接続され前記ローパスフィルタが抽出した信号の直流成分に基づいて、抵抗値が設定される負荷抵抗部と、を備え、
前記ローパスフィルタは、抵抗部と容量部を備え、
前記抵抗部は第１のトランスファゲートと第２のトランスファゲートからなり、また、前記容量部は第１のトランジスタのゲート容量と第２のトランジスタのゲート容量からなり、
前記第１のトランスファゲートの一方の端子は前記差動信号出力端子から出力される差動信号のうち一方の差動信号が入力され、他方の端子は第１のノードと接続され、
前記第１のトランジスタのドレインおよびソースは、前記第１のノードと接続され、ゲートは第２のノードと接続され、
前記第２のトランスファゲートの一方の端子は、前記差動信号出力端子から出力される差動信号のうち他方の差動信号が入力され、他方の端子は、前記第２のノードと接続され、
前記第２のトランジスタのドレインおよびソースは、前記第２のノードと接続され、ゲートは前記第１のノードと接続される
半導体回路。
入力差動信号が入力される差動入力部と、
前記差動入力部に入力される電圧に応じて、出力差動信号を出力する差動信号出力端子と、
前記差動信号出力端子から出力された信号の直流成分を抽出するローパスフィルタと、
前記差動入力部に接続され前記ローパスフィルタが抽出した信号の直流成分に基づいて、抵抗値が設定される負荷抵抗部と、を備え、
前記ローパスフィルタは、抵抗部と容量部を備え、
前記抵抗部は第１のトランスファゲートと第２のトランスファゲートからなり、また、前記容量部は第１のトランジスタのゲート容量と第２のトランジスタのゲート容量からなり、
前記第１のトランスファゲートの一方の端子は、前記差動信号出力端子から出力される差動信号のうち一方の差動信号が入力され、他方の端子は、第１のノードと接続され、
前記第１のトランジスタのドレインおよびソースは、接地端子と接続され、ゲートは第１のノードと接続され、
前記第２のトランスファゲートの一方の端子は、前記差動信号出力端子から出力される差動信号のうち他方の差動信号が入力され、他方の端子は、第２のノードと接続され、
前記第２のトランジスタのドレインおよびソースは、接地端子と接続され、ゲートは前記第２のノードと接続される
半導体回路。
前記差動信号出力端子には、クロスカップリングされたＣＭＯＳインバータが接続される請求項１または請求項２に記載の半導体回路。
前記差動信号出力端子と、前記ローパスフィルタとの間にバッファが複数段接続される
請求項１〜請求項３のいずれか１項に記載の半導体回路。
前記負荷抵抗部は、前記差動入力部に対し直列に接続される
請求項１〜請求項４のいずれか１項に記載の半導体回路。
前記負荷抵抗部は、前記差動入力部に対し並列に接続される
請求項１〜請求項４のいずれか１項に記載の半導体回路。
前記差動入力部は、１対のＣＭＯＳインバータからなる
請求項１〜請求項６のいずれか１項に記載の半導体回路。
前記差動入力部のＣＭＯＳインバータは、直列接続された第３のトランジスタと第４のトランジスタとを有し、
前記差動信号出力端子が、前記第３のトランジスタと前記第４のトランジスタとの間に配置される
請求項７に記載の半導体回路。
前記負荷抵抗部は、第５のトランジスタと第６のトランジスタとを有し、
前記第５のトランジスタは、接地端子と前記第３のトランジスタとの間に接続され、
前記第６のトランジスタは、電源電圧端子と前記第４のトランジスタとの間に接続される
請求項８に記載の半導体回路。
前記負荷抵抗部は、第５のトランジスタを有し、
前記第５のトランジスタは、接地端子と前記第３のトランジスタとの間に接続される
請求項８に記載の半導体回路。
前記負荷抵抗部は、第６のトランジスタを有し、
前記第６のトランジスタは、電源電圧端子と前記第４のトランジスタとの間に接続される
請求項８に記載の半導体回路。
前記負荷抵抗部は、第５のトランジスタと第６のトランジスタとを有し、
前記第６のトランジスタは、電源電圧端子と前記差動信号出力端子との間に接続され、
前記第５のトランジスタは、接地端子と前記差動信号出力端子との間に接続される
請求項８に記載の半導体回路。
前記負荷抵抗部は、第５のトランジスタを有し、
前記第５のトランジスタは、接地端子と前記差動信号出力端子との間に接続される
請求項８に記載の半導体回路。
前記負荷抵抗部は、第６のトランジスタを有し、
前記第６のトランジスタは、電源電圧端子と前記差動信号出力端子との間に接続される
請求項８に記載の半導体回路。