JP3935777B2 - 出力回路装置 - Google Patents
出力回路装置 Download PDFInfo
- Publication number
- JP3935777B2 JP3935777B2 JP2002153885A JP2002153885A JP3935777B2 JP 3935777 B2 JP3935777 B2 JP 3935777B2 JP 2002153885 A JP2002153885 A JP 2002153885A JP 2002153885 A JP2002153885 A JP 2002153885A JP 3935777 B2 JP3935777 B2 JP 3935777B2
- Authority
- JP
- Japan
- Prior art keywords
- output circuit
- circuit device
- transistor
- output
- power supply
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/45—Differential amplifiers
- H03F3/45071—Differential amplifiers with semiconductor devices only
- H03F3/45479—Differential amplifiers with semiconductor devices only characterised by the way of common mode signal rejection
- H03F3/45632—Differential amplifiers with semiconductor devices only characterised by the way of common mode signal rejection in differential amplifiers with FET transistors as the active amplifying circuit
- H03F3/45636—Differential amplifiers with semiconductor devices only characterised by the way of common mode signal rejection in differential amplifiers with FET transistors as the active amplifying circuit by using feedback means
- H03F3/45641—Measuring at the loading circuit of the differential amplifier
- H03F3/4565—Controlling the common source circuit of the differential amplifier
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/45—Differential amplifiers
- H03F3/45071—Differential amplifiers with semiconductor devices only
- H03F3/45076—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier
- H03F3/45179—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier using MOSFET transistors as the active amplifying circuit
- H03F3/45183—Long tailed pairs
- H03F3/45192—Folded cascode stages
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/45—Differential amplifiers
- H03F3/45071—Differential amplifiers with semiconductor devices only
- H03F3/45076—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier
- H03F3/45179—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier using MOSFET transistors as the active amplifying circuit
- H03F3/45237—Complementary long tailed pairs having parallel inputs and being supplied in series
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/45—Differential amplifiers
- H03F3/45071—Differential amplifiers with semiconductor devices only
- H03F3/45479—Differential amplifiers with semiconductor devices only characterised by the way of common mode signal rejection
- H03F3/45632—Differential amplifiers with semiconductor devices only characterised by the way of common mode signal rejection in differential amplifiers with FET transistors as the active amplifying circuit
- H03F3/45636—Differential amplifiers with semiconductor devices only characterised by the way of common mode signal rejection in differential amplifiers with FET transistors as the active amplifying circuit by using feedback means
- H03F3/45641—Measuring at the loading circuit of the differential amplifier
- H03F3/45659—Controlling the loading circuit of the differential amplifier
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
- H03F2203/45—Indexing scheme relating to differential amplifiers
- H03F2203/45418—Indexing scheme relating to differential amplifiers the CMCL comprising a resistor addition circuit
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
- H03F2203/45—Indexing scheme relating to differential amplifiers
- H03F2203/45446—Indexing scheme relating to differential amplifiers there are two or more CMCLs
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Logic Circuits (AREA)
- Amplifiers (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、複数のＬＳＩチップ間や１つのチップ内における複数の素子や回路ブロック間の信号伝送、或いは、複数のボード間や複数の匡体間の信号伝送を高速に行うための技術に関し、特に、高速の信号伝送におけるクロック信号を分配するために使用する出力回路装置および出力回路装置システムに関する。
【０００２】
近年、コンピュータやその他の情報処理機器を構成する部品の性能は大きく向上しており、例えば、ＳＲＡＭ（Static Random Access Memory）やＤＲＡＭ（Dynamic Random Access Memory）等の半導体記憶装置やプロセッサ等の性能向上は目を見張るものがある。そして、この半導体記憶装置やプロセッサ等の性能向上に伴って、各部品或いは要素間の信号伝送速度を向上させなければ、システムの性能を向上させることができないという事態になって来ている。
【０００３】
具体的に、例えば、ＳＲＡＭやＤＲＡＭ等のメモリとプロセッサとの間（ＬＳＩ間）の速度ギャップは大きくなる傾向にあり、近年は、この速度ギャップがコンピュータの性能向上の妨げになりつつある。また、これらのチップ間の信号伝送だけでなく、チップの高集積化並びに大型化、および、電源電圧の低電圧化（信号振幅の低レベル化）等により、チップ内における素子や回路ブロック間での信号伝送速度も、チップの性能を制限する大きな要因となって来ている。さらには、周辺機器とプロセッサ／チップセット間の信号伝送もシステム全体の性能を制限する大きな要因になっている。
【０００４】
ところで、回路ブロック間やチップ間或いは匡体内での信号伝送を高速化するためには、正確なタイミングのクロックを分配する技術が重要である。すなわち、分配されたクロックのタイミング精度は、受信タイミングの精度や発生する信号のタイミング精度に直接関与するため、クロック分配用のクロックバッファとしては、ジッター（jitter）の発生ができるだけ小さいものを使用する必要がある。これは、クロック分配用のクロックバッファに限定されるものではなく、高速で正確なタイミングでの動作が要求される様々な出力回路装置についても同様である。
【０００５】
そこで、ジッターの発生が小さく高速で正確なタイミングでの動作が可能な出力回路装置の提供が要望されている。
【０００６】
【従来の技術】
図１は従来の出力回路装置の一例を示す回路図である。
【０００７】
従来、例えば、集積回路内のクロックバッファ（出力回路装置）は、通常、フルスウィング出力のインバータが使用されている。
【０００８】
すなわち、図１に示されるように、従来の出力回路装置は、例えば、ｎＭＯＳトランジスタ１０１およびｐＭＯＳトランジスタ１０２で構成されたＣＭＯＳインバータ１００で構成されている。このＣＭＯＳインバータ１００は、直流的な電流消費が少なく高速動作が可能であり、しかも、出力電圧が高電位側電源電圧Ｖdd（例えば、１．２Ｖ）と低電位側電源電圧Ｖss（例えば、０Ｖ）との間でフルスウィングするために大振幅が得られるという利点がある。
【０００９】
図２は従来の出力回路装置の他の例を示す回路図であり、差動（相補）信号を処理するものである。すなわち、高速の信号を伝送する場合、差動のクロック伝送を用いることが多いが、図２は、このような差動クロック用のクロックバッファ（出力回路装置）の一例を示すものである。
【００１０】
図２に示されるように、従来の差動クロック用の出力回路装置は、例えば、差動の入力クロック（入力信号）ｉｎおよび／ｉｎを２つのＣＭＯＳインバータ２０１，２０３および２０２，２０６で受け取り、各ＣＭＯＳインバータのｎＭＯＳトランジスタ２０３および２０６と並列にクロスカップルしたｎＭＯＳトランジスタ２０４および２０５を設けるようになっている。なお、差動の出力クロック（出力信号）ｏｕｔおよび／ｏｕｔは、入力クロック／ｉｎおよびｉｎが供給されるインバータ２０２，２０６および２０１，２０３の出力として取り出される。
【００１１】
図２に示す出力回路装置は、クロスカップルされたｎＭＯＳトランジスタ２０４および２０５により、差動の出力信号（入力信号）の一方が高レベル『Ｈ』に上がるとき他方が低レベル『Ｌ』に下がるように動作するため、差動信号の動作のバランスが良好になることが知られている。
【００１２】
【発明が解決しようとする課題】
上述した図１および図２に示す従来の出力回路装置においては、例えば、電源電圧（例えば、高電位側電源電圧Ｖdd）のダイナミックな変動により遅延が変化すると、クロック信号にジッター（jitter）が含まれることになってしまう。さらに、何らかの原因でクロック信号のデューティが５０％からずれると、そのクロック信号が複数段のクロックバッファを伝播するに従ってデューティのずれが大きくなり、終には細くなった方のパルス（高レベル『Ｈ』または低レベル『Ｌ』側のパルス）が消えてしまうことになる。
【００１３】
なお、図１および図２に示す出力回路装置は、クロック信号を分配するために使用されるクロックバッファに限定されるものではなく、上述した課題も様々な出力回路装置において問題となる。そして、本発明に係る出力回路装置も、クロックバッファに限定されるものではなく、複数のＬＳＩチップ間や１つのチップ内における複数の素子や回路ブロック間、或いは、複数のボード間や複数の匡体間における信号伝送に使用されるバッファやドライバ等の様々な出力回路装置に幅広く適用され得るものである。
【００１４】
本発明は、上述した従来の出力回路装置が有する課題に鑑み、ジッターの発生が小さく高速で正確なタイミングでの動作が可能な出力回路装置の提供を目的とする。
【００１５】
【課題を解決するための手段】
本発明の第１の形態によれば、第１の電源線と、第２の電源線と、前記第１の電源線に接続された出力回路と、前記第２の電源線および前記出力回路の間に接続されたトランジスタと、該トランジスタの制御電極に一端が接続された容量と、一定のレベルに保持された制御電圧を、前記トランジスタの制御電極に出力する制御電圧生成部と、を備えることを特徴とする出力回路装置が提供される。
【００１６】
本発明の第２の形態によれば、第１の電源線と、第２の電源線と、前記第１の電源線に接続された出力回路と、前記第２の電源線および前記出力回路の間に接続されたトランジスタと、該トランジスタの制御電極に一端が接続された容量と、一定のレベルに保持された制御電圧を、前記トランジスタの制御電極に出力する制御電圧生成部と、を備える出力回路装置を複数備えた出力回路システムであって、前記複数の出力回路装置には、多相クロックが伝送され、該多相クロック間の位相の均一性を検出する均一性検出回路の出力により該各出力回路装置の遅延量を調整して多位相間の位相間隔を一定に保つことを特徴とする出力回路システムが提供される。
【００１７】
図３は本発明に係る出力回路装置の原理構成を概略的に示すブロック回路図（その１）であり、図３（ａ）は高電位側電源線（Ｖdd）と出力回路（１ａ）との間に分離用トランジスタを設けたものであり、また、図３（ｂ）は低電位側電源線（Ｖss）と出力回路（１ｂ）との間に分離用トランジスタを設けたものである。
【００１８】
図３（ａ）において、参照符号１ａは出力回路（クロックバッファの回路本体）、２ａ，２ａ’は分離用トランジスタ、３ａ，３ａ’は容量（高周波成分減衰用容量）、そして、４ａ，４ａ’はバイアス電圧発生回路を示している。
【００１９】
図３（ａ）に示されるように、本発明に係る出力回路装置は、高電位側電源線（Ｖdd）と出力回路１ａとの間にｐＭＯＳトランジスタ２ａ（または、ｎＭＯＳトランジスタ２ａ’）を設け、そのゲートに対してバイアス電圧発生回路４ａ（４ａ’）の出力である一定レベルの制御電圧（バイアス電圧）を印加するようになっている。なお、高電位側電源電圧Ｖddは、例えば、１．２Ｖであり、また、低電位側電源電圧Ｖssは、例えば、０Ｖである。
【００２０】
ソースが高電位側電源線に接続されたｐＭＯＳトランジスタ（ソース接地接続されたｐＭＯＳトランジスタ）２ａは、例えば、ゲートに対してドレインの電位とほぼ等しい１．０Ｖの制御電圧（バイアス電圧Ｖｂａ）が印加され、電流源として機能させるようになっている。このとき、一方の端子がｐＭＯＳトランジスタ２ａのゲートに接続された容量３ａの他方の端子は高電位側電源線（Ｖdd）に接続され、この容量３ａ（およびバイアス電圧発生回路４ａ）で構成されるノイズ低減用フィルタ回路によって、トランジスタ２ａにより分離された高電位側電源電圧Ｖddとトランジスタ２ａのゲートとの間の電位差に発生する高周波ノイズが低減される。
【００２１】
また、ドレインが高電位側電源線に接続されたｎＭＯＳトランジスタ（ソースフォロワ接続されたｎＭＯＳトランジスタ）２ａ’は、例えば、ゲートに対してソースよりもそのトランジスタの閾値電圧以上高い電圧（例えば、１．０Ｖまたは１．２Ｖ）の制御電圧（バイアス電圧Ｖｂａ’）が印加され、電流源として機能させるようになっている。このとき、一方の端子がｎＭＯＳトランジスタ２ａ’のゲートに接続された容量３ａ’の他方の端子は低電位側電源線（Ｖss）に接続され、この容量３ａ’によってトランジスタ２ａ’により分離されていない側の低電位側電源電圧Ｖssとトランジスタ２ａ’のゲートとの間の電位差に発生する高周波ノイズが低減される。
【００２２】
以上により、出力回路１ａにおいて、トランジスタ２ａおよび２ａ’により分離された側の高電位側電源電圧Ｖddにおける高周波成分を減衰させることができる。ここで、高電位側電源線と出力回路１ａとの間の分離用トランジスタは、上述したｐＭＯＳトランジスタ２ａまたはｎＭＯＳトランジスタ２ａ’を選択して適宜設けることができる。また、バイアス電圧発生回路４ａ，４ａ’は、例えば、図１０を参照して後述するような回路として構成することができる。
【００２３】
図３（ｂ）において、参照符号１ｂは出力回路、２ｂ，２ｂ’は分離用トランジスタ、３ｂ，３ｂ’は容量（高周波成分減衰用容量）、そして、４ｂ，４ｂ’はバイアス電圧発生回路を示している。
【００２４】
図３（ｂ）と図３（ａ）との比較から明らかなように、本発明に係る出力回路装置は、上述した図３（ａ）のように、出力回路１ａと高電位側電源線（Ｖdd）との間に設けた分離用トランジスタ２ａ，２ａ’の代わりに、出力回路１ｂと低電位側電源線（Ｖss）との間に設けた分離用トランジスタ２ｂ，２ｂ’を設けることもできる。
【００２５】
すなわち、図３（ｂ）に示す出力回路装置は、低電位側電源線（Ｖss）と出力回路１ｂとの間にｎＭＯＳトランジスタ２ｂ（または、ｐＭＯＳトランジスタ２ｂ’）を設け、そのゲートに対してバイアス電圧発生回路４ｂ（４ｂ’）の出力である一定レベルの制御電圧（バイアス電圧Ｖｂｂ，（Ｖｂｂ’））を印加するようになっている。
【００２６】
ソースが低電位側電源線に接続されたｎＭＯＳトランジスタ（ソース接地接続されたｎＭＯＳトランジスタ）２ｂは、電流源として機能させるようになっており、一方の端子がｎＭＯＳトランジスタ２ｂのゲートに接続された容量３ｂの他方の端子は低電位側電源線（Ｖss）に接続されている。この容量３ｂおよびバイアス電圧発生回路４ｂで構成されるノイズ低減用フィルタ回路によって、トランジスタ２ｂより分離された低電位側電源電圧Ｖssとトランジスタ２ｂゲートとの間の電位差に発生する高周波ノイズが低減される。
【００２７】
また、ドレインが低電位側電源線に接続されたｐＭＯＳトランジスタ（ソースフォロワ接続されたｐＭＯＳトランジスタ）２ｂ’は、電流源として機能させるようになっており、一方の端子がｐＭＯＳトランジスタ２ｂ’のゲートに接続された容量３ｂ’の他方の端子は高電位側電源線（Ｖdd）に接続され、この容量３ｂ’（およびバイアス電圧発生回路４ｂ’）で構成されるノイズ低減用フィルタ回路によって、トランジスタ２ｂ’により分離されていない側の高電位側電源電圧Ｖddとトランジスタ２ｂ’のゲートとの間の電位差に発生する高周波ノイズが低減される。
【００２８】
以上により、出力回路１ｂにおいて、トランジスタ２ｂおよび２ｂ’により分離された側の低電位側電源電圧Ｖssにおける高周波成分を減衰させることができる。
【００２９】
図３（ａ）および図３（ｂ）に示されるように、電源電圧の変動から回路本体（出力回路１ａ，１ｂ）の動作を分離するため、分離される側の電源線と回路本体との間にトランジスタ２ａ，２ａ’；２ｂ，２ｂ’を挿入する。このトランジスタは、ソース接地またはソースフォロワ接続になっているが、ソース接地（接続）の場合は、分離された側の電源線とゲートとの間の電位差に発生する高周波ノイズが低減され、ソースフォロワ（接続）の場合は分離されていない側の電源線とゲートとの間の電圧の高周波成分が減衰されるようなフィルタ回路（容量３ａ，３ａ’；３ｂ，３ｂ’、および、バイアス電圧発生回路４ａ，４ａ’；４ｂ，４ｂ’）を通してゲート電圧が発生される。
【００３０】
以上により、分離された側の電源線（電源電圧）にノイズが発生した場合でも、ソース接地（２ａ，２ｂ）またはソースフォロワ接続（２ａ’，２ｂ’）のトランジスタにより電源ノイズを減衰して回路本体（１ａ，１ｂ）への電源ノイズの影響を低減することができる。
【００３１】
ところで、電源線と回路本体との間に分離用トランジスタを挿入した場合、電源変動の影響を小さくすることはできるが、その変動が或る程度残ってしまうため電源ノイズによるジッターの低減が不十分なこともある。それは、残留した電源変動の影響により出力のコモンモードが変動し、それが次段のクロックバッファに伝達されると、そのコモンモード変動が増幅されて一層大きなジッターを作り出し、その結果、無視できない量のジッターが生じるからである。
【００３２】
図４は図３の出力回路装置における出力回路の一例を示すブロック回路図であり、コモンモードを処理してジッターを低減するものである。
【００３３】
図４に示されるように、出力回路１は、コモンモード制御回路１１およびバッファ１２，１３を備えている。コモンモード制御回路１１およびバッファ１３は、その入力のコモンモード電圧とその出力のコモンモード電圧とを一致させるようになっており、そして、コモンモード制御回路１１の出力を、バッファ１２を介して出力するようになっている。
【００３４】
すなわち、上述した残留した電源変動の影響は、回路本体（出力回路１ａ，１ｂ）に入力される信号のコモンモード電圧を、電源変動の影響が分離により減少した状態での定常的なコモンモード電圧（入力信号ｉｎ，／ｉｎのコモンモード電圧＝出力信号ｏｕｔ，／ｏｕｔのコモンモード電圧となる電圧）に一致させることで最小にすることができる。なお、入力される信号のコモンモード電圧を定常的なコモンモード電圧に一致させるには、入力信号のコモンモード電圧を終端或いはフィードバックすることで理想的な値に保つことができる。
【００３５】
さらに、前述したデューティがずれて終には細くなった方のパルスが消失してしまう問題に対しては、デューティを検出し、その値に応じてデューティを調整するフィードバック回路を使用することで解決できる。
【００３６】
図５は本発明に係る出力回路装置の原理構成を概略的に示すブロック回路図（その２）である。図５において、参照符号５１は差動スキュー補正回路（デューティ検出および補正回路）、そして、５２および５３はバッファ（バッファ回路）を示している。ここで、図５に示す回路は、例えば、図３に示す出力回路１ａ，１ｂとして適用され得るものである。
【００３７】
図５に示す差動スキュー補正回路５１の出力に比例した信号をフィードバックすることにより、効果的にデューティを変化させることができる。
【００３８】
そして、図５に示されるように、例えば、互いに９０°位相が異なる四相クロックφ０〜φ３（多相クロック）の伝送においては、例えば、相補（差動）の関係にあるクロックφ０，φ２およびφ１，φ３の間のスキューを検出してそれぞれバッファ回路５２および５３にフィードバックすることにより、位相の均一性が改善された四相クロックΦ０〜Φ３を生成することができる。
【００３９】
上述したように、本発明によれば、遅延の大きさが電源電圧の変動にほとんど依存しない出力回路装置（クロックバッファ）を提供することができる。さらに、クロックのデューティおよび多位相間の均一性の優れた出力回路装置を実現することができ、クロック系で発生するスタティックおよびダイナミックなタイミングエラーを低減してより高速の信号伝送が可能になる。
【００４０】
【発明の実施の形態】
以下、本発明に係る出力回路装置の実施例を、添付図面を参照して詳述する。
【００４１】
図６は本発明に係る出力回路装置の第１実施例を概略的に示すブロック回路図である。図６において、参照符号１は回路本体（出力回路）、２１〜２４は分離用ｐＭＯＳトランジスタ、３１および３２は容量、そして、５はコモンモードフィードバック（ＣＭＦＢ）回路を示している。
【００４２】
回路本体１は、入力信号（入力クロック）ｉｎ，／ｉｎを、ｎＭＯＳトランジスタ差動対１１３，１１４を有する入力増幅回路で受け取り、それぞれｐＭＯＳトランジスタ１１１，１１２およびｎＭＯＳトランジスタ１１６，１１７を介して、トランジスタ１１６，１１７とカレントミラー接続されたｎＭＯＳトランジスタ１１８，１１９を有する出力段増幅器を介して出力信号（出力クロック）ｏｕｔ，／ｏｕｔを出力するようになっている。ここで、トランジスタ１１１，１１２のゲートには、トランジスタ２１，２２のドレインよりもその閾値電圧Ｖth以上低い一定の電圧Ｖcpが印加されている。
【００４３】
ｐＭＯＳトランジスタ２１〜２４は、前述した図３（ａ）のトランジスタ２ａに対応し、回路本体１と高電位側電源線（Ｖdd）とを分離するためのトランジスタであり、また、容量３１および３２は、前述した図３（ａ）の容量３ａに対応し、それぞれｐＭＯＳトランジスタ２１，２２のゲートおよび２３，２４のゲートと高電位側電源線（Ｖdd）との間に接続されるものである。これにより、トランジスタ２１〜２４により分離された高電位側電源電圧Ｖddとトランジスタ２１〜２４のゲートとの間の電位差に発生する高周波ノイズが低減される。
【００４４】
ここで、本第１実施例においては、高電位側電源電圧Ｖddとして、例えば、１．２Ｖ程度が想定され、差動増幅器の一部を構成するｐＭＯＳトランジスタ２１〜２４を図３（ａ）のトランジスタ２ａとして捉えたが、電源電圧Ｖddが高い（例えば、３Ｖ程度）場合には、差動増幅器のｐＭＯＳトランジスタを本体回路１に含めて考え、その本体回路１に対してさらなるｐＭＯＳトランジスタ（図３（ａ）のトランジスタ２ａに相当するトランジスタ）を設けるように構成することができる。
【００４５】
図７は図６の出力回路装置におけるコモンモードフィードバック回路５の一例を示す回路図である。
【００４６】
図７に示されるように、コモンモードフィードバック（ＣＭＦＢ）回路５は、ｐＭＯＳトランジスタ５１１〜５１６、容量５２１〜５２３、および、ｎＭＯＳトランジスタ５３１〜５３７を備えている。入力信号ｃ，ｄ（出力回路装置の差動出力信号ｏｕｔ，／ｏｕｔ）は、ｎＭＯＳトランジスタ差動対５３３，５３５に入力され、容量５２２から５２３により入力信号の直流成分の差電圧を生成し、トランジスタ１１８および１１９のゲートに繋がれた出力（ｂ，ａ）により、出力信号ｏｕｔ，／ｏｕｔのコモンモード電圧がフィードバックされ、デューティのずれが補償されるようになっている。すなわち、コモンモードフィードバック回路５は、出力段増幅回路（トランジスタ２３，２４，１１８，１１９）の出力のコモンモード電圧を検出し、これらの値が等しくなるように、出力増幅回路の入力ノード（トランジスタ１１８，１１９のゲート）に電流帰還を行うようになっている。
【００４７】
このように、本第１実施例では、電源の変動が本体回路１から分離され、さらに、残留する電源変動の影響も本体回路の出力段に入力する信号のコモンモード電圧を定常状態でのコモンモード電圧に一致させることでジッターを殆どなくすことができる。
【００４８】
図８は本発明に係る出力回路装置の第２実施例を概略的に示す回路図である。
【００４９】
図８に示されるように、本第２実施例の出力回路装置において、差動の入力信号ｉｎおよび／ｉｎは、それぞれプッシュプル回路（インバータ）を構成するトランジスタ１２１，１２３およびトランジスタ１２２，１２５のゲートに入力される。ｐＭＯＳトランジスタ１２１および１２２の共通接続されたソースは、分離用ｐＭＯＳトランジスタ２０および低域フィルタ回路６を介して高電位側電源線（Ｖdd）に接続され、また、トランジスタ２０のゲートは容量３０を介してｐＭＯＳトランジスタ６１のドレイン（トランジスタ２０のソース）に接続されている。ここで、トランジスタ２０および容量３０は、前述した図３（ａ）におけるトランジスタ２ａおよび容量３ａに相当する。ただし、本第２実施例において、一端がトランジスタ２０のゲートに接続された容量３０の他端は、高電位側電源線（Ｖdd）に直接接続するのではなく、ｐＭＯＳトランジスタ６１を介して接続されている。
【００５０】
なお、本第２実施例において、出力信号ｏｕｔ，／ｏｕｔは、抵抗１２７，１２６を介してトランジスタ１２４のゲートにフィードバックすることで出力信号のコモンモード電圧が補償されるようになっている。
【００５１】
低域フィルタ回路６は、ゲートに低電位側電源電圧Ｖssが印加されたｐＭＯＳトランジスタ（フィルタ用トランジスタ）６１および容量（フィルタ用容量）６２を備え、この低域フィルタ回路６により、まず、高電位側電源電圧Ｖddにおける高周波ノイズを取り除き、さらに、ソース接地ｐＭＯＳトランジスタ２０の定電流特性により残ったノイズと回路本体１の分離が行われるようになっている。このように、本第２実施例の出力回路装置によれば、ソース接地トランジスタ（２０）に対して低域フィルタ回路６を挿入することで、ノイズに対する耐性をさらに改善することができる。
【００５２】
図９は本発明に係る出力回路装置の第３実施例を概略的に示す回路図である。図９と図８との比較から明らかなように、本第３実施例の出力回路装置においては、低域フィルタ回路６のｐＭＯＳトランジスタ６１として抵抗（フィルタ用抵抗）６３を用いるようになっている。なお、他の構成は、図８の第２実施例と同様である。
【００５３】
図１０は本発明に係る出力回路装置の第４実施例を概略的に示す回路図である。
【００５４】
図１０と図８との比較から明らかなように、本第４実施例の出力回路装置は、第２実施例の出力回路装置に対してバイアス電圧発生回路４を追加したものである。
【００５５】
図１０に示されるように、バイアス電圧発生回路４は、容量４１、ｎＭＯＳトランジスタ４２およびｐＭＯＳトランジスタ４３を備えている。容量４１およびｎＭＯＳトランジスタ４２は、ｐＭＯＳトランジスタ（フィルタ用トランジスタ）６１のドレインと低電位側電源線（Ｖss）との間に直列に接続されている。ここで、ｎＭＯＳトランジスタ４２のゲートには、例えば、高電位側電源電圧Ｖddの変動に強いバッファからの出力電圧Ｖｉが印加されるようになっている。ｐＭＯＳトランジスタ４３は、ソースが高電位側電源線（Ｖdd）に接続され、また、ゲートおよびドレインが容量４１とｎＭＯＳトランジスタ４２の接続ノードに共通接続されると共に、そこからバイアス電圧Ｖbpを出力するようになっている。
【００５６】
すなわち、本第４実施例の出力回路装置において、ｐＭＯＳゲート接地トランジスタ２０のゲート電圧は、ｎＭＯＳ定電流トランジスタ４２からの電流をダイオード接続ｐＭＯＳトランジスタ４３で受けることで発生されている。ここで、ｐＭＯＳトランジスタ４３のゲートには容量３０および４１が接続され、容量３０および４１の他端はｐＭＯＳトランジスタ６１のドレインに接続されている。この容量３０および４１により、ｐＭＯＳトランジスタ２０のゲートと高電位側電源線（Ｖdd）との間の電圧の高周波成分が減衰されることになる。
【００５７】
ここで、例えば、高電位側電源電圧Ｖddは１．２Ｖであり、低電位側電源電圧Ｖssは０Ｖであり、そして、バイアス電圧発生回路４から出力されるバイアス電圧Ｖbpは、例えば、１．０Ｖである。もちろん、これらの電圧値は、回路の仕様等により様々に変更し得るのはいうまでもない。
【００５８】
本第４実施例の出力回路装置によれば、ｐＭＯＳトランジスタ２０のゲート−ソース間電位に高周波ノイズが発生しないため、より良好な分離となり低ジッター特性が得られる。
【００５９】
図１１は本発明に係る出力回路装置の第５実施例を概略的に示すブロック回路図である。
【００６０】
図１１と図６および図８との比較から分かるように、本第５実施例の出力回路装置は、初段増幅器として図８に示す第２実施例の回路を適用し、さらに、初段増幅器の出力を増幅する出力段増幅器としてｎＭＯＳトランジスタ２３’，２４’，１２０，１２８，１２９で構成される差動増幅器を適用するようになっている。出力段増幅器は、駆動用の差動対トランジスタ１２８，１２９、ソースフォロワ負荷（分離用ｎＭＯＳトランジスタ）２３’，２４’、および、電流源１２０を備えている。
【００６１】
ここで、初段増幅器に対しては、第２実施例と同様に、初段増幅器と高電位側電源線（Ｖdd）との間に挿入された分離用ソース接地ｐＭＯＳトランジスタ２０および低域フィルタ回路６、並びに、トランジスタ２０のゲートとｐＭＯＳトランジスタ６１のドレインとの間に接続された容量３０が設けられ、高電位側電源電圧Ｖddにおける高周波ノイズが十分に取り除かれる。さらに、出力段増幅器に対しては、図６に示す第１実施例と同様に、出力段増幅器（差動対トランジスタ１２８，１２９）と高電位側電源線（Ｖdd）との間に設けられた分離用ソース接地ｐＭＯＳトランジスタ２３，２４、および、トランジスタ２３，２４のゲートと高電位側電源線（Ｖdd）との間に接続された容量３２が設けられて高電位側電源電圧Ｖddにおける高周波ノイズが取り除かれ、さらに、差動対トランジスタ１２８，１２９と高電位側電源線（Ｖdd）との間に設けられた分離用ソースフォロワｎＭＯＳトランジスタ２３’，２４’、および、トランジスタ２３’，２４’のゲートと低電位側電源線（Ｖss）との間に接続された容量３２’が設けられて低電位側電源電圧Ｖssにおける高周波ノイズも取り除かれる。
【００６２】
このように、本第５実施例の出力回路装置によれば、高電位側電源電圧Ｖddおよび低電位側電源電圧Ｖssの両方の高周波ノイズを取り除くことができ、さらに、増幅段の差動増幅器としてソースフォロワｎＭＯＳトランジスタ２３’２４’を使用するため、低いインピーダンスの負荷となり、高速の小振幅クロックを発生することが可能になる。
【００６３】
図１２は本発明に係る出力回路装置の第６実施例を概略的に示す回路図である。
【００６４】
図１２と図８との比較から明らかなように、本第６実施例の出力回路装置は、前述した第２実施例の出力回路装置と同様の回路構成とされている。ただし、本第６実施例の出力回路装置では、ｐＭＯＳトランジスタ（差動対）１２１および１２２のバックゲートＢＧの電位（ウェル電位）が高電位側電源電圧Ｖddではなく、分離用ｐＭＯＳトランジスタ２０のドレイン電圧、すなわち、高電位側電源電圧Ｖddの高周波ノイズが取り除かれた電圧Ｖdd’とされている。従って、ｐＭＯＳ差動対トランジスタ１２１および１２２が形成されるウェルには、その差動対トランジスタ１２１および１２２のソース電位（Ｖdd’）が印加され、このトランジスタ１２１，１２２のウェルを介して混入する電源ノイズも取り除くようになっている。
【００６５】
図１３は本発明に係る出力回路装置の第７実施例を概略的に示すブロック回路図であり、また、図１４は図１３の出力回路装置におけるコモンモードフィードバック回路の一例を示すブロック回路図である。
【００６６】
図１３と図８との比較から明らかなように、本第７実施例の出力回路装置は、第２実施例の出力回路装置に対してコモンモードフィードバック回路５を設けるようになっている。このコモンモードフィードバック回路５は、図１４に示されるように、コモンモードの基準電圧Ｖrefを発生するレプリカ回路５０、および、出力信号ｏｕｔ，／ｏｕｔの電圧レベルを基準電圧Ｖrefと比較して出力信号のコモンモード電圧を制御する増幅部７０，８０を備えている。
【００６７】
レプリカ回路５０は、実質的な出力回路装置（回路本体１、分離用ソース接地ｐＭＯＳトランジスタ２０、容量３０、および、フィルタ回路６）と同様な構成（回路本体５０１、分離用ソース接地ｐＭＯＳトランジスタ５２０、容量５３０、および、フィルタ回路５０６）とされている。ただし、レプリカ回路５０において、各トランジスタ５１２１〜５１２５のゲート、並びに、トランジスタ５１２１〜５１２３および５１２５のドレインは共通接続され、そこから基準電圧Ｖrefを取り出すようになっている。なお、レプリカ回路５０におけるフィルタ回路５０６もフィルタ回路６と同様に、ｐＭＯＳトランジスタ５６１および容量５６２を備えている。
【００６８】
増幅部７０および８０は同様の構成とされ、増幅部７０（８０）は、抵抗７４１（８４１）および容量７４２（８４２）で構成されるローパスフィルタを介して入力される信号ｅ（ｆ）と基準電圧Ｖrefとを差動増幅する増幅回路７４０（８４０）、ｐＭＯＳトランジスタ７６１（８６１）および容量７６２（８６２）を有するフィルタ回路７０６（８０６）、分離用ソース接地ｐＭＯＳトランジスタ７２０（８２０）、容量７３０（８３０）、および、駆動用ｎＭＯＳトランジスタ７１０（８１０）を備えている。
【００６９】
図１５は図１４のコモンモードフィードバック回路における差動増幅回路７４０（８４０）の一例を示す回路図である。
【００７０】
図１５に示されるように、差動増幅回路７４０は、ローパスフィルタを介して入力される信号ｅおよび基準電圧Ｖrefが入力されるｐＭＯＳ差動対トランジスタ７４１，７４２、並びに、負荷用のｎＭＯＳトランジスタ７４３，７４４を備えている。
【００７１】
上述したように、本第７実施例の出力回路装置は、実質的な出力回路装置（回路本体１、分離用ソース接地ｐＭＯＳトランジスタ２０、容量３０、および、フィルタ回路６）と同様な構成を有するレプリカ回路５０（回路本体５０１、分離用ソース接地ｐＭＯＳトランジスタ５２０、容量５３０、および、フィルタ回路５０６）により基準電圧Ｖrefを発生し、この基準電圧Ｖrefと出力信号ｏｕｔ，／ｏｕｔ（ｅ，ｆ）のコモンモードを比較し、その比較結果を出力信号にフィードバック（ｇ，ｈ）するようになっているため、出力信号ｏｕｔ，／ｏｕｔのコモンモードの電圧レベルを基準電圧Ｖrefにほぼ一致させるように制御することができる。また、本第７実施例では、コモンモードのフィードバックが出力回路装置の出力側でのみ行われるため、増幅段を１段として構成することもできる。
【００７２】
図１６は本発明に係る出力回路装置の第８実施例を概略的に示す回路図である。
【００７３】
図１６と図８（図１３）および図１４との比較から分かるように、本第８実施例の出力回路装置は、図８の第２実施例と同様な１段構成の増幅回路に対して、図１４のレプリカ回路５０と同様の回路（コモンモード電圧発生回路）を設け、そのコモンモード電圧発生回路５０における差動対トランジスタ５１２１，５１２２；５１２３，５１２５の各ゲート入力に対して抵抗５１１および５１２を介して入力信号ｉｎ，／ｉｎを供給するように、すなわち、差動の入力信号ｉｎ，／ｉｎを、５１１，５１２を介してコモンモード電圧発生回路５０で終端するようになっている。これにより、入力信号ｉｎ，／ｉｎのコモンモード電圧は、コモンモード電圧発生回路５０の出力電圧（レプリカ回路の基準電圧Ｖref）に近い値になる。
【００７４】
本第８実施例の出力回路装置は、コモンモードのフィードバックを行うものに比べてコモンモード電圧の変動を抑える回路の周波数特性が優れている。これは、コモンモードのフィードバックには必ずフィードバック用増幅回路による遅延が含まれるのに対して、本第８実施例では、フィードバックを伴わない終端によりコモンモード電圧を制御することにより、フィードバックに伴う遅延のゆらぎが生じないようにすることができる。
【００７５】
図１７は本発明に係る出力回路装置の第９実施例を概略的に示す回路図である。
【００７６】
図１７と図１６との比較から明らかなように、本第９実施例の出力回路装置は、本第８実施例の出力回路装置において、入力側に容量５１３および５１４を設けてＡＣ結合として構成したものである。なお、ＡＣ結合による出力回路の入力側ノードＮin，／Ｎinは、図１６に示すコモンモード電圧発生回路（レプリカ回路）５０によりバイアス電圧（基準電圧Ｖref）が与えられている。
【００７７】
本第９実施例の出力回路装置は、入力信号ｉｎ，／ｉｎのコモンモード電圧とは独立して出力回路装置に入力コモンモード電圧を与えることができるため、例えば、出力回路装置を多段のクロックバッファ信号が伝播するような構成に適用する場合には、コモンモード電圧の変動を完全に抑圧することができる利点がある。
【００７８】
図１８は本発明に係る第１０実施例としての図５の出力回路装置における差動スキュー補正回路５１の一例を示す回路図であり、バッファの出力にデューティの検出回路および補正回路（帰還用のｎＭＯＳトランジスタ５００９〜５０２０）を設けたものである。
【００７９】
前述したように、図５に示す回路は、例えば、図３に示す出力回路１ａ，１ｂとして適用され得るものであり、互いに９０°位相が異なる四相クロックφ０〜φ３を伝送するクロックバッファへの適用例を示すものである。
【００８０】
図５および図１８に示されるように、本第１０実施例の出力回路装置において、差動スキュー補正回路５１には、相補（差動）の関係にあるクロックφ０（０°の位相のクロック：ｉ）およびφ２（１８０°の位相のクロック：ｊ）、並びに、相補の関係にあるクロックφ１（９０°の位相のクロック：ｋ）およびφ３（２７０°の位相のクロック：ｌ）が入力され、クロックφ０，φ２およびクロックφ１，φ３間のスキューを検出してそれぞれバッファ回路５２および５３にフィードバックすることで、位相の均一性が改善された四相クロックΦ０〜Φ３を生成するようになっている。
【００８１】
すなわち、差動スキュー補正回路５１は、ｐＭＯＳトランジスタ５００１〜５００８、ｎＭＯＳトランジスタ５００９〜５０２６、および、容量５０２７〜５０２９を備えている。差動入力ｉ，ｊ（クロックφ０，φ２）は、差動対トランジスタ５００９，５０１０、５０１１，５０１２および５０２０，５０１９のゲートに供給され、また、差動入力ｋ，ｌ（クロックφ１，φ３）は、差動対トランジスタ５０１３，５０１４、５０１５，５０１６および５０１７，５０１８のゲートに供給されている。
【００８２】
各入力信号ｉ，ｊ，ｋ，ｌの高レベル『Ｈ』および低レベル『Ｌ』の期間は、信号線Ｌ１およびＬ２に接続された容量５０２７〜５０２９により合成され、ゲートが各信号線Ｌ１，Ｌ２に接続されたｐＭＯＳトランジスタ５００５，５００６および５００８，５００７を介して信号ｍ，ｎが出力される。この信号ｍ，ｎでバッファ回路５２，５３を制御することにより、各差動クロック対φ０，φ２およびφ１，φ３の間のデューティをほぼ５０％付近に調整すると共に、４つのクロックφ０〜φ３における位相差を互いに９０°となるようにフィードバックして正確な位相間隔を有する四相クロックΦ０〜Φ３を出力するようになっている。
【００８３】
本第１０実施例の出力回路装置は、例えば、正確な位相間隔の多位相クロックを必要とするタイミング発生回路に使用するクロックバッファとして好ましいものである。
【００８４】
図１９は本発明に係る第１１実施例としての図５の出力回路装置におけるバッファ回路５２の一例を示す回路図である。
【００８５】
図１９に示されるように、本第１１実施例の出力回路装置において、例えば、相補（差動）の関係にあるクロックφ０（０°の位相のクロック）およびφ２（１８０°の位相のクロック）は、バッファ５２０１および５２０２に供給されると共に、デューティサイクル補正回路５２０３に供給される。デューティサイクル補正回路５２０３は、クロックφ０およびφ２のデューティサイクル（高レベル『Ｈ』と低レベル『Ｌ』の期間）を検出および比較し、さらに、クロックφ０およびφ２のデューティサイクルが等しくなるようにバッファ５２０１および５２０２に対して制御信号ｐおよびｑを与えて補正する。なお、前述した差動スキュー補正回路５１の出力（ｍ）は、バッファ５２０１および５２０２に対して供給され、差動スキュー補正回路５１により検出および補正された入力クロックφ０およびφ２間のスキューをバッファ５２０１および５２０２にフィードバックすることで、位相の均一性が改善されたクロックΦ０およびΦ２を生成するようになっている。
【００８６】
図２０は図１９のバッファ回路におけるデューティサイクル補正回路５２０３の一例を示す回路図である。
【００８７】
図２０に示されるように、デューティサイクル補正回路５２０３は、ｐＭＯＳトランジスタ５２３１〜５２３６、ｎＭＯＳトランジスタ５２３７〜５２４３、および、容量５２４４〜５２４６を備えている。このデューティサイクル補正回路５２０３により、入力クロックφ０およびφ２間のスキューを検出および補正して、制御信号ｐ（ｑ）をバッファ５２０１（５２０２）にフィードバックすることで、位相の均一性が改善されたクロックΦ０およびΦ２を生成する。
【００８８】
本第１１実施例の出力回路装置によれば、各クロックΦ０，Φ２のデューティを常に５０％付近に調整することができ、例えば、多段のクロックバッファをクロックが通過する間にパルスが細くなって消失するようなことを防ぐことができる。
【００８９】
以上において、本発明に係る出力回路装置は、クロック分配用のクロックバッファに限定されるものではなく、高速で正確なタイミングでの動作が要求される様々なバッファとして適用可能である。さらに、本発明に係る出力回路装置は、二相（差動）信号および四相信号だけでなく、八相信号等の多相信号（例えば、多相クロック）の伝送に適用され得るものであり、例えば、多相クロック間の位相の均一性を検出する均一性検出回路の出力により各出力回路装置の遅延量を調整して多位相間の位相間隔を一定に保つ出力回路システムを構成することもできる。
【００９０】
（付記１） 第１の電源線と第２の電源線との間に少なくとも１つの分離用トランジスタを有する制御回路を介して接続された出力回路を備える出力回路装置であって、
前記分離用トランジスタの制御電極には、一定のレベルに保持された制御電圧が印加され、
前記制御電圧は、前記第１または第２の電源線の電圧における高周波成分を減衰させるレベルの電圧であることを特徴とする出力回路装置。
【００９１】
（付記２） 付記１に記載の出力回路装置において、
前記制御回路は、前記分離用トランジスタの制御電極に一端が接続された高周波成分減衰用容量を備えることを特徴とする出力回路装置。
【００９２】
（付記３） 付記２に記載の出力回路装置において、
前記分離用トランジスタは、ソース接地接続されたＭＯＳトランジスタであり、
前記高周波成分減衰用容量の他端は、前記第１および第２の電源線のうち前記ソース接地接続されたＭＯＳトランジスタが設けられたソース側に接続されることを特徴とする出力回路装置。
【００９３】
（付記４） 付記３に記載の出力回路装置において、
前記分離用トランジスタは、ソースが前記第１の電源線側に接続され且つドレインが前記出力回路側に接続されたｐＭＯＳトランジスタであり、
前記高周波成分減衰用容量の他端は、前記第１の電源線に接続されることを特徴とする出力回路装置。
【００９４】
（付記５） 付記３に記載の出力回路装置において、
前記分離用トランジスタは、ソースが前記第２の電源線側に接続され且つドレインが前記出力回路側に接続されたｎＭＯＳトランジスタであり、
前記高周波成分減衰用容量の他端は、前記第２の電源線に接続されることを特徴とする出力回路装置。
【００９５】
（付記６） 付記２に記載の出力回路装置において、
前記分離用トランジスタは、ソースフォロワ接続されたＭＯＳトランジスタであり、
前記高周波成分減衰用容量の他端は、前記第１および第２の電源線のうち前記ソースフォロワ接続されたＭＯＳトランジスタが設けられていない側の電源線または当該電源線と一定電圧差のノードに接続されることを特徴とする出力回路装置。
【００９６】
（付記７） 付記６に記載の出力回路装置において、
前記分離用トランジスタは、ソースが前記出力回路側に接続され且つドレインが前記第１の電源線側に接続されたｎＭＯＳトランジスタであり、
前記高周波成分減衰用容量の他端は、前記第２の電源線に接続されることを特徴とする出力回路装置。
【００９７】
（付記８） 付記６に記載の出力回路装置において、
前記分離用トランジスタは、ソースが前記出力回路側に接続され且つドレインが前記第２の電源線側に接続されたｐＭＯＳトランジスタであり、
前記高周波成分減衰用容量の他端は、前記第１の電源線に接続されることを特徴とする出力回路装置。
【００９８】
（付記９） 付記１に記載の出力回路装置において、
前記制御電圧は、ノイズ低減用フィルタ回路を通して発生され、
該ノイズ低減用フィルタ回路は、前記第１および第２の電源線のうち前記分離用ＭＯＳトランジスタが設けられた側の電源線の電圧における高周波成分を減衰させることを特徴とする出力回路装置。
【００９９】
（付記１０） 付記１〜９のいずれか１項に記載の出力回路装置において、
前記出力回路は、差動信号を増幅する一対のインバータを備え、
該各インバータを構成するトランジスタのバックゲートには、前記制御回路を介した電圧が印加されることを特徴とする出力回路装置。
【０１００】
（付記１１） 付記１０に記載の出力回路装置において、
前記一対のインバータを構成する各ｐＭＯＳトランジスタのウェルは、当該ｐＭＯＳトランジスタのソースに接続されることを特徴とする出力回路装置。
【０１０１】
（付記１２） 付記１に記載の出力回路装置において、前記分離用トランジスタは、前記出力回路と前記第１の電源線との間、および、該出力回路と前記第２の電源線との間の少なくとも一方に設けられていることを特徴とする出力回路装置。
【０１０２】
（付記１３） 付記１２に記載の出力回路装置において、前記分離用トランジスタは、前記出力回路と前記第１の電源線との間、および、該出力回路と前記第２の電源線との間の両方に設けられていることを特徴とする出力回路装置。
【０１０３】
（付記１４） 付記１〜１３のいずれか１項に記載の出力回路装置において、前記制御回路は、さらに、
前記分離用トランジスタに対して直列に設けられた低域フィルタ回路を備えることを特徴とする出力回路装置。
【０１０４】
（付記１５） 付記１４に記載の出力回路装置において、
前記低域フィルタ回路は、
前記分離用トランジスタと前記第１または第２の電源線との間に直列に接続されたフィルタ用トランジスタ、および、
前記分離用トランジスタと前記フィルタ用トランジスタとの接続ノードに一端が接続されたフィルタ用容量を備えることを特徴とする出力回路装置。
【０１０５】
（付記１６） 付記１５に記載の出力回路装置において、
前記フィルタ用トランジスタの制御電極および前記フィルタ用容量の他端には、前記第１または第２の電源線の内で該フィルタ用トランジスタが接続されていない側の電源線の電位が印加されることを特徴とする出力回路装置。
【０１０６】
（付記１７） 付記１４に記載の出力回路装置において、
前記低域フィルタ回路は、
前記分離用トランジスタと前記第１または第２の電源線との間に直列に接続されたフィルタ用抵抗、および、
前記分離用トランジスタと前記フィルタ用抵抗との接続ノードに一端が接続されたフィルタ用容量を備えることを特徴とする出力回路装置。
【０１０７】
（付記１８） 付記１７に記載の出力回路装置において、
前記フィルタ用容量の他端には、前記第１または第２の電源線の内で前記フィルタ用抵抗が接続されていない側の電源線の電位が印加されることを特徴とする出力回路装置。
【０１０８】
（付記１９） 入力信号が供給された増幅回路を有する出力回路装置であって、
前記入力信号のコモンモード電圧は、前記増幅回路から出力される出力信号のコモンモード電圧とほぼ同じ値にする調整されることを特徴とする出力回路装置。
【０１０９】
（付記２０） 付記１９に記載の出力回路装置において、
前記入力信号のコモンモード電圧の調整を、前記出力回路装置に信号を送る送信回路の出力側に設けたコモンモードフィードバック回路で行うことを特徴とする出力回路装置。
【０１１０】
（付記２１） 付記１９に記載の出力回路装置において、
前記入力信号のコモンモード電圧の調整を、前記出力回路装置の入力側に設けた所定レベルのコモンモード電圧を発生する電源に対して、該入力信号を終端することで行うことを特徴とする出力回路装置。
【０１１１】
（付記２２） 付記１９に記載の出力回路装置において、
前記入力信号のコモンモード電圧の調整を、前記出力回路装置の入力側に設けた所定レベルのコモンモード電圧を発生する電源に対して、前記入力信号と前記増幅回路を容量結合とし、該容量結合後の直流電位を前記電源により与えることで行うことを特徴とする出力回路装置。
【０１１２】
（付記２３） 付記１〜２２のいずれか１項に記載の出力回路装置において、さらに、
前記出力回路の出力のデューティを検出するデューティ検出回路と、
該検出されたデューティにより前記出力回路の出力デューティを調整するデューティ調整回路とを備え、前記出力デューティの比をほぼ５０％に制御することを特徴とする出力回路装置。
【０１１３】
（付記２４） 付記１〜２３のいずれか１項に記載の出力回路装置において、該出力回路装置は、クロック信号を分配するために使用されるクロックバッファであることを特徴とする出力回路装置。
【０１１４】
（付記２５） 付記１〜２４のいずれか１項に記載の出力回路装置を複数備えた出力回路システムであって、
前記複数の出力回路装置には、多相クロックが伝送され、該多相クロック間の位相の均一性を検出する均一性検出回路の出力により該各出力回路装置の遅延量を調整して多位相間の位相間隔を一定に保つことを特徴とする出力回路システム。
【０１１５】
【発明の効果】
以上、詳述したように、本発明によれば、ジッターの発生が小さく高速で正確なタイミングでの動作が可能な出力回路装置を提供することができる。
【図面の簡単な説明】
【図１】従来の出力回路装置の一例を示す回路図である。
【図２】従来の出力回路装置の他の例を示す回路図である。
【図３】本発明に係る出力回路装置の原理構成を概略的に示すブロック回路図（その１）である。
【図４】図３の出力回路装置における出力回路の一例を示すブロック回路図である。
【図５】本発明に係る出力回路装置の原理構成を概略的に示すブロック回路図（その２）である。
【図６】本発明に係る出力回路装置の第１実施例を概略的に示すブロック回路図である。
【図７】図６の出力回路装置におけるコモンモードフィードバック回路の一例を示す回路図である。
【図８】本発明に係る出力回路装置の第２実施例を概略的に示す回路図である。
【図９】本発明に係る出力回路装置の第３実施例を概略的に示す回路図である。
【図１０】本発明に係る出力回路装置の第４実施例を概略的に示す回路図である。
【図１１】本発明に係る出力回路装置の第５実施例を概略的に示すブロック回路図である。
【図１２】本発明に係る出力回路装置の第６実施例を概略的に示す回路図である。
【図１３】本発明に係る出力回路装置の第７実施例を概略的に示すブロック回路図である。
【図１４】図１３の出力回路装置におけるコモンモードフィードバック回路の一例を示すブロック回路図である。
【図１５】図１４のコモンモードフィードバック回路における差動増幅回路の一例を示す回路図である。
【図１６】本発明に係る出力回路装置の第８実施例を概略的に示す回路図である。
【図１７】本発明に係る出力回路装置の第９実施例を概略的に示す回路図である。
【図１８】本発明に係る第１０実施例としての図５の出力回路装置における差動スキュー補正回路の一例を示す回路図である。
【図１９】本発明に係る第１１実施例としての図５の出力回路装置におけるバッファ回路の一例を示す回路図である。
【図２０】図１９のバッファ回路におけるデューティサイクル補正回路の一例を示す回路図である。
【符号の説明】
１，１ａ，１ｂ…回路本体（出力回路）
２ａ；２０；２１〜２４…分離用ソース接地ｐＭＯＳトランジスタ
２ａ’…分離用ソースフォロワｎＭＯＳトランジスタ
２ｂ…分離用ソース接地ｎＭＯＳトランジスタ
２ｂ’…分離用ソースフォロワｐＭＯＳトランジスタ
３ａ，３ａ’；３ｂ，３ｂ’；３０；３１，３２…容量（高周波成分減衰用容量）
４ａ，４ａ’；４ｂ，４ｂ’…バイアス電圧発生回路
５…コモンモードフィードバック（ＣＭＦＢ）回路
６…低域フィルタ回路
５１…差動スキュー補正回路
５２，５３…バッファ（バッファ回路）
５２０１，５２０２…バッファ
５２０３…デューティサイクル補正回路
６１…ｐＭＯＳトランジスタ（フィルタ用トランジスタ）
６２…容量（フィルタ用容量）
６３…抵抗（フィルタ用抵抗）
ｉｎ，／ｉｎ…入力信号（入力クロック）
ｏｕｔ，／ｏｕｔ…出力信号（出力クロック）
Ｖdd…高電位側電源電圧（高電位側電源線）
Ｖss…低電位側電源電圧（低電位側電源線）
【発明の属する技術分野】
本発明は、複数のＬＳＩチップ間や１つのチップ内における複数の素子や回路ブロック間の信号伝送、或いは、複数のボード間や複数の匡体間の信号伝送を高速に行うための技術に関し、特に、高速の信号伝送におけるクロック信号を分配するために使用する出力回路装置および出力回路装置システムに関する。
【０００２】
近年、コンピュータやその他の情報処理機器を構成する部品の性能は大きく向上しており、例えば、ＳＲＡＭ（Static Random Access Memory）やＤＲＡＭ（Dynamic Random Access Memory）等の半導体記憶装置やプロセッサ等の性能向上は目を見張るものがある。そして、この半導体記憶装置やプロセッサ等の性能向上に伴って、各部品或いは要素間の信号伝送速度を向上させなければ、システムの性能を向上させることができないという事態になって来ている。
【０００３】
具体的に、例えば、ＳＲＡＭやＤＲＡＭ等のメモリとプロセッサとの間（ＬＳＩ間）の速度ギャップは大きくなる傾向にあり、近年は、この速度ギャップがコンピュータの性能向上の妨げになりつつある。また、これらのチップ間の信号伝送だけでなく、チップの高集積化並びに大型化、および、電源電圧の低電圧化（信号振幅の低レベル化）等により、チップ内における素子や回路ブロック間での信号伝送速度も、チップの性能を制限する大きな要因となって来ている。さらには、周辺機器とプロセッサ／チップセット間の信号伝送もシステム全体の性能を制限する大きな要因になっている。
【０００４】
ところで、回路ブロック間やチップ間或いは匡体内での信号伝送を高速化するためには、正確なタイミングのクロックを分配する技術が重要である。すなわち、分配されたクロックのタイミング精度は、受信タイミングの精度や発生する信号のタイミング精度に直接関与するため、クロック分配用のクロックバッファとしては、ジッター（jitter）の発生ができるだけ小さいものを使用する必要がある。これは、クロック分配用のクロックバッファに限定されるものではなく、高速で正確なタイミングでの動作が要求される様々な出力回路装置についても同様である。
【０００５】
そこで、ジッターの発生が小さく高速で正確なタイミングでの動作が可能な出力回路装置の提供が要望されている。
【０００６】
【従来の技術】
図１は従来の出力回路装置の一例を示す回路図である。
【０００７】
従来、例えば、集積回路内のクロックバッファ（出力回路装置）は、通常、フルスウィング出力のインバータが使用されている。
【０００８】
すなわち、図１に示されるように、従来の出力回路装置は、例えば、ｎＭＯＳトランジスタ１０１およびｐＭＯＳトランジスタ１０２で構成されたＣＭＯＳインバータ１００で構成されている。このＣＭＯＳインバータ１００は、直流的な電流消費が少なく高速動作が可能であり、しかも、出力電圧が高電位側電源電圧Ｖdd（例えば、１．２Ｖ）と低電位側電源電圧Ｖss（例えば、０Ｖ）との間でフルスウィングするために大振幅が得られるという利点がある。
【０００９】
図２は従来の出力回路装置の他の例を示す回路図であり、差動（相補）信号を処理するものである。すなわち、高速の信号を伝送する場合、差動のクロック伝送を用いることが多いが、図２は、このような差動クロック用のクロックバッファ（出力回路装置）の一例を示すものである。
【００１０】
図２に示されるように、従来の差動クロック用の出力回路装置は、例えば、差動の入力クロック（入力信号）ｉｎおよび／ｉｎを２つのＣＭＯＳインバータ２０１，２０３および２０２，２０６で受け取り、各ＣＭＯＳインバータのｎＭＯＳトランジスタ２０３および２０６と並列にクロスカップルしたｎＭＯＳトランジスタ２０４および２０５を設けるようになっている。なお、差動の出力クロック（出力信号）ｏｕｔおよび／ｏｕｔは、入力クロック／ｉｎおよびｉｎが供給されるインバータ２０２，２０６および２０１，２０３の出力として取り出される。
【００１１】
図２に示す出力回路装置は、クロスカップルされたｎＭＯＳトランジスタ２０４および２０５により、差動の出力信号（入力信号）の一方が高レベル『Ｈ』に上がるとき他方が低レベル『Ｌ』に下がるように動作するため、差動信号の動作のバランスが良好になることが知られている。
【００１２】
【発明が解決しようとする課題】
上述した図１および図２に示す従来の出力回路装置においては、例えば、電源電圧（例えば、高電位側電源電圧Ｖdd）のダイナミックな変動により遅延が変化すると、クロック信号にジッター（jitter）が含まれることになってしまう。さらに、何らかの原因でクロック信号のデューティが５０％からずれると、そのクロック信号が複数段のクロックバッファを伝播するに従ってデューティのずれが大きくなり、終には細くなった方のパルス（高レベル『Ｈ』または低レベル『Ｌ』側のパルス）が消えてしまうことになる。
【００１３】
なお、図１および図２に示す出力回路装置は、クロック信号を分配するために使用されるクロックバッファに限定されるものではなく、上述した課題も様々な出力回路装置において問題となる。そして、本発明に係る出力回路装置も、クロックバッファに限定されるものではなく、複数のＬＳＩチップ間や１つのチップ内における複数の素子や回路ブロック間、或いは、複数のボード間や複数の匡体間における信号伝送に使用されるバッファやドライバ等の様々な出力回路装置に幅広く適用され得るものである。
【００１４】
本発明は、上述した従来の出力回路装置が有する課題に鑑み、ジッターの発生が小さく高速で正確なタイミングでの動作が可能な出力回路装置の提供を目的とする。
【００１５】
【課題を解決するための手段】
本発明の第１の形態によれば、第１の電源線と、第２の電源線と、前記第１の電源線に接続された出力回路と、前記第２の電源線および前記出力回路の間に接続されたトランジスタと、該トランジスタの制御電極に一端が接続された容量と、一定のレベルに保持された制御電圧を、前記トランジスタの制御電極に出力する制御電圧生成部と、を備えることを特徴とする出力回路装置が提供される。
【００１６】
本発明の第２の形態によれば、第１の電源線と、第２の電源線と、前記第１の電源線に接続された出力回路と、前記第２の電源線および前記出力回路の間に接続されたトランジスタと、該トランジスタの制御電極に一端が接続された容量と、一定のレベルに保持された制御電圧を、前記トランジスタの制御電極に出力する制御電圧生成部と、を備える出力回路装置を複数備えた出力回路システムであって、前記複数の出力回路装置には、多相クロックが伝送され、該多相クロック間の位相の均一性を検出する均一性検出回路の出力により該各出力回路装置の遅延量を調整して多位相間の位相間隔を一定に保つことを特徴とする出力回路システムが提供される。
【００１７】
図３は本発明に係る出力回路装置の原理構成を概略的に示すブロック回路図（その１）であり、図３（ａ）は高電位側電源線（Ｖdd）と出力回路（１ａ）との間に分離用トランジスタを設けたものであり、また、図３（ｂ）は低電位側電源線（Ｖss）と出力回路（１ｂ）との間に分離用トランジスタを設けたものである。
【００１８】
図３（ａ）において、参照符号１ａは出力回路（クロックバッファの回路本体）、２ａ，２ａ’は分離用トランジスタ、３ａ，３ａ’は容量（高周波成分減衰用容量）、そして、４ａ，４ａ’はバイアス電圧発生回路を示している。
【００１９】
図３（ａ）に示されるように、本発明に係る出力回路装置は、高電位側電源線（Ｖdd）と出力回路１ａとの間にｐＭＯＳトランジスタ２ａ（または、ｎＭＯＳトランジスタ２ａ’）を設け、そのゲートに対してバイアス電圧発生回路４ａ（４ａ’）の出力である一定レベルの制御電圧（バイアス電圧）を印加するようになっている。なお、高電位側電源電圧Ｖddは、例えば、１．２Ｖであり、また、低電位側電源電圧Ｖssは、例えば、０Ｖである。
【００２０】
ソースが高電位側電源線に接続されたｐＭＯＳトランジスタ（ソース接地接続されたｐＭＯＳトランジスタ）２ａは、例えば、ゲートに対してドレインの電位とほぼ等しい１．０Ｖの制御電圧（バイアス電圧Ｖｂａ）が印加され、電流源として機能させるようになっている。このとき、一方の端子がｐＭＯＳトランジスタ２ａのゲートに接続された容量３ａの他方の端子は高電位側電源線（Ｖdd）に接続され、この容量３ａ（およびバイアス電圧発生回路４ａ）で構成されるノイズ低減用フィルタ回路によって、トランジスタ２ａにより分離された高電位側電源電圧Ｖddとトランジスタ２ａのゲートとの間の電位差に発生する高周波ノイズが低減される。
【００２１】
また、ドレインが高電位側電源線に接続されたｎＭＯＳトランジスタ（ソースフォロワ接続されたｎＭＯＳトランジスタ）２ａ’は、例えば、ゲートに対してソースよりもそのトランジスタの閾値電圧以上高い電圧（例えば、１．０Ｖまたは１．２Ｖ）の制御電圧（バイアス電圧Ｖｂａ’）が印加され、電流源として機能させるようになっている。このとき、一方の端子がｎＭＯＳトランジスタ２ａ’のゲートに接続された容量３ａ’の他方の端子は低電位側電源線（Ｖss）に接続され、この容量３ａ’によってトランジスタ２ａ’により分離されていない側の低電位側電源電圧Ｖssとトランジスタ２ａ’のゲートとの間の電位差に発生する高周波ノイズが低減される。
【００２２】
以上により、出力回路１ａにおいて、トランジスタ２ａおよび２ａ’により分離された側の高電位側電源電圧Ｖddにおける高周波成分を減衰させることができる。ここで、高電位側電源線と出力回路１ａとの間の分離用トランジスタは、上述したｐＭＯＳトランジスタ２ａまたはｎＭＯＳトランジスタ２ａ’を選択して適宜設けることができる。また、バイアス電圧発生回路４ａ，４ａ’は、例えば、図１０を参照して後述するような回路として構成することができる。
【００２３】
図３（ｂ）において、参照符号１ｂは出力回路、２ｂ，２ｂ’は分離用トランジスタ、３ｂ，３ｂ’は容量（高周波成分減衰用容量）、そして、４ｂ，４ｂ’はバイアス電圧発生回路を示している。
【００２４】
図３（ｂ）と図３（ａ）との比較から明らかなように、本発明に係る出力回路装置は、上述した図３（ａ）のように、出力回路１ａと高電位側電源線（Ｖdd）との間に設けた分離用トランジスタ２ａ，２ａ’の代わりに、出力回路１ｂと低電位側電源線（Ｖss）との間に設けた分離用トランジスタ２ｂ，２ｂ’を設けることもできる。
【００２５】
すなわち、図３（ｂ）に示す出力回路装置は、低電位側電源線（Ｖss）と出力回路１ｂとの間にｎＭＯＳトランジスタ２ｂ（または、ｐＭＯＳトランジスタ２ｂ’）を設け、そのゲートに対してバイアス電圧発生回路４ｂ（４ｂ’）の出力である一定レベルの制御電圧（バイアス電圧Ｖｂｂ，（Ｖｂｂ’））を印加するようになっている。
【００２６】
ソースが低電位側電源線に接続されたｎＭＯＳトランジスタ（ソース接地接続されたｎＭＯＳトランジスタ）２ｂは、電流源として機能させるようになっており、一方の端子がｎＭＯＳトランジスタ２ｂのゲートに接続された容量３ｂの他方の端子は低電位側電源線（Ｖss）に接続されている。この容量３ｂおよびバイアス電圧発生回路４ｂで構成されるノイズ低減用フィルタ回路によって、トランジスタ２ｂより分離された低電位側電源電圧Ｖssとトランジスタ２ｂゲートとの間の電位差に発生する高周波ノイズが低減される。
【００２７】
また、ドレインが低電位側電源線に接続されたｐＭＯＳトランジスタ（ソースフォロワ接続されたｐＭＯＳトランジスタ）２ｂ’は、電流源として機能させるようになっており、一方の端子がｐＭＯＳトランジスタ２ｂ’のゲートに接続された容量３ｂ’の他方の端子は高電位側電源線（Ｖdd）に接続され、この容量３ｂ’（およびバイアス電圧発生回路４ｂ’）で構成されるノイズ低減用フィルタ回路によって、トランジスタ２ｂ’により分離されていない側の高電位側電源電圧Ｖddとトランジスタ２ｂ’のゲートとの間の電位差に発生する高周波ノイズが低減される。
【００２８】
以上により、出力回路１ｂにおいて、トランジスタ２ｂおよび２ｂ’により分離された側の低電位側電源電圧Ｖssにおける高周波成分を減衰させることができる。
【００２９】
図３（ａ）および図３（ｂ）に示されるように、電源電圧の変動から回路本体（出力回路１ａ，１ｂ）の動作を分離するため、分離される側の電源線と回路本体との間にトランジスタ２ａ，２ａ’；２ｂ，２ｂ’を挿入する。このトランジスタは、ソース接地またはソースフォロワ接続になっているが、ソース接地（接続）の場合は、分離された側の電源線とゲートとの間の電位差に発生する高周波ノイズが低減され、ソースフォロワ（接続）の場合は分離されていない側の電源線とゲートとの間の電圧の高周波成分が減衰されるようなフィルタ回路（容量３ａ，３ａ’；３ｂ，３ｂ’、および、バイアス電圧発生回路４ａ，４ａ’；４ｂ，４ｂ’）を通してゲート電圧が発生される。
【００３０】
以上により、分離された側の電源線（電源電圧）にノイズが発生した場合でも、ソース接地（２ａ，２ｂ）またはソースフォロワ接続（２ａ’，２ｂ’）のトランジスタにより電源ノイズを減衰して回路本体（１ａ，１ｂ）への電源ノイズの影響を低減することができる。
【００３１】
ところで、電源線と回路本体との間に分離用トランジスタを挿入した場合、電源変動の影響を小さくすることはできるが、その変動が或る程度残ってしまうため電源ノイズによるジッターの低減が不十分なこともある。それは、残留した電源変動の影響により出力のコモンモードが変動し、それが次段のクロックバッファに伝達されると、そのコモンモード変動が増幅されて一層大きなジッターを作り出し、その結果、無視できない量のジッターが生じるからである。
【００３２】
図４は図３の出力回路装置における出力回路の一例を示すブロック回路図であり、コモンモードを処理してジッターを低減するものである。
【００３３】
図４に示されるように、出力回路１は、コモンモード制御回路１１およびバッファ１２，１３を備えている。コモンモード制御回路１１およびバッファ１３は、その入力のコモンモード電圧とその出力のコモンモード電圧とを一致させるようになっており、そして、コモンモード制御回路１１の出力を、バッファ１２を介して出力するようになっている。
【００３４】
すなわち、上述した残留した電源変動の影響は、回路本体（出力回路１ａ，１ｂ）に入力される信号のコモンモード電圧を、電源変動の影響が分離により減少した状態での定常的なコモンモード電圧（入力信号ｉｎ，／ｉｎのコモンモード電圧＝出力信号ｏｕｔ，／ｏｕｔのコモンモード電圧となる電圧）に一致させることで最小にすることができる。なお、入力される信号のコモンモード電圧を定常的なコモンモード電圧に一致させるには、入力信号のコモンモード電圧を終端或いはフィードバックすることで理想的な値に保つことができる。
【００３５】
さらに、前述したデューティがずれて終には細くなった方のパルスが消失してしまう問題に対しては、デューティを検出し、その値に応じてデューティを調整するフィードバック回路を使用することで解決できる。
【００３６】
図５は本発明に係る出力回路装置の原理構成を概略的に示すブロック回路図（その２）である。図５において、参照符号５１は差動スキュー補正回路（デューティ検出および補正回路）、そして、５２および５３はバッファ（バッファ回路）を示している。ここで、図５に示す回路は、例えば、図３に示す出力回路１ａ，１ｂとして適用され得るものである。
【００３７】
図５に示す差動スキュー補正回路５１の出力に比例した信号をフィードバックすることにより、効果的にデューティを変化させることができる。
【００３８】
そして、図５に示されるように、例えば、互いに９０°位相が異なる四相クロックφ０〜φ３（多相クロック）の伝送においては、例えば、相補（差動）の関係にあるクロックφ０，φ２およびφ１，φ３の間のスキューを検出してそれぞれバッファ回路５２および５３にフィードバックすることにより、位相の均一性が改善された四相クロックΦ０〜Φ３を生成することができる。
【００３９】
上述したように、本発明によれば、遅延の大きさが電源電圧の変動にほとんど依存しない出力回路装置（クロックバッファ）を提供することができる。さらに、クロックのデューティおよび多位相間の均一性の優れた出力回路装置を実現することができ、クロック系で発生するスタティックおよびダイナミックなタイミングエラーを低減してより高速の信号伝送が可能になる。
【００４０】
【発明の実施の形態】
以下、本発明に係る出力回路装置の実施例を、添付図面を参照して詳述する。
【００４１】
図６は本発明に係る出力回路装置の第１実施例を概略的に示すブロック回路図である。図６において、参照符号１は回路本体（出力回路）、２１〜２４は分離用ｐＭＯＳトランジスタ、３１および３２は容量、そして、５はコモンモードフィードバック（ＣＭＦＢ）回路を示している。
【００４２】
回路本体１は、入力信号（入力クロック）ｉｎ，／ｉｎを、ｎＭＯＳトランジスタ差動対１１３，１１４を有する入力増幅回路で受け取り、それぞれｐＭＯＳトランジスタ１１１，１１２およびｎＭＯＳトランジスタ１１６，１１７を介して、トランジスタ１１６，１１７とカレントミラー接続されたｎＭＯＳトランジスタ１１８，１１９を有する出力段増幅器を介して出力信号（出力クロック）ｏｕｔ，／ｏｕｔを出力するようになっている。ここで、トランジスタ１１１，１１２のゲートには、トランジスタ２１，２２のドレインよりもその閾値電圧Ｖth以上低い一定の電圧Ｖcpが印加されている。
【００４３】
ｐＭＯＳトランジスタ２１〜２４は、前述した図３（ａ）のトランジスタ２ａに対応し、回路本体１と高電位側電源線（Ｖdd）とを分離するためのトランジスタであり、また、容量３１および３２は、前述した図３（ａ）の容量３ａに対応し、それぞれｐＭＯＳトランジスタ２１，２２のゲートおよび２３，２４のゲートと高電位側電源線（Ｖdd）との間に接続されるものである。これにより、トランジスタ２１〜２４により分離された高電位側電源電圧Ｖddとトランジスタ２１〜２４のゲートとの間の電位差に発生する高周波ノイズが低減される。
【００４４】
ここで、本第１実施例においては、高電位側電源電圧Ｖddとして、例えば、１．２Ｖ程度が想定され、差動増幅器の一部を構成するｐＭＯＳトランジスタ２１〜２４を図３（ａ）のトランジスタ２ａとして捉えたが、電源電圧Ｖddが高い（例えば、３Ｖ程度）場合には、差動増幅器のｐＭＯＳトランジスタを本体回路１に含めて考え、その本体回路１に対してさらなるｐＭＯＳトランジスタ（図３（ａ）のトランジスタ２ａに相当するトランジスタ）を設けるように構成することができる。
【００４５】
図７は図６の出力回路装置におけるコモンモードフィードバック回路５の一例を示す回路図である。
【００４６】
図７に示されるように、コモンモードフィードバック（ＣＭＦＢ）回路５は、ｐＭＯＳトランジスタ５１１〜５１６、容量５２１〜５２３、および、ｎＭＯＳトランジスタ５３１〜５３７を備えている。入力信号ｃ，ｄ（出力回路装置の差動出力信号ｏｕｔ，／ｏｕｔ）は、ｎＭＯＳトランジスタ差動対５３３，５３５に入力され、容量５２２から５２３により入力信号の直流成分の差電圧を生成し、トランジスタ１１８および１１９のゲートに繋がれた出力（ｂ，ａ）により、出力信号ｏｕｔ，／ｏｕｔのコモンモード電圧がフィードバックされ、デューティのずれが補償されるようになっている。すなわち、コモンモードフィードバック回路５は、出力段増幅回路（トランジスタ２３，２４，１１８，１１９）の出力のコモンモード電圧を検出し、これらの値が等しくなるように、出力増幅回路の入力ノード（トランジスタ１１８，１１９のゲート）に電流帰還を行うようになっている。
【００４７】
このように、本第１実施例では、電源の変動が本体回路１から分離され、さらに、残留する電源変動の影響も本体回路の出力段に入力する信号のコモンモード電圧を定常状態でのコモンモード電圧に一致させることでジッターを殆どなくすことができる。
【００４８】
図８は本発明に係る出力回路装置の第２実施例を概略的に示す回路図である。
【００４９】
図８に示されるように、本第２実施例の出力回路装置において、差動の入力信号ｉｎおよび／ｉｎは、それぞれプッシュプル回路（インバータ）を構成するトランジスタ１２１，１２３およびトランジスタ１２２，１２５のゲートに入力される。ｐＭＯＳトランジスタ１２１および１２２の共通接続されたソースは、分離用ｐＭＯＳトランジスタ２０および低域フィルタ回路６を介して高電位側電源線（Ｖdd）に接続され、また、トランジスタ２０のゲートは容量３０を介してｐＭＯＳトランジスタ６１のドレイン（トランジスタ２０のソース）に接続されている。ここで、トランジスタ２０および容量３０は、前述した図３（ａ）におけるトランジスタ２ａおよび容量３ａに相当する。ただし、本第２実施例において、一端がトランジスタ２０のゲートに接続された容量３０の他端は、高電位側電源線（Ｖdd）に直接接続するのではなく、ｐＭＯＳトランジスタ６１を介して接続されている。
【００５０】
なお、本第２実施例において、出力信号ｏｕｔ，／ｏｕｔは、抵抗１２７，１２６を介してトランジスタ１２４のゲートにフィードバックすることで出力信号のコモンモード電圧が補償されるようになっている。
【００５１】
低域フィルタ回路６は、ゲートに低電位側電源電圧Ｖssが印加されたｐＭＯＳトランジスタ（フィルタ用トランジスタ）６１および容量（フィルタ用容量）６２を備え、この低域フィルタ回路６により、まず、高電位側電源電圧Ｖddにおける高周波ノイズを取り除き、さらに、ソース接地ｐＭＯＳトランジスタ２０の定電流特性により残ったノイズと回路本体１の分離が行われるようになっている。このように、本第２実施例の出力回路装置によれば、ソース接地トランジスタ（２０）に対して低域フィルタ回路６を挿入することで、ノイズに対する耐性をさらに改善することができる。
【００５２】
図９は本発明に係る出力回路装置の第３実施例を概略的に示す回路図である。図９と図８との比較から明らかなように、本第３実施例の出力回路装置においては、低域フィルタ回路６のｐＭＯＳトランジスタ６１として抵抗（フィルタ用抵抗）６３を用いるようになっている。なお、他の構成は、図８の第２実施例と同様である。
【００５３】
図１０は本発明に係る出力回路装置の第４実施例を概略的に示す回路図である。
【００５４】
図１０と図８との比較から明らかなように、本第４実施例の出力回路装置は、第２実施例の出力回路装置に対してバイアス電圧発生回路４を追加したものである。
【００５５】
図１０に示されるように、バイアス電圧発生回路４は、容量４１、ｎＭＯＳトランジスタ４２およびｐＭＯＳトランジスタ４３を備えている。容量４１およびｎＭＯＳトランジスタ４２は、ｐＭＯＳトランジスタ（フィルタ用トランジスタ）６１のドレインと低電位側電源線（Ｖss）との間に直列に接続されている。ここで、ｎＭＯＳトランジスタ４２のゲートには、例えば、高電位側電源電圧Ｖddの変動に強いバッファからの出力電圧Ｖｉが印加されるようになっている。ｐＭＯＳトランジスタ４３は、ソースが高電位側電源線（Ｖdd）に接続され、また、ゲートおよびドレインが容量４１とｎＭＯＳトランジスタ４２の接続ノードに共通接続されると共に、そこからバイアス電圧Ｖbpを出力するようになっている。
【００５６】
すなわち、本第４実施例の出力回路装置において、ｐＭＯＳゲート接地トランジスタ２０のゲート電圧は、ｎＭＯＳ定電流トランジスタ４２からの電流をダイオード接続ｐＭＯＳトランジスタ４３で受けることで発生されている。ここで、ｐＭＯＳトランジスタ４３のゲートには容量３０および４１が接続され、容量３０および４１の他端はｐＭＯＳトランジスタ６１のドレインに接続されている。この容量３０および４１により、ｐＭＯＳトランジスタ２０のゲートと高電位側電源線（Ｖdd）との間の電圧の高周波成分が減衰されることになる。
【００５７】
ここで、例えば、高電位側電源電圧Ｖddは１．２Ｖであり、低電位側電源電圧Ｖssは０Ｖであり、そして、バイアス電圧発生回路４から出力されるバイアス電圧Ｖbpは、例えば、１．０Ｖである。もちろん、これらの電圧値は、回路の仕様等により様々に変更し得るのはいうまでもない。
【００５８】
本第４実施例の出力回路装置によれば、ｐＭＯＳトランジスタ２０のゲート−ソース間電位に高周波ノイズが発生しないため、より良好な分離となり低ジッター特性が得られる。
【００５９】
図１１は本発明に係る出力回路装置の第５実施例を概略的に示すブロック回路図である。
【００６０】
図１１と図６および図８との比較から分かるように、本第５実施例の出力回路装置は、初段増幅器として図８に示す第２実施例の回路を適用し、さらに、初段増幅器の出力を増幅する出力段増幅器としてｎＭＯＳトランジスタ２３’，２４’，１２０，１２８，１２９で構成される差動増幅器を適用するようになっている。出力段増幅器は、駆動用の差動対トランジスタ１２８，１２９、ソースフォロワ負荷（分離用ｎＭＯＳトランジスタ）２３’，２４’、および、電流源１２０を備えている。
【００６１】
ここで、初段増幅器に対しては、第２実施例と同様に、初段増幅器と高電位側電源線（Ｖdd）との間に挿入された分離用ソース接地ｐＭＯＳトランジスタ２０および低域フィルタ回路６、並びに、トランジスタ２０のゲートとｐＭＯＳトランジスタ６１のドレインとの間に接続された容量３０が設けられ、高電位側電源電圧Ｖddにおける高周波ノイズが十分に取り除かれる。さらに、出力段増幅器に対しては、図６に示す第１実施例と同様に、出力段増幅器（差動対トランジスタ１２８，１２９）と高電位側電源線（Ｖdd）との間に設けられた分離用ソース接地ｐＭＯＳトランジスタ２３，２４、および、トランジスタ２３，２４のゲートと高電位側電源線（Ｖdd）との間に接続された容量３２が設けられて高電位側電源電圧Ｖddにおける高周波ノイズが取り除かれ、さらに、差動対トランジスタ１２８，１２９と高電位側電源線（Ｖdd）との間に設けられた分離用ソースフォロワｎＭＯＳトランジスタ２３’，２４’、および、トランジスタ２３’，２４’のゲートと低電位側電源線（Ｖss）との間に接続された容量３２’が設けられて低電位側電源電圧Ｖssにおける高周波ノイズも取り除かれる。
【００６２】
このように、本第５実施例の出力回路装置によれば、高電位側電源電圧Ｖddおよび低電位側電源電圧Ｖssの両方の高周波ノイズを取り除くことができ、さらに、増幅段の差動増幅器としてソースフォロワｎＭＯＳトランジスタ２３’２４’を使用するため、低いインピーダンスの負荷となり、高速の小振幅クロックを発生することが可能になる。
【００６３】
図１２は本発明に係る出力回路装置の第６実施例を概略的に示す回路図である。
【００６４】
図１２と図８との比較から明らかなように、本第６実施例の出力回路装置は、前述した第２実施例の出力回路装置と同様の回路構成とされている。ただし、本第６実施例の出力回路装置では、ｐＭＯＳトランジスタ（差動対）１２１および１２２のバックゲートＢＧの電位（ウェル電位）が高電位側電源電圧Ｖddではなく、分離用ｐＭＯＳトランジスタ２０のドレイン電圧、すなわち、高電位側電源電圧Ｖddの高周波ノイズが取り除かれた電圧Ｖdd’とされている。従って、ｐＭＯＳ差動対トランジスタ１２１および１２２が形成されるウェルには、その差動対トランジスタ１２１および１２２のソース電位（Ｖdd’）が印加され、このトランジスタ１２１，１２２のウェルを介して混入する電源ノイズも取り除くようになっている。
【００６５】
図１３は本発明に係る出力回路装置の第７実施例を概略的に示すブロック回路図であり、また、図１４は図１３の出力回路装置におけるコモンモードフィードバック回路の一例を示すブロック回路図である。
【００６６】
図１３と図８との比較から明らかなように、本第７実施例の出力回路装置は、第２実施例の出力回路装置に対してコモンモードフィードバック回路５を設けるようになっている。このコモンモードフィードバック回路５は、図１４に示されるように、コモンモードの基準電圧Ｖrefを発生するレプリカ回路５０、および、出力信号ｏｕｔ，／ｏｕｔの電圧レベルを基準電圧Ｖrefと比較して出力信号のコモンモード電圧を制御する増幅部７０，８０を備えている。
【００６７】
レプリカ回路５０は、実質的な出力回路装置（回路本体１、分離用ソース接地ｐＭＯＳトランジスタ２０、容量３０、および、フィルタ回路６）と同様な構成（回路本体５０１、分離用ソース接地ｐＭＯＳトランジスタ５２０、容量５３０、および、フィルタ回路５０６）とされている。ただし、レプリカ回路５０において、各トランジスタ５１２１〜５１２５のゲート、並びに、トランジスタ５１２１〜５１２３および５１２５のドレインは共通接続され、そこから基準電圧Ｖrefを取り出すようになっている。なお、レプリカ回路５０におけるフィルタ回路５０６もフィルタ回路６と同様に、ｐＭＯＳトランジスタ５６１および容量５６２を備えている。
【００６８】
増幅部７０および８０は同様の構成とされ、増幅部７０（８０）は、抵抗７４１（８４１）および容量７４２（８４２）で構成されるローパスフィルタを介して入力される信号ｅ（ｆ）と基準電圧Ｖrefとを差動増幅する増幅回路７４０（８４０）、ｐＭＯＳトランジスタ７６１（８６１）および容量７６２（８６２）を有するフィルタ回路７０６（８０６）、分離用ソース接地ｐＭＯＳトランジスタ７２０（８２０）、容量７３０（８３０）、および、駆動用ｎＭＯＳトランジスタ７１０（８１０）を備えている。
【００６９】
図１５は図１４のコモンモードフィードバック回路における差動増幅回路７４０（８４０）の一例を示す回路図である。
【００７０】
図１５に示されるように、差動増幅回路７４０は、ローパスフィルタを介して入力される信号ｅおよび基準電圧Ｖrefが入力されるｐＭＯＳ差動対トランジスタ７４１，７４２、並びに、負荷用のｎＭＯＳトランジスタ７４３，７４４を備えている。
【００７１】
上述したように、本第７実施例の出力回路装置は、実質的な出力回路装置（回路本体１、分離用ソース接地ｐＭＯＳトランジスタ２０、容量３０、および、フィルタ回路６）と同様な構成を有するレプリカ回路５０（回路本体５０１、分離用ソース接地ｐＭＯＳトランジスタ５２０、容量５３０、および、フィルタ回路５０６）により基準電圧Ｖrefを発生し、この基準電圧Ｖrefと出力信号ｏｕｔ，／ｏｕｔ（ｅ，ｆ）のコモンモードを比較し、その比較結果を出力信号にフィードバック（ｇ，ｈ）するようになっているため、出力信号ｏｕｔ，／ｏｕｔのコモンモードの電圧レベルを基準電圧Ｖrefにほぼ一致させるように制御することができる。また、本第７実施例では、コモンモードのフィードバックが出力回路装置の出力側でのみ行われるため、増幅段を１段として構成することもできる。
【００７２】
図１６は本発明に係る出力回路装置の第８実施例を概略的に示す回路図である。
【００７３】
図１６と図８（図１３）および図１４との比較から分かるように、本第８実施例の出力回路装置は、図８の第２実施例と同様な１段構成の増幅回路に対して、図１４のレプリカ回路５０と同様の回路（コモンモード電圧発生回路）を設け、そのコモンモード電圧発生回路５０における差動対トランジスタ５１２１，５１２２；５１２３，５１２５の各ゲート入力に対して抵抗５１１および５１２を介して入力信号ｉｎ，／ｉｎを供給するように、すなわち、差動の入力信号ｉｎ，／ｉｎを、５１１，５１２を介してコモンモード電圧発生回路５０で終端するようになっている。これにより、入力信号ｉｎ，／ｉｎのコモンモード電圧は、コモンモード電圧発生回路５０の出力電圧（レプリカ回路の基準電圧Ｖref）に近い値になる。
【００７４】
本第８実施例の出力回路装置は、コモンモードのフィードバックを行うものに比べてコモンモード電圧の変動を抑える回路の周波数特性が優れている。これは、コモンモードのフィードバックには必ずフィードバック用増幅回路による遅延が含まれるのに対して、本第８実施例では、フィードバックを伴わない終端によりコモンモード電圧を制御することにより、フィードバックに伴う遅延のゆらぎが生じないようにすることができる。
【００７５】
図１７は本発明に係る出力回路装置の第９実施例を概略的に示す回路図である。
【００７６】
図１７と図１６との比較から明らかなように、本第９実施例の出力回路装置は、本第８実施例の出力回路装置において、入力側に容量５１３および５１４を設けてＡＣ結合として構成したものである。なお、ＡＣ結合による出力回路の入力側ノードＮin，／Ｎinは、図１６に示すコモンモード電圧発生回路（レプリカ回路）５０によりバイアス電圧（基準電圧Ｖref）が与えられている。
【００７７】
本第９実施例の出力回路装置は、入力信号ｉｎ，／ｉｎのコモンモード電圧とは独立して出力回路装置に入力コモンモード電圧を与えることができるため、例えば、出力回路装置を多段のクロックバッファ信号が伝播するような構成に適用する場合には、コモンモード電圧の変動を完全に抑圧することができる利点がある。
【００７８】
図１８は本発明に係る第１０実施例としての図５の出力回路装置における差動スキュー補正回路５１の一例を示す回路図であり、バッファの出力にデューティの検出回路および補正回路（帰還用のｎＭＯＳトランジスタ５００９〜５０２０）を設けたものである。
【００７９】
前述したように、図５に示す回路は、例えば、図３に示す出力回路１ａ，１ｂとして適用され得るものであり、互いに９０°位相が異なる四相クロックφ０〜φ３を伝送するクロックバッファへの適用例を示すものである。
【００８０】
図５および図１８に示されるように、本第１０実施例の出力回路装置において、差動スキュー補正回路５１には、相補（差動）の関係にあるクロックφ０（０°の位相のクロック：ｉ）およびφ２（１８０°の位相のクロック：ｊ）、並びに、相補の関係にあるクロックφ１（９０°の位相のクロック：ｋ）およびφ３（２７０°の位相のクロック：ｌ）が入力され、クロックφ０，φ２およびクロックφ１，φ３間のスキューを検出してそれぞれバッファ回路５２および５３にフィードバックすることで、位相の均一性が改善された四相クロックΦ０〜Φ３を生成するようになっている。
【００８１】
すなわち、差動スキュー補正回路５１は、ｐＭＯＳトランジスタ５００１〜５００８、ｎＭＯＳトランジスタ５００９〜５０２６、および、容量５０２７〜５０２９を備えている。差動入力ｉ，ｊ（クロックφ０，φ２）は、差動対トランジスタ５００９，５０１０、５０１１，５０１２および５０２０，５０１９のゲートに供給され、また、差動入力ｋ，ｌ（クロックφ１，φ３）は、差動対トランジスタ５０１３，５０１４、５０１５，５０１６および５０１７，５０１８のゲートに供給されている。
【００８２】
各入力信号ｉ，ｊ，ｋ，ｌの高レベル『Ｈ』および低レベル『Ｌ』の期間は、信号線Ｌ１およびＬ２に接続された容量５０２７〜５０２９により合成され、ゲートが各信号線Ｌ１，Ｌ２に接続されたｐＭＯＳトランジスタ５００５，５００６および５００８，５００７を介して信号ｍ，ｎが出力される。この信号ｍ，ｎでバッファ回路５２，５３を制御することにより、各差動クロック対φ０，φ２およびφ１，φ３の間のデューティをほぼ５０％付近に調整すると共に、４つのクロックφ０〜φ３における位相差を互いに９０°となるようにフィードバックして正確な位相間隔を有する四相クロックΦ０〜Φ３を出力するようになっている。
【００８３】
本第１０実施例の出力回路装置は、例えば、正確な位相間隔の多位相クロックを必要とするタイミング発生回路に使用するクロックバッファとして好ましいものである。
【００８４】
図１９は本発明に係る第１１実施例としての図５の出力回路装置におけるバッファ回路５２の一例を示す回路図である。
【００８５】
図１９に示されるように、本第１１実施例の出力回路装置において、例えば、相補（差動）の関係にあるクロックφ０（０°の位相のクロック）およびφ２（１８０°の位相のクロック）は、バッファ５２０１および５２０２に供給されると共に、デューティサイクル補正回路５２０３に供給される。デューティサイクル補正回路５２０３は、クロックφ０およびφ２のデューティサイクル（高レベル『Ｈ』と低レベル『Ｌ』の期間）を検出および比較し、さらに、クロックφ０およびφ２のデューティサイクルが等しくなるようにバッファ５２０１および５２０２に対して制御信号ｐおよびｑを与えて補正する。なお、前述した差動スキュー補正回路５１の出力（ｍ）は、バッファ５２０１および５２０２に対して供給され、差動スキュー補正回路５１により検出および補正された入力クロックφ０およびφ２間のスキューをバッファ５２０１および５２０２にフィードバックすることで、位相の均一性が改善されたクロックΦ０およびΦ２を生成するようになっている。
【００８６】
図２０は図１９のバッファ回路におけるデューティサイクル補正回路５２０３の一例を示す回路図である。
【００８７】
図２０に示されるように、デューティサイクル補正回路５２０３は、ｐＭＯＳトランジスタ５２３１〜５２３６、ｎＭＯＳトランジスタ５２３７〜５２４３、および、容量５２４４〜５２４６を備えている。このデューティサイクル補正回路５２０３により、入力クロックφ０およびφ２間のスキューを検出および補正して、制御信号ｐ（ｑ）をバッファ５２０１（５２０２）にフィードバックすることで、位相の均一性が改善されたクロックΦ０およびΦ２を生成する。
【００８８】
本第１１実施例の出力回路装置によれば、各クロックΦ０，Φ２のデューティを常に５０％付近に調整することができ、例えば、多段のクロックバッファをクロックが通過する間にパルスが細くなって消失するようなことを防ぐことができる。
【００８９】
以上において、本発明に係る出力回路装置は、クロック分配用のクロックバッファに限定されるものではなく、高速で正確なタイミングでの動作が要求される様々なバッファとして適用可能である。さらに、本発明に係る出力回路装置は、二相（差動）信号および四相信号だけでなく、八相信号等の多相信号（例えば、多相クロック）の伝送に適用され得るものであり、例えば、多相クロック間の位相の均一性を検出する均一性検出回路の出力により各出力回路装置の遅延量を調整して多位相間の位相間隔を一定に保つ出力回路システムを構成することもできる。
【００９０】
（付記１） 第１の電源線と第２の電源線との間に少なくとも１つの分離用トランジスタを有する制御回路を介して接続された出力回路を備える出力回路装置であって、
前記分離用トランジスタの制御電極には、一定のレベルに保持された制御電圧が印加され、
前記制御電圧は、前記第１または第２の電源線の電圧における高周波成分を減衰させるレベルの電圧であることを特徴とする出力回路装置。
【００９１】
（付記２） 付記１に記載の出力回路装置において、
前記制御回路は、前記分離用トランジスタの制御電極に一端が接続された高周波成分減衰用容量を備えることを特徴とする出力回路装置。
【００９２】
（付記３） 付記２に記載の出力回路装置において、
前記分離用トランジスタは、ソース接地接続されたＭＯＳトランジスタであり、
前記高周波成分減衰用容量の他端は、前記第１および第２の電源線のうち前記ソース接地接続されたＭＯＳトランジスタが設けられたソース側に接続されることを特徴とする出力回路装置。
【００９３】
（付記４） 付記３に記載の出力回路装置において、
前記分離用トランジスタは、ソースが前記第１の電源線側に接続され且つドレインが前記出力回路側に接続されたｐＭＯＳトランジスタであり、
前記高周波成分減衰用容量の他端は、前記第１の電源線に接続されることを特徴とする出力回路装置。
【００９４】
（付記５） 付記３に記載の出力回路装置において、
前記分離用トランジスタは、ソースが前記第２の電源線側に接続され且つドレインが前記出力回路側に接続されたｎＭＯＳトランジスタであり、
前記高周波成分減衰用容量の他端は、前記第２の電源線に接続されることを特徴とする出力回路装置。
【００９５】
（付記６） 付記２に記載の出力回路装置において、
前記分離用トランジスタは、ソースフォロワ接続されたＭＯＳトランジスタであり、
前記高周波成分減衰用容量の他端は、前記第１および第２の電源線のうち前記ソースフォロワ接続されたＭＯＳトランジスタが設けられていない側の電源線または当該電源線と一定電圧差のノードに接続されることを特徴とする出力回路装置。
【００９６】
（付記７） 付記６に記載の出力回路装置において、
前記分離用トランジスタは、ソースが前記出力回路側に接続され且つドレインが前記第１の電源線側に接続されたｎＭＯＳトランジスタであり、
前記高周波成分減衰用容量の他端は、前記第２の電源線に接続されることを特徴とする出力回路装置。
【００９７】
（付記８） 付記６に記載の出力回路装置において、
前記分離用トランジスタは、ソースが前記出力回路側に接続され且つドレインが前記第２の電源線側に接続されたｐＭＯＳトランジスタであり、
前記高周波成分減衰用容量の他端は、前記第１の電源線に接続されることを特徴とする出力回路装置。
【００９８】
（付記９） 付記１に記載の出力回路装置において、
前記制御電圧は、ノイズ低減用フィルタ回路を通して発生され、
該ノイズ低減用フィルタ回路は、前記第１および第２の電源線のうち前記分離用ＭＯＳトランジスタが設けられた側の電源線の電圧における高周波成分を減衰させることを特徴とする出力回路装置。
【００９９】
（付記１０） 付記１〜９のいずれか１項に記載の出力回路装置において、
前記出力回路は、差動信号を増幅する一対のインバータを備え、
該各インバータを構成するトランジスタのバックゲートには、前記制御回路を介した電圧が印加されることを特徴とする出力回路装置。
【０１００】
（付記１１） 付記１０に記載の出力回路装置において、
前記一対のインバータを構成する各ｐＭＯＳトランジスタのウェルは、当該ｐＭＯＳトランジスタのソースに接続されることを特徴とする出力回路装置。
【０１０１】
（付記１２） 付記１に記載の出力回路装置において、前記分離用トランジスタは、前記出力回路と前記第１の電源線との間、および、該出力回路と前記第２の電源線との間の少なくとも一方に設けられていることを特徴とする出力回路装置。
【０１０２】
（付記１３） 付記１２に記載の出力回路装置において、前記分離用トランジスタは、前記出力回路と前記第１の電源線との間、および、該出力回路と前記第２の電源線との間の両方に設けられていることを特徴とする出力回路装置。
【０１０３】
（付記１４） 付記１〜１３のいずれか１項に記載の出力回路装置において、前記制御回路は、さらに、
前記分離用トランジスタに対して直列に設けられた低域フィルタ回路を備えることを特徴とする出力回路装置。
【０１０４】
（付記１５） 付記１４に記載の出力回路装置において、
前記低域フィルタ回路は、
前記分離用トランジスタと前記第１または第２の電源線との間に直列に接続されたフィルタ用トランジスタ、および、
前記分離用トランジスタと前記フィルタ用トランジスタとの接続ノードに一端が接続されたフィルタ用容量を備えることを特徴とする出力回路装置。
【０１０５】
（付記１６） 付記１５に記載の出力回路装置において、
前記フィルタ用トランジスタの制御電極および前記フィルタ用容量の他端には、前記第１または第２の電源線の内で該フィルタ用トランジスタが接続されていない側の電源線の電位が印加されることを特徴とする出力回路装置。
【０１０６】
（付記１７） 付記１４に記載の出力回路装置において、
前記低域フィルタ回路は、
前記分離用トランジスタと前記第１または第２の電源線との間に直列に接続されたフィルタ用抵抗、および、
前記分離用トランジスタと前記フィルタ用抵抗との接続ノードに一端が接続されたフィルタ用容量を備えることを特徴とする出力回路装置。
【０１０７】
（付記１８） 付記１７に記載の出力回路装置において、
前記フィルタ用容量の他端には、前記第１または第２の電源線の内で前記フィルタ用抵抗が接続されていない側の電源線の電位が印加されることを特徴とする出力回路装置。
【０１０８】
（付記１９） 入力信号が供給された増幅回路を有する出力回路装置であって、
前記入力信号のコモンモード電圧は、前記増幅回路から出力される出力信号のコモンモード電圧とほぼ同じ値にする調整されることを特徴とする出力回路装置。
【０１０９】
（付記２０） 付記１９に記載の出力回路装置において、
前記入力信号のコモンモード電圧の調整を、前記出力回路装置に信号を送る送信回路の出力側に設けたコモンモードフィードバック回路で行うことを特徴とする出力回路装置。
【０１１０】
（付記２１） 付記１９に記載の出力回路装置において、
前記入力信号のコモンモード電圧の調整を、前記出力回路装置の入力側に設けた所定レベルのコモンモード電圧を発生する電源に対して、該入力信号を終端することで行うことを特徴とする出力回路装置。
【０１１１】
（付記２２） 付記１９に記載の出力回路装置において、
前記入力信号のコモンモード電圧の調整を、前記出力回路装置の入力側に設けた所定レベルのコモンモード電圧を発生する電源に対して、前記入力信号と前記増幅回路を容量結合とし、該容量結合後の直流電位を前記電源により与えることで行うことを特徴とする出力回路装置。
【０１１２】
（付記２３） 付記１〜２２のいずれか１項に記載の出力回路装置において、さらに、
前記出力回路の出力のデューティを検出するデューティ検出回路と、
該検出されたデューティにより前記出力回路の出力デューティを調整するデューティ調整回路とを備え、前記出力デューティの比をほぼ５０％に制御することを特徴とする出力回路装置。
【０１１３】
（付記２４） 付記１〜２３のいずれか１項に記載の出力回路装置において、該出力回路装置は、クロック信号を分配するために使用されるクロックバッファであることを特徴とする出力回路装置。
【０１１４】
（付記２５） 付記１〜２４のいずれか１項に記載の出力回路装置を複数備えた出力回路システムであって、
前記複数の出力回路装置には、多相クロックが伝送され、該多相クロック間の位相の均一性を検出する均一性検出回路の出力により該各出力回路装置の遅延量を調整して多位相間の位相間隔を一定に保つことを特徴とする出力回路システム。
【０１１５】
【発明の効果】
以上、詳述したように、本発明によれば、ジッターの発生が小さく高速で正確なタイミングでの動作が可能な出力回路装置を提供することができる。
【図面の簡単な説明】
【図１】従来の出力回路装置の一例を示す回路図である。
【図２】従来の出力回路装置の他の例を示す回路図である。
【図３】本発明に係る出力回路装置の原理構成を概略的に示すブロック回路図（その１）である。
【図４】図３の出力回路装置における出力回路の一例を示すブロック回路図である。
【図５】本発明に係る出力回路装置の原理構成を概略的に示すブロック回路図（その２）である。
【図６】本発明に係る出力回路装置の第１実施例を概略的に示すブロック回路図である。
【図７】図６の出力回路装置におけるコモンモードフィードバック回路の一例を示す回路図である。
【図８】本発明に係る出力回路装置の第２実施例を概略的に示す回路図である。
【図９】本発明に係る出力回路装置の第３実施例を概略的に示す回路図である。
【図１０】本発明に係る出力回路装置の第４実施例を概略的に示す回路図である。
【図１１】本発明に係る出力回路装置の第５実施例を概略的に示すブロック回路図である。
【図１２】本発明に係る出力回路装置の第６実施例を概略的に示す回路図である。
【図１３】本発明に係る出力回路装置の第７実施例を概略的に示すブロック回路図である。
【図１４】図１３の出力回路装置におけるコモンモードフィードバック回路の一例を示すブロック回路図である。
【図１５】図１４のコモンモードフィードバック回路における差動増幅回路の一例を示す回路図である。
【図１６】本発明に係る出力回路装置の第８実施例を概略的に示す回路図である。
【図１７】本発明に係る出力回路装置の第９実施例を概略的に示す回路図である。
【図１８】本発明に係る第１０実施例としての図５の出力回路装置における差動スキュー補正回路の一例を示す回路図である。
【図１９】本発明に係る第１１実施例としての図５の出力回路装置におけるバッファ回路の一例を示す回路図である。
【図２０】図１９のバッファ回路におけるデューティサイクル補正回路の一例を示す回路図である。
【符号の説明】
１，１ａ，１ｂ…回路本体（出力回路）
２ａ；２０；２１〜２４…分離用ソース接地ｐＭＯＳトランジスタ
２ａ’…分離用ソースフォロワｎＭＯＳトランジスタ
２ｂ…分離用ソース接地ｎＭＯＳトランジスタ
２ｂ’…分離用ソースフォロワｐＭＯＳトランジスタ
３ａ，３ａ’；３ｂ，３ｂ’；３０；３１，３２…容量（高周波成分減衰用容量）
４ａ，４ａ’；４ｂ，４ｂ’…バイアス電圧発生回路
５…コモンモードフィードバック（ＣＭＦＢ）回路
６…低域フィルタ回路
５１…差動スキュー補正回路
５２，５３…バッファ（バッファ回路）
５２０１，５２０２…バッファ
５２０３…デューティサイクル補正回路
６１…ｐＭＯＳトランジスタ（フィルタ用トランジスタ）
６２…容量（フィルタ用容量）
６３…抵抗（フィルタ用抵抗）
ｉｎ，／ｉｎ…入力信号（入力クロック）
ｏｕｔ，／ｏｕｔ…出力信号（出力クロック）
Ｖdd…高電位側電源電圧（高電位側電源線）
Ｖss…低電位側電源電圧（低電位側電源線）
Claims (11)
- 第１の電源線と、
第２の電源線と、
前記第１の電源線に接続された出力回路と、
前記第２の電源線および前記出力回路の間に接続されたトランジスタと、
該トランジスタの制御電極に一端が接続された容量と、
一定のレベルに保持された制御電圧を、前記トランジスタの制御電極に出力する制御電圧生成部と、を備えることを特徴とする出力回路装置。 - 請求項１に記載の出力回路装置において、
前記制御電圧は、前記トランジスタが定電流源となる電圧レベルであることを特徴とする出力回路装置。 - 請求項１または２に記載の出力回路装置において、
前記トランジスタは、ソース接地接続されたＭＯＳトランジスタであり、
前記容量の他端は、前記第１および第２の電源線のうち前記ソース接地接続されたＭＯＳトランジスタが設けられたソース側に接続されることを特徴とする出力回路装置。 - 請求項１または２に記載の出力回路装置において、
前記トランジスタは、ソースフォロワ接続されたＭＯＳトランジスタであり、
前記容量の他端は、前記第１および第２の電源線のうち前記ソースフォロワ接続されたＭＯＳトランジスタが設けられていない側の電源線または当該電源線と一定電圧差のノードに接続されることを特徴とする出力回路装置。 - 請求項１に記載の出力回路装置において、
前記制御電圧は、前記トランジスタのドレインの電位とほぼ等しいことを特徴とする出力回路装置。 - 請求項３に記載の出力回路装置において、
前記制御電圧は、前記トランジスタのソースの電位よりも該トランジスタの閾値電圧以上高いことを特徴とする出力回路装置。 - 請求項１〜６のいずれか１項に記載の出力回路装置において、前記トランジスタは、前記出力回路と前記第１の電源線との間、および、該出力回路と前記第２の電源線との間の少なくとも一方に設けられていることを特徴とする出力回路装置。
- 請求項１〜７のいずれか１項に記載の出力回路装置において、前記制御電圧生成部は、さらに、
前記トランジスタに対して直列に設けられた低域フィルタ回路を備えることを特徴とする出力回路装置。 - 請求項１〜８のいずれか１項に記載の出力回路装置において、さらに、
入力信号が供給された増幅回路を備え、前記入力信号のコモンモード電圧は、前記増幅回路から出力される出力信号のコモンモード電圧とほぼ同じ値に調整されることを特徴とする出力回路装置。 - 請求項１〜９のいずれか１項に記載の出力回路装置において、さらに、
前記出力回路の出力のデューティを検出および補正するデューティ検出回路と、
該検出されたデューティにより前記出力回路の出力デューティを調整するデューティ調整回路と、を備え、前記出力デューティの比をほぼ５０％に制御することを特徴とする出力回路装置。 - 請求項１〜１０のいずれか１項に記載の出力回路装置を複数備えた出力回路システムであって、
前記複数の出力回路装置には、多相クロックが伝送され、該多相クロック間の位相の均一性を検出する均一性検出回路の出力により該各出力回路装置の遅延量を調整して多位相間の位相間隔を一定に保つことを特徴とする出力回路システム。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002153885A JP3935777B2 (ja) | 2002-05-28 | 2002-05-28 | 出力回路装置 |
| US10/328,002 US6812777B2 (en) | 2002-05-28 | 2002-12-26 | Output circuit device for clock signal distribution in high-speed signal transmission |
| EP02029039A EP1378814A3 (en) | 2002-05-28 | 2002-12-27 | Output circuit device for clock signal distribution |
| US10/945,965 US6963237B2 (en) | 2002-05-28 | 2004-09-22 | Output circuit device for clock signal distribution in high-speed signal transmission |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002153885A JP3935777B2 (ja) | 2002-05-28 | 2002-05-28 | 出力回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003347920A JP2003347920A (ja) | 2003-12-05 |
| JP3935777B2 true JP3935777B2 (ja) | 2007-06-27 |
Family
ID=29561333
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002153885A Expired - Fee Related JP3935777B2 (ja) | 2002-05-28 | 2002-05-28 | 出力回路装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US6812777B2 (ja) |
| EP (1) | EP1378814A3 (ja) |
| JP (1) | JP3935777B2 (ja) |
Families Citing this family (41)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004297631A (ja) | 2003-03-28 | 2004-10-21 | Nec Electronics Corp | コモンモード電圧制御回路及びコモンモード電圧制御方法 |
| US7031858B1 (en) * | 2003-05-16 | 2006-04-18 | Silicon Image, Inc. | Method and circuit for DC measurement of phase uniformity of multi-phase clocks |
| JP3948446B2 (ja) | 2003-09-03 | 2007-07-25 | セイコーエプソン株式会社 | 半導体装置 |
| JP2005322105A (ja) * | 2004-05-11 | 2005-11-17 | Seiko Instruments Inc | 定電圧出力回路 |
| JP4504108B2 (ja) * | 2004-06-15 | 2010-07-14 | 富士通セミコンダクター株式会社 | リセット回路 |
| US7227402B2 (en) * | 2004-08-23 | 2007-06-05 | Micron Technology, Inc. | System and method for controlling input buffer biasing current |
| KR20060040267A (ko) * | 2004-11-05 | 2006-05-10 | 삼성전자주식회사 | 높은 전압이득율과 안정적인 공통모드출력전압을 가지는차동증폭기 |
| US7352204B2 (en) * | 2005-05-13 | 2008-04-01 | Warpspeed Chips, Llc | Automatic skew correction for differential signals |
| JP4923442B2 (ja) * | 2005-06-06 | 2012-04-25 | ソニー株式会社 | 差動信号伝送回路および差動信号伝送装置 |
| KR20060131321A (ko) * | 2005-06-15 | 2006-12-20 | 삼성전자주식회사 | 정밀한 듀티 사이클을 가지는 고효율 전력 증폭기 |
| KR100808076B1 (ko) * | 2005-09-16 | 2008-03-03 | 후지쯔 가부시끼가이샤 | 클록 분배 회로 |
| JP4391976B2 (ja) * | 2005-09-16 | 2009-12-24 | 富士通株式会社 | クロック分配回路 |
| JP5025171B2 (ja) * | 2005-09-29 | 2012-09-12 | エスケーハイニックス株式会社 | 差動増幅装置 |
| US7737731B1 (en) * | 2005-10-20 | 2010-06-15 | Marvell International Ltd. | High data rate envelope detector for high speed optical storage application |
| JP4752465B2 (ja) * | 2005-11-25 | 2011-08-17 | パナソニック電工株式会社 | 無線送信回路及び無線送信装置 |
| US7623050B2 (en) * | 2005-12-13 | 2009-11-24 | Broadcom Corporation | Digital calibration loop for an analog to digital converter |
| US7456764B2 (en) * | 2005-12-14 | 2008-11-25 | Broadcom Corporation | Analog to digital converter with dynamic power configuration |
| US7812746B2 (en) * | 2005-12-14 | 2010-10-12 | Broadcom Corporation | Variable gain and multiplexing in a digital calibration for an analog-to-digital converter |
| US7843368B2 (en) * | 2005-12-14 | 2010-11-30 | Broadcom Corporation | Programmable settling for high speed analog to digital converter |
| US7466249B2 (en) * | 2005-12-14 | 2008-12-16 | Broadcom Corporation | System and method for common mode calibration in an analog to digital converter |
| US20070159224A1 (en) * | 2005-12-21 | 2007-07-12 | Amar Dwarka | Duty-cycle correction circuit for differential clocking |
| US7489176B2 (en) * | 2006-04-28 | 2009-02-10 | Rambus Inc. | Clock distribution circuit |
| US20090189595A1 (en) * | 2006-06-30 | 2009-07-30 | Nxp B.V. | Circuit for detecting the duty cycle of clock signals |
| KR100763849B1 (ko) * | 2006-08-10 | 2007-10-05 | 삼성전자주식회사 | 멀티 위상 클럭 신호들간의 위상 스큐를 감소시키는 위상보정 회로, 그 방법 및 상기 회로를 구비하는 반도체 장치 |
| US8027377B2 (en) * | 2006-08-14 | 2011-09-27 | Intersil Americas Inc. | Differential driver with common-mode voltage tracking and method |
| JP4412507B2 (ja) | 2007-10-03 | 2010-02-10 | Ｎｅｃエレクトロニクス株式会社 | 半導体回路 |
| US20090245813A1 (en) * | 2008-03-31 | 2009-10-01 | Kitel Technologies Llc | Modulator driver with multi-channel active alignment |
| US7920027B2 (en) * | 2008-04-07 | 2011-04-05 | Qualcomm Incorporated | Amplifier design with biasing and power control aspects |
| KR101068037B1 (ko) * | 2008-11-25 | 2011-09-28 | (주)락싸 | 센서 회로 |
| JP4783418B2 (ja) * | 2008-11-27 | 2011-09-28 | 富士通株式会社 | デューティ補正回路、及びデューティ補正方法 |
| US8040159B1 (en) * | 2010-03-23 | 2011-10-18 | Lattice Semiconductor Corporation | Comparator with jitter mitigation |
| JP5917858B2 (ja) * | 2011-08-29 | 2016-05-18 | ルネサスエレクトロニクス株式会社 | 半導体集積回路装置 |
| RU2592719C2 (ru) | 2012-03-16 | 2016-07-27 | Интел Корпорейшн | Генератор опорного напряжения с низким импедансом |
| US8798127B2 (en) * | 2012-11-15 | 2014-08-05 | Altera Corporation | Apparatus and methods for adaptive receiver delay equalization |
| JP2015012479A (ja) | 2013-06-28 | 2015-01-19 | 富士通株式会社 | 電子部品、情報処理装置及び電子部品制御方法 |
| JP2015149669A (ja) * | 2014-02-07 | 2015-08-20 | 富士通株式会社 | クロック制御回路，受信器および通信装置 |
| US9525391B2 (en) | 2014-03-05 | 2016-12-20 | Mediatek Singapore Pte. Ltd. | Fully differential class A/AB amplifier and method thereof |
| US10044362B2 (en) | 2014-06-19 | 2018-08-07 | Texas Instruments Incorporated | Complementary current reusing preamp for operational amplifier |
| KR102668197B1 (ko) * | 2017-02-08 | 2024-05-23 | 에스케이하이닉스 주식회사 | 반도체 장치 |
| TWI736121B (zh) * | 2020-02-03 | 2021-08-11 | 瑞昱半導體股份有限公司 | 工作週期校正器 |
| US11942960B2 (en) * | 2022-01-31 | 2024-03-26 | Analog Devices, Inc. | ADC with precision reference power saving mode |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5739681A (en) * | 1992-02-07 | 1998-04-14 | Crosspoint Solutions, Inc. | Voltage regulator with high gain cascode current mirror |
| DE69534839D1 (de) * | 1995-07-31 | 2006-05-04 | Sgs Thomson Microelectronics | Schaltung zum gesteuerten unabhängigen Verbrauchen von gespeicherter induktiver Energie mehrerer induktiver Lasten |
| US6362682B2 (en) * | 1998-06-30 | 2002-03-26 | Agere Systems Guardian Corp. | Common-mode feedback circuit and method |
| US6191622B1 (en) * | 1998-10-01 | 2001-02-20 | Ati International Srl | Time interleaved common mode feedback circuit with process compensated bias |
| US6529070B1 (en) * | 1999-10-25 | 2003-03-04 | Texas Instruments Incorporated | Low-voltage, broadband operational amplifier |
| FR2811090B1 (fr) * | 2000-06-28 | 2002-10-11 | St Microelectronics Sa | Integration d'un regulateur de tension |
| JP2002083930A (ja) * | 2000-09-08 | 2002-03-22 | Fujitsu Ltd | 半導体装置 |
| US6509727B2 (en) * | 2000-11-24 | 2003-01-21 | Texas Instruments Incorporated | Linear regulator enhancement technique |
| US6650191B2 (en) * | 2001-09-07 | 2003-11-18 | Texas Instruments Incorporated | Low jitter ring oscillator architecture |
-
2002
- 2002-05-28 JP JP2002153885A patent/JP3935777B2/ja not_active Expired - Fee Related
- 2002-12-26 US US10/328,002 patent/US6812777B2/en not_active Expired - Lifetime
- 2002-12-27 EP EP02029039A patent/EP1378814A3/en not_active Withdrawn
-
2004
- 2004-09-22 US US10/945,965 patent/US6963237B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US6963237B2 (en) | 2005-11-08 |
| JP2003347920A (ja) | 2003-12-05 |
| US20050035789A1 (en) | 2005-02-17 |
| EP1378814A2 (en) | 2004-01-07 |
| US20030222705A1 (en) | 2003-12-04 |
| US6812777B2 (en) | 2004-11-02 |
| EP1378814A3 (en) | 2006-11-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3935777B2 (ja) | 出力回路装置 | |
| US6169434B1 (en) | Conversion circuit with duty cycle correction for small swing signals, and associated method | |
| US7348848B2 (en) | Buffer amplifier for source driver | |
| JP2004172980A (ja) | バッファ回路装置 | |
| KR100422578B1 (ko) | 지터 감소된 차지 펌프 회로 | |
| TWI385922B (zh) | 半導體電路 | |
| JP3789387B2 (ja) | クロック復元回路 | |
| WO2006134175A2 (en) | Cmos integrated circuit for correction of duty cycle of clock signal | |
| US8022728B2 (en) | Common-mode voltage controller | |
| US5039953A (en) | Class AB CMOS output amplifier | |
| JP3616268B2 (ja) | リングオシレータ用遅延回路 | |
| EP1764670B1 (en) | Clock distribution circuit | |
| US7262638B2 (en) | Current sense amplifier | |
| KR20010039393A (ko) | 부스팅 커패시터를 구비하는 입력버퍼 회로 | |
| JP4121863B2 (ja) | タイミング信号発生回路および受信回路 | |
| US6452453B1 (en) | Constant-current generator, differential amplifier, and semiconductor integrated circuit | |
| US11063567B2 (en) | Input circuit with wide range input voltage compatibility | |
| US7057438B2 (en) | Output circuit and semiconductor integrated circuit incorporating it therein | |
| US7071772B2 (en) | Differential amplifier | |
| JP2006270225A (ja) | クロックジェネレータ | |
| KR19990087867A (ko) | 반도체장치 | |
| JP4027215B2 (ja) | クロック復元回路 | |
| KR20120070426A (ko) | 버퍼 회로, 듀티 보정 회로 및 능동 디커플링 커패시터 | |
| JP3919138B2 (ja) | 入力回路 | |
| KR100808076B1 (ko) | 클록 분배 회로 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050204 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20061117 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20061128 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070126 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070220 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070320 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100330 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110330 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110330 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120330 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130330 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130330 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140330 Year of fee payment: 7 |
|
| LAPS | Cancellation because of no payment of annual fees |