JP4391976B2 - クロック分配回路 - Google Patents

Description

本発明は、アナログ回路やディジタル回路の高速かつ高精度なクロック信号を生成し分配する回路に係わり、特に、高速インターフェイス回路、プロセッサ、高周波クロック信号を必要とするクロック分配回路の技術に関する。

従来、最も広く使われているクロック信号の分配方法は、バッファを多段に接続して伝送する多段バッファ伝送がある。多段バッファ伝送は、クロック信号を必要とする回路へ、様々なプロセス条件に対して、所望の振幅とコモンモード電圧を持つクロック信号を供給する方法として広く使用されている。

クロック信号の分配を実現する従来構成例を図７に示す。この構成例では、ＰＬＬ７１(位相同期ループ)内部のＶＣＯ７２(電圧制御発振器)にて生成された、比較的振幅の大きなクロック信号が、クロックツリーのインバータ７５を通して回路７６まで伝送される。ＰＬＬ７１はリファレンスクロックと再生クロックを入力して、位相／周波数を検出するブロックと、その結果を比較するブロックと、ＶＣＯ制御用電圧を生成するループフィルタなどを備えたＰＦＤ／ＣＰ／ＬＰ回路７４を備えている。さらに、Ｎ分周器７３などを備えている。ＰＬＬ７１で生成されたクロック信号は、ＣＭＯＳ（相補型金属酸化膜半導体）構成のインバータ７５（Ａ段）などを介して、次段（Ｂ段）の複数のインバータ７５へ供給される。Ｂ段目の各インバータ７５の特性は相互に等しく、各インバータ７５への配線長も相互に等しい。Ｂ段目のインバータ７５によって正転されて出力される出力クロック信号出力は、ゲート遅延時間と相互に等しくなるように構成されている。また、Ｃ段、Ｄ段の出力クロック信号の経路においてもゲート遅延時間が相互に等しくなるように構成されている。

したがって、各インバータ７５から出力端子へそれぞれ出力される出力クロック信号は、クロックスキューのタイミング差が抑えられて、相互に位相が一致することになる。その後、各出力クロック信号負荷回路７６へ供給される。

しかし、１つのインバータ７５で駆動することができる負荷容量には限界があり、クロック同期によってディジタル信号処理を行う集積回路などでは、クロック信号を供給すべき負荷容量に応じてクロック分配回路などによって対応している。図示しないが、このようなクロック分配回路では、出力数を増加するために、インバータの後段に、さらにそれぞれ３つのインバータを設け、またこれに対応して位相調整用のインバータを、前段または後段に設けている。このようにして、多数の出力を負荷回路７６へ、クロックスキューの低減された出力クロック信号がそれぞれ出力する方法が提案されている。

特許文献１によれば、データ伝送回路において、データ伝送のための配線が長くなると、レシーバー回路の入力がゆっくりとしか変化しなくなり動作速度が遅くなる場合に、高速なデータ伝送を低消費電力で実現する提案がされている。

また、特許文献２によれば、ガラス基板上のアルミ配線のような高い抵抗値を持つ配線であっても、配線領域や消費電力を増やすことなく、高速で信号伝送が可能な液晶表示装置における信号伝送回路が提案されてる。

特許文献３によれば、配線によるクロック信号の伝達遅延時間のばらつきによるクロックスキューの低減と、同じ配線長であっても、プロセスの微細化による配線抵抗の増大にるクロック信号の内部遅延を小さくするクロック分配回路が提案されている。
特開平７−１６１１８５号公報 特開平２００４−３１７９１０号公報 特許第３２６５１８１号公報

しかしながら、クロック信号が入力される集積回路７６の回路規模が大きくなるほど、クロックツリーの段数が増加し、集積回路７６内でのクロック信号の内部遅延が大きくなって、高速動作に適さなくなってしまうという問題がある。

また、従来の多段インバータやバッファなどを利用した回路では、伝送系回路の帯域不足などから、伝送途中で信号がフル振幅にならなくなる。そのため、クロック信号のコモン電位が上下にゆれるという問題がある。

また、電圧や振幅に関して、１）クロック信号を生成する回路(この場合はＶＣＯ)の、出力電圧振幅とコモンモード電圧、２）クロック信号を伝送する回路が伝送し易い電圧振幅と、コモンモード電圧、３）クロック信号を受信する回路が所望する電圧振幅と、コモンモード電圧、について考慮する必要がある。

そのため、クロック信号の周波数が高くなってくると、クロック生成回路も、クロック信号を受信する回路も動作速度が上がってくるため、回路の動作タイミングの精度を高くする必要がある。従って、上記の３つの条件が揃っていることの重要性が高まる一方で、回路の帯域不足からクロック信号の分配を実現することが困難になるという問題がある。また、特許文献１〜３によれば、同じトランジスタ（ＭＯＳＦＥＴなど）の構成（トポロジ）によりクロック分配回路を構成し、上記問題を解決するものではない。

本発明は上のような実情に鑑みてなされたものであり、同一の回路トポロジで構成される回路により、クロック信号の生成、伝送、受信を適切に動作させるためのクロック分配回路を提供することを目的とする。

本発明の態様のひとつであるクロック分配回路は、クロック信号の伝送路に、上記クロック信号の伝送用バッファ回路と、上記伝送用バッファ回路に並列に挿入されるクロスカップリング接続の振幅増幅用バッファ回路を有し、同じ数の同じ導電型のトランジスタを、異なる導電型の上記トランジスタを備える上記伝送用バッファ回路と異なる導電型の上記トランジスタを備える上記振幅増幅用バッファ回路にそれぞれ有し、上記伝送用バッファ回路と上記振幅増幅用バッファ回路のそれぞれに、１つ以上をバイアス調整用トランジスタとして設け、同時にバイアス調整をなされる構成とする。

上記構成により、伝送途中のクロック信号の振幅を確保でき、コモンモード電圧が安定に供給できるようになる。
本発明の態様のひとつであるクロック分配回路は、クロック信号を生成するクロック生成回路から供給する伝送路上に、上記クロック信号の伝送用バッファ回路と、上記伝送用バッファ回路に並列に挿入されるクロスカップリング接続の振幅増幅用バッファ回路を有し、同じ数の同じ導電型のトランジスタを、異なる導電型の上記トランジスタを備える上記クロック生成回路と異なる導電型の上記トランジスタを備える上記伝送用バッファ回路と異なる導電型の上記トランジスタを備える上記振幅増幅用バッファ回路にそれぞれ有し、
上記クロック生成回路と上記伝送用バッファ回路と上記振幅増幅用バッファ回路のそれぞれに、１つ以上のバイアス調整用トランジスタを設け、上記クロック生成回路のバイアス調整を行う第１のバイアス信号と、上記伝送用バッファ回路と上記振幅増幅用バッファ回路のバイアス調整を行う第２のバイアス信号を分けて供給し、同時に上記バイアス調整をなされる構成とする。

好適には、上記クロック生成回路は、出力端子間にインダクタンスを設けてもよい。
また、上記クロック生成回路は、一方の出力端子とグランド間と他方の出力端子とグランド間に、それぞれキャパシタンスを接続する構成としてもよい。

また好適には、上記振幅増幅用バッファ回路は、出力端子間にインダクタンスを設ける構成としてもよい。
また、上記振幅増幅用バッファ回路は、一方の出力端子とグランド間と他方の出力端子とグランド間に、それぞれキャパシタンスを接続する構成としてもよい。

また、上記バイアス調整用トランジスタは、上記振幅増幅用バッファ回路の出力の電位に基づいて調整する構成としてもよい。
また、上記第１のバイアス信号は、上記クロック生成回路と別に設ける上記クロック生成回路と略同じ回路の出力の電位に基づいて調整する構成としてもよい。

上記第２のバイアス信号は、上記振幅増幅用バッファ回路の出力の電位に基づいて調整する構成としてもよい。
好適には、上記伝送用バッファ回路と上記振幅増幅用バッファ回路を構成する上記トランジスタのサイズは、略同じ比であってもよい。

上記構成により、伝送途中のクロック信号の振幅を確保でき、コモンモード電圧が安定に供給できるようになる。

本発明によれば、同一の回路トポロジで構成される回路により、伝送途中のクロック信号の振幅を確保でき、コモンモード電圧が安定に供給し、クロック信号の生成、伝送、受信をを適切に動作させることができる。

以下図面に基づいて、本発明の実施形態について詳細を説明する。
（実施例１）
本発明を実現するクロック分配回路を構成する回路を図１に示す。同図（ａ）は振幅増幅用バッファ１と伝送用バッファ２の回路を示した図である。（ｂ）はクロック生成回路を示した図である。

図１（ａ）に示す振幅増幅用バッファ１は、トランジスタにより構成されている。例えば、第１のＭＯＳＦＥＴ＿Ｑ１（１１、１３、）と第２のＭＯＳＦＥＴ＿Ｑ２（１２、１４）と第３のＭＯＳＦＥＴ＿Ｑ３（１５）、およびインダクタ４から構成されている。ここで、第１のＭＯＳＦＥＴはＰチャネルのＭＯＳＦＥＴである（p-channel metal-oxide semiconductor：Ｐチャネル金属酸化膜半導体）。また、第２および第３のＭＯＳＦＥＴはＮチャネルのＭＯＳＦＥＴである（n-channel metal-oxide semiconductor：Ｎチャネル金属酸化膜半導体）。ここで、第１のＭＯＳＦＥＴは以後Ｑ１と略する。第２のＭＯＳＦＥＴは以後Ｑ２と略する。第３のＭＯＳＦＥＴは以後Ｑ３と略する。

電源（ＶＤＤ）には、Ｑ１＿１１とＱ１＿１３のソースが接続されている。
出力端子ＯＵＴには、Ｑ１＿１１のドレインとＱ２＿１２のドレインが接続され、インダクタ４の一方の端子も接続されている。また、Ｑ１＿１３とＱ２＿１４のゲートも接続されている。

出力端子ＯＵＴＸには、Ｑ１＿１３のドレインとＱ２＿１４のドレインが接続され、インダクタ４の他方の端子も接続されている。また、Ｑ１＿１１とＱ２＿１２のゲートも接続されている。

Ｑ２＿１２とＱ２＿１４のソースには、Ｑ３＿１５のドレインが接続されている。また、Ｑ１３＿１５のソースはグランドに接続され。Ｑ３＿１５にはバイアス端子（Ｂｉａｓ２）が接続されている。

次に、伝送用バッファ２は、Ｑ１＿１６、１８とＱ２＿１７、１９とＱ３＿１１０から構成されている。電源（ＶＤＤ）には、Ｑ１＿１５とＱ１＿１８のソースが接続されている。入力端子ＩＮには、Ｑ１＿１５のゲートとＱ２＿１８のゲートが接続されている。入力端子ＩＮＸには、Ｑ１＿１８のゲートとＱ２＿１９のゲートが接続されている。

Ｑ１＿１５のドレインとＱ２＿１８のドレインが接続されるとともに振幅増幅用バッファ１のＱ１＿１１とＱ２＿１２のゲートと接続されている。また、Ｑ１＿１８のドレインとＱ２＿１９のドレインが接続されるとともに振幅増幅用バッファ１のＱ１＿１３とＱ２＿１４のゲートと接続されている。

Ｑ２＿１７とＱ２＿１９のソースには、Ｑ３＿１１０のドレインが接続されている。また、Ｑ１３＿１１０のソースはグランドに接続され。Ｑ３＿１１０にはバイアス端子（Ｂｉａｓ２）が接続されている。

図１（ｂ）に示すクロック生成回路３は、Ｑ１＿１１１、１１３とＱ２＿１１２、１１４とＱ３＿１１５から構成されている。
電源（ＶＤＤ）には、Ｑ１＿１１１とＱ１＿１１３のソースが接続されている。出力端子ＣＬＫ＿ＯＵＴには、Ｑ１＿１１１のドレインとＱ２＿１１２のドレインが接続され、インダクタ５の一方の端子も接続されている。また、Ｑ１＿１１３とＱ２＿１１４のゲートも接続されている。

出力端子ＣＬＫ＿ＯＵＴＸには、Ｑ１＿１１３のドレインとＱ２＿１１４のドレインが接続され、インダクタ５の他方の端子も接続されている。また、Ｑ１＿１１１とＱ２＿１１２のゲートも接続されている。

Ｑ２＿１１２とＱ２＿１１４のソースには、Ｑ３＿１１５のドレインが接続されている。また、Ｑ１３＿１１５のソースはグランドに接続され。Ｑ３＿１１５にはバイアス端子（Ｂｉａｓ１）が接続されている。

上記説明した回路は基本的な回路であるが、振幅増幅用バッファ１、伝送用バッファ２、クロック生成回路３の回路構成は、Ｑ１（ＰチャネルＭＯＳＦＥＴ）、Ｑ２（ＮチャネルＭＯＳＦＥＴ）、Ｑ３（ＮチャネルＭＯＳＦＥＴ）を基本とした接続がされている。このようにＭＯＳＦＥＴをＰ、Ｎ、Ｎチャンネルを基本として構成する。つまり、ここで、同一のトポロジとはＰ、Ｎ、Ｎのようにトランジスタの構成をいう。伝送用バッファの異なる導電型のトランジスタと振幅増幅用バッファ回路の異なる導電型のトランジスタの同じ導電型のトランジスタの個数を同じにする。

また、Ｂｉａｓ２端子からバイアス信号＃２によってＱ３を制御することで、バイアスの制御する構成とする。
図２は振幅増幅用バッファ１と伝送用バッファ２の接続を等価的に示した図である。振幅増幅用バッファ１は、バッファ２１、２２、電流源２５、２６から構成されている。また、伝送用バッファ２はバッファ２３、２４、電流源２７、２８から構成される。

バッファ２１〜２４は、上記説明したＰ、Ｎのトポロジである。つまり、バッファ２１はＱ１＿１３とＱ２＿１４から構成されている。また、バッファ２２はＱ１＿１１とＱ２＿１２から構成され、バッファ２３はＱ１＿１６とＱ２＿１７から構成され、バッファ２４はＱ１＿１８とＱ２＿１９から構成される。そして、電流源２５〜２８はＱ３を等価的に示したものである（ＮチャネルＭＯＳＦＥＴ）。

本発明と従来の手法との違いは、クロック信号を伝送用バッファ２と、これに並列に接続された振幅増幅用バッファ１が、本質的に同一の回路トポロジで構成され、かつ同じバイアス信号によって制御されている。

例えば、ＰチャネルＭＯＳＦＥＴとＮチャネルＭＯＳＦＥＴを使用して、Ｐ、Ｐ、Ｎになるように構成してもかまわないし、Ｐ、Ｐ、Ｎ、Ｎになるように構成してもかまわない。また、振幅増幅用バッファ１と伝送用バッファ２を構成するＱ１、Ｑ２、Ｑ３のトポロジが同じであれば、ＭＯＳＦＥＴのサイズに関係しない。例えば、振幅増幅用バッファ１を構成するＭＯＳＦＥＴのサイズが、Ｑ１＝２μｍ、Ｑ２＝１μｍ、Ｑ＝１μｍであり、伝送用バッファ２のＱ１＝１μｍ、Ｑ２＝０．５μｍ、Ｑ＝０．５μｍであれば異なっていてもかまわない。但し、サイズ比が同じであることが必要である。

サイズ比が同じであれば、バイアス信号を直接入力することが可能である。例えば約２：１：１、約３：２：２のようであればよい。ここで、いうまでもないがサイズ比は絶対に整数比である必要はない。

なお、後述するが、インダクタンス４、キャパシタンス２９、２１０を、振幅増幅用バッファ１に接続してもよいししなくてもかまわない。ただし、インダクタンスやキャパシタンスおよび抵抗成分は、接続線路に発生しているものもあるので完全に無くすことはできない。なお、伝送用バッファ２はカップリングをしてもかまわない。

また、ＭＯＳＦＥＴについて説明したが、ＢｉＣＭＯＳ（Bipolar Complementary Metal Oxide Semiconductor）などトランジスタであればよい。
上記のように構成することで、トポロジな構成を利用してクロック分配を行うことで、コモンモードが安定したクロックを分配でき、さらに振幅を低下させずに負荷回路６に供給することができる。また、従来のツリーよりも多くのツリーを構成することも可能になる。
（実施例２）
さらに、図３に示すようにクロック生成回路３は、上記の振幅増幅用バッファ１と伝送用バッファ２と同じトポロジを用いて構成してもよい。

クロック生成回路３は、図１（ｂ）で説明した回路である。図３のバッファ３１はＱ１＿１１１とＱ２＿１１２から構成され、バッファ３２にはＱ１＿１１３とＱ２＿１１４から構成されている。つまりＰ、Ｎのトポロジで構成されている。電流源３３、３４は、Ｑ３＿１１５を等価的に示したものである。

また後述するが、クロック生成回路３のバイアスの制御用のバイアス信号＃１は、バイアス＃２と同じバイアス信号を使用しない。
ここで、クロック生成回路３にあるインダクタンス５は、振幅を増幅する働きがある。キャパシタンス３５、３６はクロック周波数を調整するためのものである。なお、キャパシタンス３５、３６は可変可能な構成にしてもよい。

また、実施例１で説明したインダクタンス４を接続しないことで、振幅増幅用バッファ１は発振をしない。また、インダクタンス４の値を小さくし、抵抗成分を大きくしても発振を抑えることができる。

次に、インダクタ４の値を大きくし、抵抗成分を小さくし発振させると、振幅増幅用バッファ１の回路が、クロック生成回路３と本質的に同一のトポロジで構成され、このような発振系の回路がクロック伝送路の途中に挿入されていることになる。この場合、例えばクロック生成回路３の周波数の±２％以内のような狭い周波数範囲で、振幅増幅用バッファ１を発振させることで、クロック生成回路３と振幅増幅用バッファ１の発振周波数と振幅が安定して得ることができるようになる。

さらに、キャパシタンス２９、２１０を接続することで、クロック生成回路３同様に発振周波数を調整することができる。
また実施例１と同様に、振幅増幅用バッファ１と伝送用バッファ２およびクロック生成回路３を構成するＱ１、Ｑ２、Ｑ３のトポロジが同じであれば、ＭＯＳＦＥＴのサイズに関係しない。例えば、振幅増幅用バッファ１を構成するＣＯＳＦＥＴのサイズが、Ｑ１＝２μｍ、Ｑ２＝１μｍ、Ｑ＝１μｍであり、伝送用バッファ２のＱ１＝１μｍ、Ｑ２＝０．５μｍ、Ｑ＝０．５μｍであり、クロック生成回路３のＱ１＝１０μｍ、Ｑ２＝５μｍ、Ｑ＝５μｍのように異なっていてもかまわない。但し、サイズ比が同じであることが必要である。

サイズ比が同じであれば、バイアス信号を直接入力することが可能である。例えば約２：１：１、約３：２：２のようであればよい。ここで、いうまでもないがサイズ比は絶対に整数比である必要はない。

上記構成により、クロックの生成から受信までの間で、極力コモンモード電圧を変化させず、かつクロック生成回路３で得られる大振幅信号の振幅を低下させずに受信回路に供給することができる。なお、本回路の方式は１０ＧＨｚ以上のクロック信号を必要とするような超高速回路のために考案されたものであるが、これ以下の低周波領域でも類似の構成を取ることによって、本発明による効果の一部を享受することも可能である。
（実施例３）
図４に示す実施例３の回路は、実施例２に示した回路のバイアス信号＃２をコモンモード・フィードバック回路４１によって生成している。

コモンモード・フィードバック回路４１（以下ＣＭＦＢ回路）は、出力端子ＯＵＴ、 ＯＵＴＸのコモン電圧をモニタし、この電圧が参照入力電圧に比べて高い／低いに応じて、バイアス信号＃２を生成する回路である。参照電位は外部から直接与えることも、内部の回路で生成することも可能である。また、上図では出力端子ＯＵＴ、 ＯＵＴＸから配線を引っ張ってきてＣＭＦＢ回路４１に入力しているが、これ以外の方法でＯＵＴ、 ＯＵＴＸのコモンモード電位を生成することも可能である。

コモンモード・フィードバック回路４１は、電源（ＶＤＤ）には、ＰチャネルＭＯＳＦＥＴ５６のソースが接続されている。
コモンモード・フィードバック回路４１の入力端子には、ＯＵＴ端子から抵抗Ｒ１を介して、ＰチャネルＭＯＳＦＥＴ５１のゲートとＮチャネルＭＯＳＦＥＴ５２のゲートが接続され、さらに抵抗Ｒ２の一方の端子にも接続され、他方をＯＵＴＸ端子に接続されている。また、５１と５２のドレインと、ＮチャネルＭＯＳＦＥＴ５５と５６のゲートも接続されている。

５１のソースと５３のソースと５６のドレインが接続されている。また、５２のソースと５４のソースと５５のドレインが接続されている。５５のソースはグランドに接続され、５３と５４は接続され、外部から参照電位を入力する入力端子に接続される。５３と５４のドレインは接続され出力端子からバイアス信号＃２を出力する。

ＯＵＴとＯＵＴＸには反転した信号が出力されるため、抵抗Ｒ１とＲ２の抵抗値を等しくする。Ｒ１、Ｒ２の接続点には、ＯＵＴとＯＵＴＸ間の約中心の電圧値が出力される。交流成分が打ち消し合い、直流に近い成分（低周波数の信号）が出力される。このようにモニタした電圧値と外部から入力された参照電圧を比較して、バイアス信号＃２を生成する。バイアス信号＃２は、比較した結果である電圧差に応じて５５と５６のゲートが制御されることで、バイアス信号＃２も可変される。
（実施例５）
図５に示す実施例５の回路は、実施例４に示した回路のバイアス信号＃２を、コモンモード・フィードバック回路４１以外の回路により生成する例である。

本例では、ＯＵＴとＯＵＴＸのコモンモード電位生成回路６１を用いて生成し、バイアス生成回路６２に入力し、外部から参照電圧を入力してバイアス信号＃２を生成する。
コモンモード電位生成回路６１は、振幅増幅用バッファ１と伝送用バッファ２と同じ構成の回路を別に設け、その出力からコモンモード電位を生成する。バイアス生成回路６２は、コモンモード・フィードバック回路４１と同様の回路を利用する。また、この構成に限定するものではなくバイアス信号を生成することができればよい。

クロック生成回路３のバイアス信号＃１も、クロック生成回路３と同様の回路を別に設けて、ＣＭＦＢ回路４１またはコモンモード電位生成回路６１とバイアス生成回路６２により生成してもかまわない。

また、本発明は、上記実施の形態に限定されるものでなく、本発明の要旨を逸脱しない範囲内で種々の改良、変更が可能である。
（付記１）
クロック信号の伝送路に、前記クロック信号の伝送用バッファ回路と、前記伝送用バッファ回路に並列に挿入されるクロスカップリング接続の振幅増幅用バッファ回路を有し、
同じ数の同じ導電型のトランジスタを、異なる導電型の前記トランジスタを備える前記伝送用バッファ回路と異なる導電型の前記トランジスタを備える前記振幅増幅用バッファ回路にそれぞれ有し、前記伝送用バッファ回路と前記振幅増幅用バッファ回路のそれぞれに、１つ以上をバイアス調整用トランジスタとして設け、同時にバイアス調整をなされることを特徴とするクロック分配回路。
（付記２）
クロック信号を生成するクロック生成回路から供給する伝送路上に、前記クロック信号の伝送用バッファ回路と、前記伝送用バッファ回路に並列に挿入されるクロスカップリング接続の振幅増幅用バッファ回路を有し、
同じ数の同じ導電型のトランジスタを、異なる導電型の前記トランジスタを備える前記クロック生成回路と異なる導電型の前記トランジスタを備える前記伝送用バッファ回路と異なる導電型の前記トランジスタを備える前記振幅増幅用バッファ回路にそれぞれ有し、
前記クロック生成回路と前記伝送用バッファ回路と前記振幅増幅用バッファ回路のそれぞれに、１つ以上のバイアス調整用トランジスタを設け、
前記クロック生成回路のバイアス調整を行う第１のバイアス信号と、前記伝送用バッファ回路と前記振幅増幅用バッファ回路のバイアス調整を行う第２のバイアス信号を分けて供給し、同時に前記バイアス調整をなされることを特徴とするクロック分配回路。
（付記３）
前記クロック生成回路は、出力端子間にインダクタンスを設けることを特徴とする付記２に記載のクロック分配回路。
（付記４）
前記クロック生成回路は、一方の出力端子とグランド間と他方の出力端子とグランド間に、それぞれキャパシタンスを接続することを特徴とする付記３に記載のクロック分配回路。
（付記５）
前記振幅増幅用バッファ回路は、出力端子間にインダクタンスを設けることを特徴とする付記２に記載のクロック分配回路。
（付記６）
前記振幅増幅用バッファ回路は、一方の出力端子とグランド間と他方の出力端子とグランド間に、それぞれキャパシタンスを接続することを特徴とする付記５に記載のクロック分配回路。
（付記７）
前記バイアス調整用トランジスタは、前記振幅増幅用バッファ回路の出力の電位に基づいて調整することを特徴とする付記１に記載のクロック分配回路。
（付記８）
前記第１のバイアス信号は、前記クロック生成回路と別に設ける前記クロック生成回路と略同じ回路の出力の電位に基づいて調整することを特徴とする付記２に記載のクロック分配回路。
（付記９）
前記第２のバイアス信号は、前記振幅増幅用バッファ回路の出力の電位に基づいて調整することを特徴とする付記２に記載のクロック分配回路。
（付記１０）
前記伝送用バッファ回路と前記振幅増幅用バッファ回路を構成する前記トランジスタのサイズは、略同じ比であることを特徴とする付記１に記載のクロック分配装置。
（付記１１）
前記クロック発生回路と前記伝送用バッファ回路と前記振幅増幅用バッファ回路を構成する前記トランジスタのサイズは、略同じ比であることを特徴とする付記２に記載のクロック分配装置。
（付記１２）
前記第１のバイアス信号は、前記クロック生成回路の出力に比例した電位で調整することを特徴とする付記２に記載のクロック分配回路。
（付記１３）
前記第１のバイアス信号は、前記伝送用バッファ回路と前記振幅増幅用バッファ回路とは別に設ける前記伝送用バッファ回路と前記振幅増幅用バッファ回路と略同じ回路の出力の電位に基づいて調整することを特徴とする付記１に記載のクロック分配回路。

振幅増幅用バッファ、伝送用バッファ、クロック生成回路のトランジスタレベルの実施例を示した図である。 本発明の振幅増幅用バッファ、伝送用バッファの構成を示した図である。 本発明の振幅増幅用バッファ、伝送用バッファ、クロック生成回路の構成を示した図である。 コモンモード・フィードバック回路も含めて本発明の構成を示した図である。 コモンモード・フィードバック回路のトランジスタレベルの実施例を示した図である。 コモンモード・フィードバック回路以外の回路でバイアス信号を生成する場合の構成を示した図である。 従来の構成例を示した図である。

符号の説明

４、５ インダクタ
１１、１３、１６、１８、１１１、１１３、Ｑ１ 第１のＭＯＳＦＥＴ（Ｐチャネル）
１２、１４、１７、１９、１１２、１１４、Ｑ２ 第２のＭＯＳＦＥＴ（Ｎチャネル）
１５、１１０、１１５、Ｑ３ 第３のＭＯＳＦＥＴ（Ｎチャネル）
２１、２２、２３、２４、３１、３２ バッファ
２５、２６、２７、２８、３３、３４ 電流源
２９、２１０、３５、３６ キャパシタンス
４１ コモンモード・フィードバック回路
６１ ＯＵＴ，ＯＵＴＸのコモンモード電位生成回路
６２ バイアス生成回路
７１ ＰＬＬ回路
７２ ＶＣＯ回路
７３ Ｎ分周期器
７４ ＰＦＤ／ＣＰ／ＬＰ回路
７５ インバータ

Claims (9)

1. クロック信号を生成するクロック生成回路から供給する伝送路上に、前記クロック信号の伝送用バッファ回路と、前記伝送用バッファ回路に並列に挿入されるクロスカップリング接続の振幅増幅用バッファ回路を有し、
   前記クロック生成回路、前記伝送用バッファ回路、及び前記振幅増幅用バッファ回路の各々が異なる導電型を含む複数のトランジスタを備え、
   前記クロック生成回路内の同じ導電型のトランジスタの数と、前記伝送用バッファ回路内の該導電型のトランジスタの数と、前記振幅増幅用バッファ回路内の該導電型のトランジスタの数が同じ数であり、
   前記クロック生成回路と前記伝送用バッファ回路と前記振幅増幅用バッファ回路のそれぞれに、１つ以上のバイアス調整用トランジスタを設け、
   前記クロック生成回路のバイアス調整を行う第１のバイアス信号と、前記伝送用バッファ回路と前記振幅増幅用バッファ回路のバイアス調整を行う第２のバイアス信号を分けて供給し、同時に前記バイアス調整をなされることを特徴とするクロック分配回路。
2. 前記クロック生成回路は、出力端子間にインダクタンスを設けることを特徴とする請求項１に記載のクロック分配回路。
3. 前記クロック生成回路は、一方の出力端子とグランド間と他方の出力端子とグランド間に、それぞれキャパシタンスを接続することを特徴とする請求項２に記載のクロック分配回路。
4. 前記振幅増幅用バッファ回路は、出力端子間にインダクタンスを設けることを特徴とする請求項１に記載のクロック分配回路。
5. 前記振幅増幅用バッファ回路は、一方の出力端子とグランド間と他方の出力端子とグランド間に、それぞれキャパシタンスを接続することを特徴とする請求項４に記載のクロック分配回路。
6. 前記バイアス調整用トランジスタは、前記振幅増幅用バッファ回路の出力の電位に基づいて調整することを特徴とする請求項１に記載のクロック分配回路。
7. 前記第１のバイアス信号は、前記クロック生成回路と別に設ける前記クロック生成回路と略同じ回路の出力の電位に基づいて生成されることを特徴とする請求項１に記載のクロック分配回路。
8. 前記第２のバイアス信号は、前記振幅増幅用バッファ回路の出力の電位に基づいて生成されることを特徴とする請求項１に記載のクロック分配回路。
9. 前記伝送用バッファ回路と前記振幅増幅用バッファ回路を構成する前記トランジスタのサイズは、略同じ比であることを特徴とする請求項１に記載のクロック分配装置。

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