JP2002083930A - 半導体装置 - Google Patents
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- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/24—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only
- G05F3/242—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only with compensation for device parameters, e.g. channel width modulation, threshold voltage, processing, or external variations, e.g. temperature, loading, supply voltage
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Abstract
(57)【要約】
【課題】多電源の入力回路を備えた半導体装置におい
て、基準電位に混入するノイズの影響を遮断しながら、
ダイサイズの増大を防止し得る半導体装置を提供する。 【解決手段】基準電位生成回路１１は、第一の外部電源
Ｖss1に基づいて基準電位Ｖrefを生成する。第一のフィ
ルタ１２は、基準電位Ｖrefが入力されるともに、第一
の外部電源Ｖss1が供給され、第二のフィルタ１４は基
準電位Ｖrefが入力されるとともに、第二の外部電源Ｖs
s2が供給される。第一の入力回路１３は、第一のフィル
タ１２の出力信号が入力されるとともに、第一の外部電
源Ｖss1が供給され、第二の入力回路１５は第二のフィ
ルタ１４の出力信号が入力されるとともに、第二の外部
電源Ｖss2が供給される。
て、基準電位に混入するノイズの影響を遮断しながら、
ダイサイズの増大を防止し得る半導体装置を提供する。 【解決手段】基準電位生成回路１１は、第一の外部電源
Ｖss1に基づいて基準電位Ｖrefを生成する。第一のフィ
ルタ１２は、基準電位Ｖrefが入力されるともに、第一
の外部電源Ｖss1が供給され、第二のフィルタ１４は基
準電位Ｖrefが入力されるとともに、第二の外部電源Ｖs
s2が供給される。第一の入力回路１３は、第一のフィル
タ１２の出力信号が入力されるとともに、第一の外部電
源Ｖss1が供給され、第二の入力回路１５は第二のフィ
ルタ１４の出力信号が入力されるとともに、第二の外部
電源Ｖss2が供給される。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体装置の内
部で生成された基準信号のノイズ対策に関し、詳しくは
挙動の異なる複数の内部電源を有する場合において、複
数の入力回路に入力される基準電位に対するノイズ対策
に関するものである。
部で生成された基準信号のノイズ対策に関し、詳しくは
挙動の異なる複数の内部電源を有する場合において、複
数の入力回路に入力される基準電位に対するノイズ対策
に関するものである。
【０００２】近年の半導体記憶装置は、多ビット化やダ
イサイズの大規模化にともない、外部から供給されるＶ
cc，Ｖss等の電源も多岐に亘っている。例えば、Ｉ／Ｏ
パッドのドライバ回路に供給する電源は、ＶccＱ，Ｖss
Ｑ等の専用電源が外部から供給され、デバイス内の通常
の周辺機能回路に供給される一般的なＶcc，Ｖss等とは
分離されている。また、周辺機能回路の中でも外部入力
ピンから入力される微小電圧をレベル変換する回路や、
微小電位差を判別するセンスアンプ等は、外的ノイズに
弱いため、ＤＬＬ（delay lock loop）回路等の消費電
力の大きい回路とは分離されている。この場合には、Ｖ
cc，Ｖssを供給する電源配線をそのパッドから分離する
ように構成される。
イサイズの大規模化にともない、外部から供給されるＶ
cc，Ｖss等の電源も多岐に亘っている。例えば、Ｉ／Ｏ
パッドのドライバ回路に供給する電源は、ＶccＱ，Ｖss
Ｑ等の専用電源が外部から供給され、デバイス内の通常
の周辺機能回路に供給される一般的なＶcc，Ｖss等とは
分離されている。また、周辺機能回路の中でも外部入力
ピンから入力される微小電圧をレベル変換する回路や、
微小電位差を判別するセンスアンプ等は、外的ノイズに
弱いため、ＤＬＬ（delay lock loop）回路等の消費電
力の大きい回路とは分離されている。この場合には、Ｖ
cc，Ｖssを供給する電源配線をそのパッドから分離する
ように構成される。
【０００３】
【従来の技術】図６は、半導体集積回路のセンスアンプ
を示すものであり、特開２０００−１１６４９号公報に
記載されたものである。
を示すものであり、特開２０００−１１６４９号公報に
記載されたものである。
【０００４】このセンスアンプは、内部電源電圧Ｖint
がローパスフィルタ１を介してノードＮ１に入力され、
ノードＮ１の電圧変化速度が次段のインバータ回路２に
入力される基準電圧Ｖrefの変化速度にあわせて調節さ
れる。
がローパスフィルタ１を介してノードＮ１に入力され、
ノードＮ１の電圧変化速度が次段のインバータ回路２に
入力される基準電圧Ｖrefの変化速度にあわせて調節さ
れる。
【０００５】このような構成により、内部電源電圧Ｖin
tの立ち上がり時には、ノードＮ２，Ｎ３の電位を一旦
上昇させた後、ノードＮ２，Ｎ３に内部電源電圧Ｖint
に基づく電位差が生じ、その電位差に基づいてラッチ部
３によりラッチ動作が行われる。
tの立ち上がり時には、ノードＮ２，Ｎ３の電位を一旦
上昇させた後、ノードＮ２，Ｎ３に内部電源電圧Ｖint
に基づく電位差が生じ、その電位差に基づいてラッチ部
３によりラッチ動作が行われる。
【０００６】従って、ノードＮ２，Ｎ３の電圧レベルが
不定な状態でのラッチ動作の開始を防止して、正常なラ
ッチ信号が出力される。また、内部電源電圧Ｖintが立
ち上がった後にも、共通の内部電源電圧Ｖintが供給さ
れる他の回路において、一時的に消費電流が増大してそ
の電圧レベルが急激に変動しても、ローパスフィルタ１
により内部電源電圧Ｖintの高周波ノイズが除去され
る。従って、内部電源電圧Ｖintの変動によるラッチ部
３の誤動作が防止される。
不定な状態でのラッチ動作の開始を防止して、正常なラ
ッチ信号が出力される。また、内部電源電圧Ｖintが立
ち上がった後にも、共通の内部電源電圧Ｖintが供給さ
れる他の回路において、一時的に消費電流が増大してそ
の電圧レベルが急激に変動しても、ローパスフィルタ１
により内部電源電圧Ｖintの高周波ノイズが除去され
る。従って、内部電源電圧Ｖintの変動によるラッチ部
３の誤動作が防止される。
【０００７】図７〜図１０は、半導体集積回路の内部電
源供給回路を示し、特開２０００−１２４７９７号公報
に記載されたものである。図７に示す内部電源供給回路
は、昇圧電源発生回路４と、制御電圧発生回路５ａ，５
ｂと、電源供給部６ａ〜６ｄとから構成される。
源供給回路を示し、特開２０００−１２４７９７号公報
に記載されたものである。図７に示す内部電源供給回路
は、昇圧電源発生回路４と、制御電圧発生回路５ａ，５
ｂと、電源供給部６ａ〜６ｄとから構成される。
【０００８】昇圧電源発生回路４は、電源Ｖcc2と電源
Ｖss2が供給され、発振器７から出力される所定周波数
の発振信号に基づいてポンピング動作を行い、昇圧電圧
Ｖpp1を第一及び第二の制御電圧発生回路５ａ，５ｂに
出力する。第一及び第二の制御電圧発生回路５ａ，５ｂ
は、同様な回路構成である。
Ｖss2が供給され、発振器７から出力される所定周波数
の発振信号に基づいてポンピング動作を行い、昇圧電圧
Ｖpp1を第一及び第二の制御電圧発生回路５ａ，５ｂに
出力する。第一及び第二の制御電圧発生回路５ａ，５ｂ
は、同様な回路構成である。
【０００９】第一の制御電圧発生回路５ａは、昇圧電圧
Ｖpp1と電源Ｖss1に基づいて、基準電圧Ｖrefより所定
電圧高い第一の制御電圧Ｖg1を生成し、第二の制御電圧
発生回路５ｂは、昇圧電圧Ｖpp1と電源Ｖss2に基づい
て、基準電圧Ｖrefより所定電圧高い第二の制御電圧Ｖg
2を生成する。
Ｖpp1と電源Ｖss1に基づいて、基準電圧Ｖrefより所定
電圧高い第一の制御電圧Ｖg1を生成し、第二の制御電圧
発生回路５ｂは、昇圧電圧Ｖpp1と電源Ｖss2に基づい
て、基準電圧Ｖrefより所定電圧高い第二の制御電圧Ｖg
2を生成する。
【００１０】第一の制御電圧Ｖg1は、図８に示すＤＬＬ
回路用電源供給部６ｂに入力される。ＤＬＬ回路用電源
供給部６ｂは、電源Ｖcc1、電源Ｖss1が供給され、所定
電圧の内部電源ＶiiＤを出力する。
回路用電源供給部６ｂに入力される。ＤＬＬ回路用電源
供給部６ｂは、電源Ｖcc1、電源Ｖss1が供給され、所定
電圧の内部電源ＶiiＤを出力する。
【００１１】第二の制御電圧Ｖg2は、電源供給部６ａあ
るいは図１０に示す電源供給部６ｄに入力される。電源
供給部６ａ，６ｄは、電源Ｖcc2、電源Ｖss2が供給さ
れ、所定電圧の内部電源ＶiiＳを出力する。
るいは図１０に示す電源供給部６ｄに入力される。電源
供給部６ａ，６ｄは、電源Ｖcc2、電源Ｖss2が供給さ
れ、所定電圧の内部電源ＶiiＳを出力する。
【００１２】なお、図９に示す電源供給部６ｃは、ＤＬ
Ｌ回路内の他の回路用の電源Ｖiiｎを生成するものであ
り、電源Ｖcc1，Ｖss1あるいは電源Ｖcc2，Ｖss2が供給
され、第一あるいは第二の制御電圧Ｖg1，Ｖg2に基づい
て電源Ｖiiｎを生成する。
Ｌ回路内の他の回路用の電源Ｖiiｎを生成するものであ
り、電源Ｖcc1，Ｖss1あるいは電源Ｖcc2，Ｖss2が供給
され、第一あるいは第二の制御電圧Ｖg1，Ｖg2に基づい
て電源Ｖiiｎを生成する。
【００１３】このような構成により、電源供給部６ｂ〜
６ｄでは、各制御電圧Ｖg1，Ｖg2がローパスフィルタ８
を介して入力されるため、各制御電圧Ｖg1，Ｖg2に発生
するノイズはローパスフィルタ８で吸収される。
６ｄでは、各制御電圧Ｖg1，Ｖg2がローパスフィルタ８
を介して入力されるため、各制御電圧Ｖg1，Ｖg2に発生
するノイズはローパスフィルタ８で吸収される。
【００１４】
【発明が解決しようとする課題】特開２０００−１１６
４９号公報に記載された従来例では、内部電源電圧Ｖin
tはローパスフィルタ１を介して入力されるが、基準電
圧Ｖrefはローパスフィルタを介することなく入力され
る。
４９号公報に記載された従来例では、内部電源電圧Ｖin
tはローパスフィルタ１を介して入力されるが、基準電
圧Ｖrefはローパスフィルタを介することなく入力され
る。
【００１５】すると、内部電源電圧Ｖintを生成する電
圧生成回路に供給される電源Ｖssと、基準電圧Ｖrefを
生成する基準電圧生成回路に供給される電源Ｖssと、セ
ンスアンプに供給される電源Ｖssとを共通の電源Ｖssで
構成する必要がある。
圧生成回路に供給される電源Ｖssと、基準電圧Ｖrefを
生成する基準電圧生成回路に供給される電源Ｖssと、セ
ンスアンプに供給される電源Ｖssとを共通の電源Ｖssで
構成する必要がある。
【００１６】このことは、デバイス内の各回路及び電源
配線のレイアウトに大きな制約を与えることになり、ダ
イサイズを大型化させる要因となる。特開２０００−１
２４７９７号公報に記載された従来例では、電源の異な
る複数の電源供給部に対し、各電源供給部と同じ電源が
供給される制御電圧発生回路をそれぞれ用意する必要が
ある。
配線のレイアウトに大きな制約を与えることになり、ダ
イサイズを大型化させる要因となる。特開２０００−１
２４７９７号公報に記載された従来例では、電源の異な
る複数の電源供給部に対し、各電源供給部と同じ電源が
供給される制御電圧発生回路をそれぞれ用意する必要が
ある。
【００１７】従って、多電源化されたデバイスでは、多
数の制御電圧発生回路をレイアウトする必要が生じ、ダ
イサイズを大型化させる要因となる。この発明の目的
は、多電源の入力回路を備えた半導体装置において、基
準電位に混入するノイズの影響を遮断しながら、ダイサ
イズの増大を防止し得る半導体装置を提供することにあ
る。
数の制御電圧発生回路をレイアウトする必要が生じ、ダ
イサイズを大型化させる要因となる。この発明の目的
は、多電源の入力回路を備えた半導体装置において、基
準電位に混入するノイズの影響を遮断しながら、ダイサ
イズの増大を防止し得る半導体装置を提供することにあ
る。
【００１８】
【課題を解決するための手段】基準電位生成回路は、第
一の外部電源に基づいて基準電位を生成する。第一のフ
ィルタは、前記基準電位が入力されるともに、前記第一
の外部電源が供給され、第二のフィルタは前記基準電位
が入力されるとともに、第二の外部電源が供給される。
第一の入力回路は、前記第一のフィルタの出力信号が入
力されるとともに、前記第一の外部電源が供給され、第
二の入力回路は前記第二のフィルタの出力信号が入力さ
れるとともに、前記第二の外部電源が供給される。
一の外部電源に基づいて基準電位を生成する。第一のフ
ィルタは、前記基準電位が入力されるともに、前記第一
の外部電源が供給され、第二のフィルタは前記基準電位
が入力されるとともに、第二の外部電源が供給される。
第一の入力回路は、前記第一のフィルタの出力信号が入
力されるとともに、前記第一の外部電源が供給され、第
二の入力回路は前記第二のフィルタの出力信号が入力さ
れるとともに、前記第二の外部電源が供給される。
【００１９】
【発明の実施の形態】以下、この発明を具体化した一実
施の形態を図面に従って説明する。図１は、同一基板で
の半導体装置内における各機能回路を示す。基準電位生
成回路１１は、電源Ｖcc1，Ｖss1が供給され、基準電位
Ｖrefを生成して出力する。
施の形態を図面に従って説明する。図１は、同一基板で
の半導体装置内における各機能回路を示す。基準電位生
成回路１１は、電源Ｖcc1，Ｖss1が供給され、基準電位
Ｖrefを生成して出力する。
【００２０】前記基準電位Ｖrefは、第一のローパスフ
ィルタ１２を介して第一機能回路中の第一の入力回路１
３に入力されるとともに、第二のローパスフィルタ１４
を介して第二機能回路中の第二の入力回路１５に入力さ
れる。
ィルタ１２を介して第一機能回路中の第一の入力回路１
３に入力されるとともに、第二のローパスフィルタ１４
を介して第二機能回路中の第二の入力回路１５に入力さ
れる。
【００２１】前記第一のローパスフィルタ１２は、抵抗
Ｒ１と容量Ｃ１で構成され、容量Ｃ１の一端は、前記第
一の入力回路１３の入力端子であるノードｎ１に接続さ
れ、容量Ｃ１の他端は電源Ｖss1に接続される。前記第
一の入力回路１３には電源Ｖcc1と電源Ｖss1が供給され
る。
Ｒ１と容量Ｃ１で構成され、容量Ｃ１の一端は、前記第
一の入力回路１３の入力端子であるノードｎ１に接続さ
れ、容量Ｃ１の他端は電源Ｖss1に接続される。前記第
一の入力回路１３には電源Ｖcc1と電源Ｖss1が供給され
る。
【００２２】前記第二のローパスフィルタ１４は、抵抗
Ｒ２と容量Ｃ２で構成され、容量Ｃ２の一端は、前記第
二の入力回路１５の入力端子であるノードｎ２に接続さ
れ、容量Ｃ２の他端は電源Ｖss2に接続される。前記第
二の入力回路１５には電源Ｖcc2と電源Ｖss2が供給され
る。
Ｒ２と容量Ｃ２で構成され、容量Ｃ２の一端は、前記第
二の入力回路１５の入力端子であるノードｎ２に接続さ
れ、容量Ｃ２の他端は電源Ｖss2に接続される。前記第
二の入力回路１５には電源Ｖcc2と電源Ｖss2が供給され
る。
【００２３】前記基準電位生成回路１１の具体的構成を
図２に従って説明する。この基準電位生成回路１１は、
差動回路１６と出力用ＰチャネルＭＯＳトランジスタＴ
r1及び抵抗Ｒ1〜Ｒ３とから構成される公知の回路であ
る。
図２に従って説明する。この基準電位生成回路１１は、
差動回路１６と出力用ＰチャネルＭＯＳトランジスタＴ
r1及び抵抗Ｒ1〜Ｒ３とから構成される公知の回路であ
る。
【００２４】そして、差動回路１６を構成するＮチャネ
ルＭＯＳトランジスタＴr2のゲートに定電圧Ｖfが供給
されると、ＮチャネルＭＯＳトランジスタＴr3のゲート
電位が定電圧Ｖfと一致するように動作し、このような
動作により所定の基準電位Ｖrefが出力される。
ルＭＯＳトランジスタＴr2のゲートに定電圧Ｖfが供給
されると、ＮチャネルＭＯＳトランジスタＴr3のゲート
電位が定電圧Ｖfと一致するように動作し、このような
動作により所定の基準電位Ｖrefが出力される。
【００２５】前記第一の入力回路１３の具体的構成を図
３に従って説明する。第一の入力回路１３は電源Ｖcc
1，Ｖss1が供給される差動回路１７と、第一の入力回路
１３から出力される内部電源Ｖddと電源Ｖss1が供給さ
れ、入力端子に電源Ｖss1が供給されるインバータ回路1
８と、出力用ＰチャネルＭＯＳトランジスタＴr4とから
構成される。
３に従って説明する。第一の入力回路１３は電源Ｖcc
1，Ｖss1が供給される差動回路１７と、第一の入力回路
１３から出力される内部電源Ｖddと電源Ｖss1が供給さ
れ、入力端子に電源Ｖss1が供給されるインバータ回路1
８と、出力用ＰチャネルＭＯＳトランジスタＴr4とから
構成される。
【００２６】そして、前記第一のローパスフィルタ１２
の出力信号が差動回路１７のＮチャネルＭＯＳトランジ
スタＴr5のゲートに入力され、前記インバータ回路１８
の出力信号がＮチャネルＭＯＳトランジスタＴr6のゲー
トに入力される。
の出力信号が差動回路１７のＮチャネルＭＯＳトランジ
スタＴr5のゲートに入力され、前記インバータ回路１８
の出力信号がＮチャネルＭＯＳトランジスタＴr6のゲー
トに入力される。
【００２７】このような構成により、基準電位Ｖrefに
基づいて、所定電圧の内部電源Ｖddを出力するように動
作する。前記第二の入力回路１５の具体的構成を図４に
従って説明する。第二の入力回路１５は電源Ｖcc2，Ｖs
s2が供給される差動回路１９と、第二の入力回路１５か
ら出力される内部電源Ｖddiと電源Ｖss2が供給され、入
力端子に電源Ｖss2が供給されるインバータ回路２０
と、出力用ＰチャネルＭＯＳトランジスタＴr7とから構
成される。
基づいて、所定電圧の内部電源Ｖddを出力するように動
作する。前記第二の入力回路１５の具体的構成を図４に
従って説明する。第二の入力回路１５は電源Ｖcc2，Ｖs
s2が供給される差動回路１９と、第二の入力回路１５か
ら出力される内部電源Ｖddiと電源Ｖss2が供給され、入
力端子に電源Ｖss2が供給されるインバータ回路２０
と、出力用ＰチャネルＭＯＳトランジスタＴr7とから構
成される。
【００２８】そして、前記第二のローパスフィルタ１４
の出力信号が差動回路１９のＮチャネルＭＯＳトランジ
スタＴr8のゲートに入力され、前記インバータ回路２０
の出力信号がＮチャネルＭＯＳトランジスタＴr9のゲー
トに入力される。
の出力信号が差動回路１９のＮチャネルＭＯＳトランジ
スタＴr8のゲートに入力され、前記インバータ回路２０
の出力信号がＮチャネルＭＯＳトランジスタＴr9のゲー
トに入力される。
【００２９】このような構成により、基準電位Ｖrefに
基づいて、所定電圧の内部電源Ｖddiを出力するように
動作する。次に、上記のように構成された入力回路部の
作用を説明する。
基づいて、所定電圧の内部電源Ｖddiを出力するように
動作する。次に、上記のように構成された入力回路部の
作用を説明する。
【００３０】基準電位生成回路１１と第一のローパスフ
ィルタ１２及び第一の入力回路１３とは共通の電源Ｖcc
1，Ｖss1が供給されているので、電源Ｖss1にノイズが
生じて基準電位Ｖrefにノイズが生じても、第一の入力
回路１３に供給される電源Ｖss1にも同相のノイズが生
じている。
ィルタ１２及び第一の入力回路１３とは共通の電源Ｖcc
1，Ｖss1が供給されているので、電源Ｖss1にノイズが
生じて基準電位Ｖrefにノイズが生じても、第一の入力
回路１３に供給される電源Ｖss1にも同相のノイズが生
じている。
【００３１】従って、基準電位Ｖrefのゆらぎに対し、
第一の入力回路１３のしきい値は相対的に変化はなく、
第一の入力回路１３から安定した内部電源Ｖddが出力さ
れる。
第一の入力回路１３のしきい値は相対的に変化はなく、
第一の入力回路１３から安定した内部電源Ｖddが出力さ
れる。
【００３２】電源Ｖss1にノイズが生じて、基準電位Ｖr
efにゆらぎが生じたとき、そのゆらぎは第二のローパス
フィルタ１４で吸収されるため、第二の入力回路１５に
は安定した基準電位Ｖrefが供給される。
efにゆらぎが生じたとき、そのゆらぎは第二のローパス
フィルタ１４で吸収されるため、第二の入力回路１５に
は安定した基準電位Ｖrefが供給される。
【００３３】電源Ｖss2にノイズが発生したとき、第一
の入力回路１３にはまったく影響がない。また、第二の
ローパスフィルタ１４では電源Ｖss2のゆらぎが発生す
ると、容量Ｃ２による容量結合により、ノードｎ２の電
位が電源Ｖss2のゆらぎと同相で変化する。
の入力回路１３にはまったく影響がない。また、第二の
ローパスフィルタ１４では電源Ｖss2のゆらぎが発生す
ると、容量Ｃ２による容量結合により、ノードｎ２の電
位が電源Ｖss2のゆらぎと同相で変化する。
【００３４】従って、第二のローパスフィルタ１４の出
力信号のゆらぎに対し、第二の入力回路1５のしきい値
は相対的に変化はなく、第二の入力回路１３から安定し
た内部電源Ｖddiが出力される。
力信号のゆらぎに対し、第二の入力回路1５のしきい値
は相対的に変化はなく、第二の入力回路１３から安定し
た内部電源Ｖddiが出力される。
【００３５】上記のように構成された入力回路部のレイ
アウトを図５に従って説明する。前記基準電位生成回路
１１、第一のローパスフィルタ１２及び第一の入力回路
１３には、配線Ｌ１を介して電源Ｖss1が供給される。
また、第一及び第二のローパスフィルタ１２，１４に
は、配線Ｌ３を介して基準電位Ｖrefが供給される。
アウトを図５に従って説明する。前記基準電位生成回路
１１、第一のローパスフィルタ１２及び第一の入力回路
１３には、配線Ｌ１を介して電源Ｖss1が供給される。
また、第一及び第二のローパスフィルタ１２，１４に
は、配線Ｌ３を介して基準電位Ｖrefが供給される。
【００３６】前記第二のローパスフィルタ１４および第
二の入力回路１５には、パッド２１から配線Ｌ２を介し
て電源Ｖss2が供給される。このようなレイアウトによ
り、共通の基準電位生成回路１１から第一及び第二のロ
ーパスフィルタ１２，１４を介して第一及び第二の入力
回路１３，１５に基準電位Ｖrefが供給される。
二の入力回路１５には、パッド２１から配線Ｌ２を介し
て電源Ｖss2が供給される。このようなレイアウトによ
り、共通の基準電位生成回路１１から第一及び第二のロ
ーパスフィルタ１２，１４を介して第一及び第二の入力
回路１３，１５に基準電位Ｖrefが供給される。
【００３７】上記のような構成では、次に示す作用効果
を得ることができる。 （１）電源Ｖss1にノイズが生じて基準電位Ｖrefにノイ
ズが生じても、第一の入力回路１３から安定した内部電
源Ｖddを出力することができる。
を得ることができる。 （１）電源Ｖss1にノイズが生じて基準電位Ｖrefにノイ
ズが生じても、第一の入力回路１３から安定した内部電
源Ｖddを出力することができる。
【００３８】（２）基準電位Ｖrefにノイズが生じて
も、そのノイズは第二のローパスフィルタ１４で吸収さ
れるため、第二の入力回路１５には安定した基準電位Ｖ
refが供給される。従って、第二の入力回路１３から安
定した内部電源Ｖddiを出力することができる。
も、そのノイズは第二のローパスフィルタ１４で吸収さ
れるため、第二の入力回路１５には安定した基準電位Ｖ
refが供給される。従って、第二の入力回路１３から安
定した内部電源Ｖddiを出力することができる。
【００３９】（３）電源Ｖss2にノイズが発生しても、
第二のローパスフィルタ１４では容量Ｃ２による容量結
合により、ノードｎ２の電位が電源Ｖss2のゆらぎと同
相で変化する。従って、第二のローパスフィルタ１４の
出力信号のゆらぎに対し、第二の入力回路1５のしきい
値は相対的に変化はなく、第二の入力回路１３から安定
した内部電源Ｖddiを出力することができる。
第二のローパスフィルタ１４では容量Ｃ２による容量結
合により、ノードｎ２の電位が電源Ｖss2のゆらぎと同
相で変化する。従って、第二のローパスフィルタ１４の
出力信号のゆらぎに対し、第二の入力回路1５のしきい
値は相対的に変化はなく、第二の入力回路１３から安定
した内部電源Ｖddiを出力することができる。
【００４０】（４）共通の基準電位生成回路１１から各
入力回路１３，１５に基準電位Ｖrefを供給することが
できる。従って、複数の基準電位を各入力回路に供給す
るための複数本の配線をレイアウトする必要がないの
で、ダイサイズを縮小することができる。
入力回路１３，１５に基準電位Ｖrefを供給することが
できる。従って、複数の基準電位を各入力回路に供給す
るための複数本の配線をレイアウトする必要がないの
で、ダイサイズを縮小することができる。
【００４１】（５）共通の基準電位生成回路１１から各
入力回路１３，１５に基準電位Ｖrefを供給することが
できる。従って、多電源に対応した基準電位発生回路を
設ける必要がないので、ダイサイズを縮小することがで
きる。
入力回路１３，１５に基準電位Ｖrefを供給することが
できる。従って、多電源に対応した基準電位発生回路を
設ける必要がないので、ダイサイズを縮小することがで
きる。
【００４２】前記実施の形態は、次に示すように変更す
ることもできる。 ・電源Ｖss1，電源Ｖss2は共通のパッドからそれぞれ独
立した配線で所要の回路に供給する構成としてもよい。 ・第一の入力回路１３において、差動回路１７のトラン
ジスタＴr6に内部電源Ｖddを直接に入力し、あるいは内
部電源Ｖddと電源Ｖss1の電位差を抵抗分割で分圧した
電位を入力してもよい。 ・第二の入力回路１５において、差動回路１９のトラン
ジスタＴr9に内部電源Ｖddiを直接に入力し、あるいは
内部電源Ｖddiと電源Ｖss2の電位差を抵抗分割で分圧し
た電位を入力してもよい。 ・第一及び第二の入力回路１３，１５は、差動回路以外
の回路で構成することもできる。 ・第一及び第二のローパスフィルタ１２，１４を構成す
る抵抗は、拡散抵抗、ポリシリコン抵抗あるいはその他
の構成としてもよい。 ・第一及び第二のローパスフィルタ１２，１４を構成す
る容量は、ＭＯＳ容量、金属容量あるいはその他の構成
としてもよい。
ることもできる。 ・電源Ｖss1，電源Ｖss2は共通のパッドからそれぞれ独
立した配線で所要の回路に供給する構成としてもよい。 ・第一の入力回路１３において、差動回路１７のトラン
ジスタＴr6に内部電源Ｖddを直接に入力し、あるいは内
部電源Ｖddと電源Ｖss1の電位差を抵抗分割で分圧した
電位を入力してもよい。 ・第二の入力回路１５において、差動回路１９のトラン
ジスタＴr9に内部電源Ｖddiを直接に入力し、あるいは
内部電源Ｖddiと電源Ｖss2の電位差を抵抗分割で分圧し
た電位を入力してもよい。 ・第一及び第二の入力回路１３，１５は、差動回路以外
の回路で構成することもできる。 ・第一及び第二のローパスフィルタ１２，１４を構成す
る抵抗は、拡散抵抗、ポリシリコン抵抗あるいはその他
の構成としてもよい。 ・第一及び第二のローパスフィルタ１２，１４を構成す
る容量は、ＭＯＳ容量、金属容量あるいはその他の構成
としてもよい。
【００４３】
【発明の効果】以上詳述したように、この発明は多電源
の入力回路を備えた半導体装置において、基準電圧から
入力されるノイズの影響を遮断しながら、ダイサイズの
縮小を図り得る半導体装置を提供することができる。
の入力回路を備えた半導体装置において、基準電圧から
入力されるノイズの影響を遮断しながら、ダイサイズの
縮小を図り得る半導体装置を提供することができる。
【図１】 一実施の形態を示す回路図である。
【図２】 基準電位生成回路を示す回路図である。
【図３】 第一の入力回路を示す回路図である。
【図４】 第二の入力回路を示す回路図である。
【図５】 チップレイアウトを示す説明図である。
【図６】 第一の従来例を示す回路図である。
【図７】 第二の従来例を示す回路図である。
【図８】 第二の従来例を示す回路図である。
【図９】 第二の従来例を示す回路図である。
【図１０】 第二の従来例を示す回路図である。
【符号の説明】 １１ 基準電位生成回路 １２ 第一のフィルタ １３ 第一の入力回路 １４ 第二のフィルタ １５ 第二の入力回路 Ｖss1 第一の外部電源 Ｖss2 第二の外部電源 Ｖref 基準電位
───────────────────────────────────────────────────── フロントページの続き (72)発明者 加藤 好治 愛知県春日井市高蔵寺町二丁目1844番２ 富士通ヴィエルエスアイ株式会社内 (72)発明者 横山 高広 愛知県春日井市高蔵寺町二丁目1844番２ 富士通ヴィエルエスアイ株式会社内 Ｆターム(参考） 5F038 BG04 BH02 BH03 BH19 CD02 CD03 DF11 EZ20
Claims (5)
- 【請求項１】 第一の外部電源に基づいて基準電位を生
成する基準電位生成回路と、 前記基準電位が入力されるともに、前記第一の外部電源
が供給される第一のフィルタと、 前記基準電位が入力されるとともに、第二の外部電源が
供給される第二のフィルタと、 前記第一のフィルタの出力信号が入力されるとともに、
前記第一の外部電源が供給される第一の入力回路と、 前記第二のフィルタの出力信号が入力されるとともに、
前記第二の外部電源が供給される第二の入力回路とを備
えたことを特徴とする半導体装置。 - 【請求項２】 前記第二の外部電源は、異なる電位の複
数の電源とし、前記第二のフィルタ及び第二の入力回路
は、各第二の外部電源に対応して複数設けたことを特徴
とする請求項１記載の半導体装置。 - 【請求項３】 前記第一の外部電源と第二の外部電源
は、同一のパッドから異なる電源配線を介して供給され
ることを特徴とする請求項１乃至２のいずれかに記載の
半導体装置。 - 【請求項４】 前記第一及び第二の外部電源は、接地電
源であることを特徴とする請求項１乃至３のいずれかに
記載の半導体装置。 - 【請求項５】 前記第一及び第二のフィルタは、抵抗と
容量とで構成したことを特徴とする請求項１乃至４のい
ずれかに記載の半導体装置。
Priority Applications (4)
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Applications Claiming Priority (1)
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|---|---|---|---|
| JP2000273812A JP2002083930A (ja) | 2000-09-08 | 2000-09-08 | 半導体装置 |
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|---|---|
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ID=18759681
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000273812A Pending JP2002083930A (ja) | 2000-09-08 | 2000-09-08 | 半導体装置 |
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Cited By (4)
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|---|---|---|---|---|
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| JP2009071799A (ja) * | 2007-09-10 | 2009-04-02 | Hynix Semiconductor Inc | バッファ回路 |
| CN107017024A (zh) * | 2015-12-18 | 2017-08-04 | 瑞萨电子株式会社 | 半导体装置和半导体集成电路 |
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| US7808308B2 (en) * | 2009-02-17 | 2010-10-05 | United Microelectronics Corp. | Voltage generating apparatus |
| US8669808B2 (en) * | 2009-09-14 | 2014-03-11 | Mediatek Inc. | Bias circuit and phase-locked loop circuit using the same |
| US8357584B2 (en) * | 2009-11-10 | 2013-01-22 | Globalfoundries Inc. | Metal capacitor design for improved reliability and good electrical connection |
| US8666848B1 (en) * | 2011-10-04 | 2014-03-04 | Amazon Technologies, Inc. | Continuous planning review system |
| US8810304B2 (en) * | 2012-09-28 | 2014-08-19 | Intel Corporation | Adaptive power gating and regulation |
| US9875963B2 (en) * | 2014-12-19 | 2018-01-23 | Toshiba Memory Corporation | Semiconductor device |
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| US6052012A (en) * | 1998-06-29 | 2000-04-18 | Cisco Technology, Inc. | Method and apparatus for clock uncertainly minimization |
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-
2000
- 2000-09-08 JP JP2000273812A patent/JP2002083930A/ja active Pending
-
2001
- 2001-08-13 US US09/927,371 patent/US6472929B2/en not_active Expired - Fee Related
- 2001-08-28 TW TW090121167A patent/TW520505B/zh not_active IP Right Cessation
- 2001-09-06 KR KR1020010054625A patent/KR20020020214A/ko not_active Application Discontinuation
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007109337A (ja) * | 2005-10-14 | 2007-04-26 | Elpida Memory Inc | 半導体メモリ装置及びメモリモジュール |
| US7889584B2 (en) | 2005-10-14 | 2011-02-15 | Elpida Memory Inc. | Semiconductor memory device having input first-stage circuit |
| JP2007220901A (ja) * | 2006-02-16 | 2007-08-30 | Elpida Memory Inc | 半導体装置 |
| JP2009071799A (ja) * | 2007-09-10 | 2009-04-02 | Hynix Semiconductor Inc | バッファ回路 |
| CN107017024A (zh) * | 2015-12-18 | 2017-08-04 | 瑞萨电子株式会社 | 半导体装置和半导体集成电路 |
| CN107017024B (zh) * | 2015-12-18 | 2021-04-16 | 瑞萨电子株式会社 | 半导体装置和半导体集成电路 |
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