KR910005489Y1 - 다이나믹 논리 익스클루시브 노아 집적회로 - Google Patents

Abstract

내용 없음.

Description

다이나믹 논리 익스클루시브 노아 집적회로

제 1 도는 종래의 익스클루시브 노아회로.

제 2 도는 본 고안에 따른 회로도.

제 3 도는 본 고안에 따른 동작파형도.

* 도면의 주요부분에 대한 부호의 설명

N1-N3 : N모스트랜지스터 P1 : P모스트랜지스터

본 고안은 다이나믹 논리 회로에 있어서 다이나믹 익스클루시브 노아(Dynamic Exclusive-NOR)회로에 관한 것이다.

일반적으로 반도체 칩 설계시 익스클루시브 노아(이하 "X-NOR"이라 칭함)회로를 많이 이용하게 된다. 상기 익스클루시브-노아 게이트는 양 입력이 같을때와 다를때를 구분하여 소정 논리 신호를 발생하는 것으로 두 입력이 같을때 "하이"이고, 다를때 "로우"의 논리를 발생한다. 그리고 또한 논리호로는 스테이틱 논리 회로와 다이나믹 논리회로로 구분되는데, 스테이틱 논리회로는 제 1 도의 종래 회로와 같이 양입력(A, B)의 상태에 따라 정적으로 소정의 출력을 발생하지만, 다이나믹 논리회로 또는 클럭 논리회로(clocked Logic)는 전력과 회로면적의 절감, 속도의 향상이라는 점에서 스테이틱 논리회로보다도 월등한 것으로 알려져 있으며, 기본적인 특성은 클럭이 없는 동안 상기 논리 레벨을 유지하기 위해 용량적(sofy) 노드에 전하를 저장한다는 것이다. 스테이틱 논리 회로에 비해 적은 수의 모스(MOS)소자를 사용하여 쉬프트 레지스터나 D형 플립플롭을 만들수 있고 시스템 타이밍에 관한 문제를 간소화 시킬수 있으며, 비교적 작은 면적의 칩의 사용되므로 기능에 비해 값이 싸고, 부하 소자가 온되어 있는 경우에만 전력이 소모되도록 회로를 설계할수 있으므로 전력 소모가 적은 것이 장점이다.

상기한 바와 같이 종래의 X-NOR회로를 구성할려면 최소한의 트랜지스터 갯수는 10개이상의 소요되고 칩면적이 커지는 결점이 있었다.

따라서 본 고안의 목적인 다이나믹 논리회로의 기본특성을 이용하여 트랜지스터의 수를 최소화하고 반도체 설계시 칩에 있어 논리회로의 집적도를 높일수 있는 회로를 제공함에 있다.

본 고안의 다른 목적은 다이나믹 논리로도 X-NOR회로를 구현할수 있으므로 기타 다른 회로에 용이하게 응용할수 있는 회로를 제공함에 있다.

이하 본 고안을 첨부된 도면을 참조하여 상세히 설명한다.

제 2 도는 본 고안에 따른 회로도로써 P1는 P모스트랜지스터, N1-N3는 N모스트랜지스터, C1는 기생 캐패시터로써 실제로 구성된 캐패시터가 아니라 집적회로내에 존재하는 캐패시터이다.

클럭단(CLK)이 상기 N, P모스트랜지스터(P1, N1)의 게이트에 연결되고 상기 P모스트랜지스터(P1)는 다이오드로 형성되며, 상기 N, P모스트랜지스터 드레인 노드(10)에 출력단(Q)이 연결되고 상기 출력단(Q)으로부터 접지간에 기생 캐패시터(C1)가 연결되도록 하며, 상기 N모스트랜지스터(N1)의 소오스단 노드(20)에 N모스트랜지스터(N2, N3)의 드레인단이 연결되고, 상기 N모스트랜지스트(N2, N3)의 게이트에 제 1, 2 입력신호단(A, B)이 소오스단과 동시에 연결되도록 구성된다.

제 3 도는 본 고안에 따른 제 2 도의 동작파형도로서 (3a)는 클럭단(CLK)의 입력신호이고, (3b), (3c)는 제 1, 2 입력신호단(A, B)입력상태 파형이고, (3d)는 출력단(Q)의 출력 상태 파형도이다.

이하 본 고안의 구체적 일실시예를 제 2, 3 도를 참조하여 상세히 설명하면 제 3 도의 주어진 파형과 같이 클럭신호(3a)가 "로우"일때 출력단(Q)는 프리차아지되고 클럭(3a)이 "하이"일때 제 1, 2 입력신호단(A, B)이 데이타에 의해 출력단(Q)의 내용이 결정된다.

제 2 도에 캐패시터(C1)은 반도체 칩에 실제로 설계해 놓지 않은 기생 개패시턴스이므로 상기 기생 캐패시턴스는 제 2 도회로의 뒷단에 트랜지스터의 게이트, 또는 그밖의 레이아웃(Layout)형태에 의해서 자연적으로 생기며, 이것은 공지의 사실이다.

제 2 도에 클럭이 "로우"일때 P모스트랜지스터(P1)은 온되고 N모스트랜지스터(N1)은 오프되어 캐패시터(C1)에는 VDD까지 전압이 프리차아지된다. 이때 N모스트랜지스터(N1)은 오프되었으므로 출력단(Q)에 영향을 미치지 못한다.

클럭신호(3a)가 "하이"가 되면 P모스트랜지스터(P1)은 오프되기 때문에 출력단(Q)는 VDD와 연결이 되고, 대신에 N모스트랜지스터(N1)이 온이되므로 제 1, 2 입력신호단(A, B)에 의해 출력단(Q)의 값이 결정된다. 우선 제 1, 2 입력단(A, B)이 모두 "로우"이면 N모스트랜지스터(N2, N3)는 모두 오프되므로 캐패시터(C1)에 프리차이지된 전하는 고립된 상태가 된다.

따라서 출력단(Q)는 VDD값을 그대로 유지하여 논리 "하이"가 된다. 반대로 제 1, 2 입력단(A, B)이 모두 하이이면 N모스트랜지스터(N2, N3)가 모두 온되지만 출력단(Q)의 전위와 제 1, 2 입력단(A, B)의 전위는 모두 VDD로 같으므로 출력단(Q)는 논리 "하이"를 유지한다. 다음 제 1 입력(A)는 하이이고 제 2 입력단(B)는 로우일때 N모스트랜지스터(N3)는 온되고 N모스트랜지스터(N2)는 오프된다. 이때 N모스트랜지스터(N3)의 소스는 논리 로우인 제 2 입력단(B)에 연결되어 있으므로 캐패시터(C1)에 프리차이지되어 있던 전하가 N모스트랜지스터(N2, N3)를 거쳐서 모두 방전된다. 따라서 출력단(Q)는 접지의 전위와 같아지고 논리로우인 상태가 된다.

제 1 입력단(A)이 "로우"이고, 제 2 입력단(B)이 하이일때도 제 1 입력단(A)이 하이이고, 제 2 입력단(B)이 로우일때와 같이 캐패시터(C1)의 전하가 N모스트랜지스터(N1, N2)로 방전되어 출력단(Q)는 논리 "로우"가 된다.

상술한 바와 같이 반도체 칩상에서 X-NOR를 최소한의 트랜지스터로 구성이 가능하므로 반도체 칩 설계의 면적이 줄어들고 다이나믹 논리로도 X-NOR회로를 구성할수 있으므로 다양한 회로에 응용할 수 있는 이점이 있다.

Claims (3)

1. 바이스테이블 상태로 구성된 입력측의 회로를 통하여 임의의 입력논리 회로를 받아들이는 다이나믹 논리회로에 있어서, 출력단과, 전원전압과 상기 출력단 사이에 연결되고 외부에서 입력되는 소정의 클럭에 따라 상기 출력단을 프리차아지 하는 제 1 수단, 상기 출력단과 상기 입력측의 회로 사이에 연결되고 상기 소정의 클럭에 따라 상기 제 1 수단과는 상보적으로 동작하는 제 2 수단을 구비하여, 상기 소정의 클럭이 제 1 상태에 있는 경우에는 상기 출력단이 전원전압단과 연결되고, 상기 소정의 클럭이 제 2 상태에 있는 경우에는 상기 출력단이 상기 입력측의 회로와 연결됨을 특징으로 하는 다이나믹 논리회로.
2. 제 1 항에 있어서, 상기 제 1 수단이 상기 전원전압과 상기 출력단 사이에 도전통로가 연결되고 상기 소정의 클럭에 게이트가 연결된 피형 전계효과 트랜지스터로 됨을 특징으로 하는 다이나믹 논리회로.
3. 제 1 항에 있어서, 상기 제 2 수단이 상기 출력단과 상기 입력측의 회로에 도전통로가 연결되고 상기 소정의 클럭에 게이트가 연결된 앤형 전계효과 트랜지스터로 됨을 특징으로 하는 다이나믹 회로.