JP2007220901A - 半導体装置 - Google Patents

Abstract

【課題】入力回路での参照電圧のノイズマージンをより確保する。
【解決手段】参照電圧Ｖｒｅｆを入力するパッド１４と、入力回路１３と、入力回路１３の入力端とパッド１４との間に接続される抵抗素子Ｒ１と、入力回路１３の入力端と半導体チップ１１ａ内の電源ＶＤＤとの間に接続される容量素子Ｃ１と、入力回路１３の入力端と半導体チップ１１ａ内のグランドＶＳＳとの間に接続される容量素子Ｃ２と、を備える。抵抗素子Ｒ１の抵抗値を、参照電圧Ｖｒｅｆの給電網のインピーダンス特性を元に定める。
【選択図】図１

Description

本発明は、半導体装置に関し、特に参照電圧を参照して入力信号の論理値を決定する半導体装置に関する。

情報処理装置などで用いられる半導体装置には、外部から基準電圧である参照電圧（Ｖｒｅｆ）が供給され、この参照電圧を元に入力信号の論理値をレシーバで決定するものがある。そのような半導体装置の例に、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）等のメモリチップがある。このような半導体装置は、例えば２つの論理値を取り扱う場合に、参照電圧よりある一定電圧以上大きい入力電圧を論理値「１」として読み取り、参照電圧よりある一定電圧以上小さい入力電圧を論理値「０」として読み取る。

ところで、近年、半導体装置が取り扱う信号の高速化に伴い、参照電圧へのノイズ重畳による論理不具合で半導体装置が誤動作を起こす現象が顕在化しつつある。これら半導体装置の安定動作のための十分なノイズマージンを確保するには、参照電圧における低ノイズ化が必須である。

従来の参照電圧を低ノイズ化する半導体装置実装技術には、給電網に一定以上の抵抗値を入れることで参照電圧に生ずるノイズによる振動ノイズを減衰振動から過減衰に変えて短時間に電源の揺れを抑える技術（特許文献１参照）が知られている。また、参照電圧の配線に静電容量を付加することでノイズを除去する技術（特許文献２参照）が知られている。

特開２００６−３２８２３号公報 特開２０００−１１３００３号公報

本発明者の検討に拠れば、参照電圧に関係するノイズには、以下の５種類が存在することが明らかになった。

（１）第１のノイズは、ＤＣドロップ、すなわちＤＣ的な電位の降下によるノイズである。２値論理を取り扱う半導体装置では、参照電圧を電源とグランド間の中間電位に取るのが一般的である。しかし、給電経路の抵抗が大きいと、この給電経路でのＤＣ電位降下が大きくなり、本来あるべき中間電位よりも低く（あるいは高く）なってしまう。

（２）第２のノイズは、コモンモードの電源・グランドノイズ、すなわち電源・グランドが同相で揺れる場合に参照電圧に発生するノイズである。例えば、半導体メモリのリード命令時の同時駆動出力ノイズ（Ｓｉｍｕｌｔａｎｅｏｕｓ Ｓｗｉｔｃｈｉｎｇ Ｏｕｔｐｕｔ Ｎｏｉｓｅ ： ＳＳＯノイズ）などが相当する。

（３）第３のノイズは、ディファレンシャルモードの電源・グランドノイズ、すなわち電源・グランドが逆相で揺れる場合に参照電圧に発生するノイズである。例えば、半導体装置内のコア回路動作時に発生する電源・グランドノイズなどが相当する。

（４）第４のノイズは、減衰振動ノイズ、すなわちコア回路等のスイッチによって参照電圧のラインに電流が励振されたときに発生する減衰振動型のノイズである。半導体パッケージや半導体チップの参照電圧の給電網の給電経路を２次回路的な電気回路に見立てたとき、２次回路の電気方程式から求められる条件式により、給電回路に発生するノイズ電流が不足減衰振動の条件を満たす場合に起こる。

（５）第５のノイズは、外来ノイズ、すなわち半導体チップ外で発生した参照電圧とグランド（または電源）間の電位差変動ノイズである。例えば参照電圧の配線に隣接した配線との電磁的結合で生じるクロストークノイズなどがある。

ところで、特許文献１に記載の半導体装置では参照電圧の給電網に直列に抵抗を挿入するため、その抵抗が大き過ぎると、ＤＣ的な電圧降下が挿入抵抗部で発生し、ノイズマージンをＤＣ的に狭めてしまう。また、抵抗のみでは電源・グランドノイズの揺れに対して参照電圧が追従できないため、電源・グランドのコモンモード的な揺れに対して弱くなってしまう。

この様子を、図９を用いて説明する。図９において、Ｖｄｄｑは電源電位の変動を示し、Ｖｓｓはグランドの電位の変動を示し、Ｓｉｇｎａｌは信号の一例としてＶｄｄｑの揺れに追従する信号（例えばリターンパスがグランドではなく電源であるような信号）を示す。また、このＳｉｇｎａｌの本来の論理値を「Ｓｉｇｎａｌの論理値」（０１１００１１）に示す。Ｖｒｅｆ２が特許文献１における参照電圧に相当する。Ｖｒｅｆ２は、外のノイズに対して追従せず、常に一定電位を保とうとする。このため、時間帯Ｂに示すような電源・グランドが同位相で大きく揺れるコモンモードノイズ発生時には、ノイズマージンが小さくなってしまう（図９のポイントＢ）。

一方、グランドをリファレンスとして静電容量を付加した特許文献２に記載の半導体装置では、減衰振動ノイズや電源・グランドに逆相のノイズが発生した場合、それらノイズに対する低減効果が小さい。

この様子を、再び図９を用いて説明する。図９において、Ｖｒｅｆ１が特許文献２における参照電圧に相当する。この場合、Ｖｒｅｆ１は、Ｖｓｓのみに追従して揺れるので、時間帯Ａに示すような電源・グランドが逆位相で大きく揺れるディファレンシャルモードノイズ発生時には、ノイズマージンが小さくなってしまう（図９のポイントＡ）。

本発明では、参照電圧の配線に直列に接続された抵抗素子と、ＶｒｅｆとＶｓｓおよび／またはＶｄｄ間に挿入した容量素子とを適切に組み合わせることで、参照電圧の低ノイズ化を実現する。具体的には、以下の３つの技術のいずれかを適用することでレシーバ（入力回路）での参照電圧のノイズマージンを確保する。

第１の技術は、参照電圧の給電網に直列の保護抵抗と、電源・グランドの両方にリファレンスを取る補償容量との組み合わせによるものである。

第２の技術は、参照電圧の給電網に直列の保護抵抗と、電源・グランドの両方にリファレンスを取る補償容量と、補償容量と電源またはグランド間に挿入した抵抗との、組み合わせによるものである。

第３の技術は、参照電圧の給電網に直列に半導体装置の動作によって抵抗値が変わる可変保護抵抗と、電源またはグランドの片方にリファレンスを取る補償容量との組み合わせによるものである。

第１の技術では、補償容量のリファレンスを電源・グランドの両方からとることで、第２および第３のノイズを抑える。さらに所定の値以上の保護抵抗を用いることで、第４のノイズを抑え、また保護抵抗と補償容量の組み合わせでローパスフィルタ（Ｌｏｗ Ｐａｓｓ Ｆｉｌｔｅｒ： ＬＰＦ）を構成することで第５のノイズを抑える。また、保護抵抗値を大き過ぎない適度な値に選ぶことで、第１のノイズも最小限に抑える。

第２の技術は、参照電圧の配線に直列に存在する保護抵抗の抵抗値を小さくし、その分容量側に必要な抵抗を挿入することで、第１の技術よりＤＣドロップを小さくできる技術である。ただし、外来ノイズに対する耐性は、第１の技術より低くなる。

第３の技術では、可変保護抵抗を用いることで、半導体装置の動作に応じて、その動作で発生するノイズをもっとも下げるように抵抗値を変えながら、第１〜第５のノイズを抑えるものである。

より具体的には、本発明の１つのアスペクトに係る半導体装置は、参照電圧を入力する入力端子と、入力回路と、入力回路の入力端と入力端子との間に接続される第１の抵抗素子と、入力端と半導体装置内の電源配線との間に接続される第１の容量素子と、入力端と半導体装置内の接地配線との間に接続される第２の容量素子と、を備える。

第１の展開形態の半導体装置において、第１の抵抗素子の抵抗値を、参照電圧の給電網のインピーダンス特性を元に定めることが好ましい。

第２の展開形態の半導体装置において、（ａ）第１の抵抗素子と第１および第２の容量素子の並列接続とで構成される低域通過フィルタの遮断周波数が半導体装置のクロック周波数になるような第１の抵抗素子における第１の抵抗値、（ｂ）参照電圧用配線と接地配線からなる給電網の２次回路が過減衰条件を満たすような第１の抵抗素子における第２の抵抗値、（ｃ）参照電圧用配線と電源配線からなる給電網の２次回路が過減衰条件を満たすような第１の抵抗素子における第３の抵抗値、の内で最も大きな抵抗値を第１の抵抗素子の抵抗値とすることが好ましい。

第３の展開形態の半導体装置において、第１の容量素子を、第１の容量素子と第２の抵抗素子との縦続接続回路に置き換え、第２の容量素子を、第２の容量素子と第３の抵抗素子との縦続接続回路に置き換えてもよい。

第４の展開形態の半導体装置において、第１の容量素子と第２の容量素子の容量比を、入力回路におけるノイズ感度を元に定めることが好ましい。

第５の展開形態の半導体装置において、容量比は、入力回路の入力端の電圧レベルが接地側になる時のノイズ耐性電圧と電源側になる時のノイズ耐性電圧との比であることが好ましい。

第６の展開形態の半導体装置において、第２の抵抗素子の抵抗値と第１の抵抗素子の抵抗値との和は、参照電圧用配線と電源配線からなる給電網の２次回路が過減衰条件を満たすような値であり、第３の抵抗素子の抵抗値と第１の抵抗素子の抵抗値との和は、参照電圧用配線と接地配線からなる給電網の２次回路が過減衰条件を満たすような値であることが好ましい。

本発明の他のアスペクトに係る半導体装置は、参照電圧を入力する入力端子と、入力回路と、入力回路の入力端と入力端子との間に接続される可変抵抗素子と、入力端と半導体装置内の電源または接地配線との間に接続される容量素子と、可変抵抗素子の抵抗値を制御する抵抗制御回路と、を備える。

第７の展開形態の半導体装置において、可変抵抗素子は、制御端子の電圧が抵抗制御回路によって制御されるＭＯＳトランジスタを含むことが好ましい。

第８の展開形態の半導体装置において、抵抗制御回路は、可変抵抗素子の抵抗値が、（ａ）可変抵抗素子と容量素子とで構成される低域通過フィルタの遮断周波数が半導体装置のクロック周波数になるような可変抵抗素子における抵抗値、（ｂ）容量素子が電源配線に接続される場合には参照電圧用配線と電源配線とからなる給電網の２次回路が過減衰条件を満たし、容量素子が接地配線に接続される場合には参照電圧用配線と接地配線とからなる給電網の２次回路が過減衰条件を満たすような可変抵抗素子における抵抗値、の２値を少なくとも取るように制御することが好ましい。

第９の展開形態の半導体装置において、抵抗制御回路は、半導体装置の動作モードに応じて可変抵抗素子の抵抗値を制御することが好ましい。

第１０の展開形態の半導体装置において、半導体装置は、ＤＲＡＭであって、動作モードは、該ＤＲＡＭに対するコマンドによって定められることが好ましい。

第１１の展開形態の半導体装置において、抵抗制御回路は、コマンドの発生に引き続く時間経過に応じて可変抵抗素子の抵抗値を制御することが好ましい。

第１２の展開形態の半導体装置において、抵抗制御回路は、コマンドが第１のコマンド群に含まれる場合にはコマンドの実行時に可変抵抗素子の抵抗値を下げ、コマンドが第２のコマンド群に含まれる場合にはコマンドの実行後の所定時間経過後に一定時間可変抵抗素子の抵抗値を下げるように制御することが好ましい。

本発明によれば、参照電圧のノイズを低減して入力回路での参照電圧のノイズマージンをより確保することができる。したがって、半導体装置の高速動作におけるさらなる安定性向上を図ることができる。

実施の形態を説明する前に、課題中に挙げた５つのノイズのうち、（２）、（３）、（４）のノイズの発生原理について説明する。この説明の理由は、これら３つのノイズの振る舞いが、抵抗値の選択や容量の配置に大きく影響するからである。これら３つのノイズに関する説明の後、（１）〜（５）のノイズを小さく抑えるためのレシーバ側の要求を纏め、最後にそれらノイズ低減を実現する実施の形態を説明する。

最初に（２）、（３）、（４）のノイズの発生原理を説明する。ノイズ（２）、（３）、（４）のうち、まずノイズ（２）、（３）の説明のために同時駆動出力ノイズ（Ｓｉｍｕｌｔａｎｅｏｕｓ Ｓｗｉｔｃｈｉｎｇ Ｏｕｔｐｕｔノイズ： ＳＳＯノイズ）を例に挙げる。特許文献１にも説明されるように、ＳＳＯノイズには給電系から信号経路に急峻な電流が流れることで生ずるＯｆｆ−ｃｈｉｐ間のノイズ（Ｏｆｆ−Ｃｈｉｐ ＳＳＯノイズ）と、チップ内コア回路の動作によって給電回路ループに電流が流れることで生ずるＯｎ−Ｃｈｉｐのノイズ（Ｏｎ−Ｃｈｉｐ ＳＳＯノイズ）との２種のノイズがある。

まず、Ｏｆｆ−Ｃｈｉｐ ＳＳＯノイズの発生原理を図１０を用いて説明する。図１０に、出力バッファのＣＭＯＳ回路の切替によりチップ外へ電気信号を伝送する半導体装置の内部回路の模式図を示す。半導体装置は、半導体チップ１０１とそれを封止する半導体パッケージ１０２で構成され、システムボードよりグランド電位Ｖｓｓを基準に、電源電圧Ｖｄｄｑが給電されている。図１０では、図を簡略化するため、ＣＭＯＳ回路による出力バッファ（ＰＭＯＳトランジスタ１０３とＮＭＯＳトランジスタ１０４）を一段と、ＣＭＯＳ回路によるプリバッファ（ＰＭＯＳトランジスタ１０５とＮＭＯＳトランジスタ１０６）を一段のみしか図示していないが、実際には複数の出力バッファおよびプリバッファが存在する。今回問題としているノイズは、多くのＣＭＯＳ素子が同時に同方向にスイッチする場合を想定しているため、一組の回路のみを図示している。また、半導体パッケージにおける給電ラインも、図の簡略化のため、電源ライン、グランドラインを一本にまとめて図示しているが、実際には複数本のラインにより給電されている場合が多い。

今、出力バッファのＣＭＯＳ回路がハイレベルからローレベル出力に切り替わった場合を考える。この時、信号線とＶｓｓがショートされるため、信号線に蓄積された電荷が電流１５１のように流れる。ここで、半導体チップにオンチップキャパシタ１０７が十分に大きな容量値である場合、チップ内のＶｄｄｑとＶｓｓの電位差を一定に保つために、電流１５２のような電流が電源・グランド・信号ラインに流れる。この時の電流の時間変化と半導体パッケージの電源・グランド部のインダクタンスとの積が電圧として発生して電源・グランドノイズとなる。図１０を見て分かるように、電源側とグランド側に流れるスイッチング電流は、同方向に時間的に変化する。結果、この時発生する電源・グランドノイズは図９の時間帯Ｂの波形のようにコモンモード的なノイズの振る舞いを示す事になる。以上が、Ｏｆｆ−Ｃｈｉｐ ＳＳＯノイズ発生の原理と波形の説明であり、これがコモンモードの電源・グランドノイズの典型的な例である。

次に、Ｏｎ Ｃｈｉｐ ＳＳＯノイズについて図１１を用いて説明する。図１１に示す回路は、図１０と同一であり、その説明を省略する。今、出力バッファのＣＭＯＳ回路がハイレベルからローレベルに切り替わる場合を考える。出力バッファがハイレベルの時、プリバッファはローレベルの状態にある。このとき、出力バッファのＰＭＯＳトランジスタ１０３のドレイン−ソース間容量は、ディスチャージされており（ドレイン−ソース間の電位差がないため）、ＮＭＯＳトランジスタ１０４のドレイン−ソース間容量は、チャージされている。一方、プリバッファはＰＭＯＳトランジスタ１０５の容量がチャージされており、ＮＭＯＳトランジスタ１０６の容量がディスチャージされている。次に、出力がハイレベルからローレベルへ切り替わるときの電荷の流れを考える。ローレベルに切り替えるために、出力バッファのＮＭＯＳトランジスタ１０４をオンにするため、プリバッファのＰＭＯＳトランジスタ１０５がオンになる。これにより、プリバッファのＰＭＯＳトランジスタ１０５の容量にチャージされていた電荷がディスチャージされる。このディスチャージにより失われたＰＭＯＳトランジスタ１０５の電荷をチャージするためにプリバッファに最も近い電荷貯蔵庫であるオンチップキャパシタ１０７から電荷が供給される。このときの電流経路は、図１１中の電流１５３に示される。このため、一時的にオンチップキャパシタ１０７の電荷量が不十分な状態となり、その補充のために給電ラインから電荷が供給される。すなわち、半導体パッケージ１０２の電源ラインとグランドラインを介して、電流１５４のような経路を電流が通ってオンチップキャパシタ１０７がチャージされる。半導体パッケージ１０２の配線は、インダクタンスが支配的であり、またチップ内の配線インダクタンスは、非常に小さいことからほとんど無視でき、電流１５４が通る電流経路の等価回路は、半導体パッケージ１０２の配線インダクタンスＬｐｋｇ（＝Ｌｐ＋Ｌｇ）、半導体チップ１０１のオンチップキャパシタ１０７のキャパシタンスＣｄｅｃ、および低い配線抵抗Ｒｐｇを直列に接続したＲＬＣ直列２次回路と見なすことができる。このような回路では、以下の式（１）で示されるような回路方程式が成り立つことが数学的にすでにわかっている。
ｄ^２Ｖｃ／ｄｔ^２＋Ｒｐｇ／Ｌｐｋｇ＊ｄＶｃ／ｄｔ＋１／（Ｌｐｋｇ＊Ｃｄｅｃ）＊Ｖｃ＝０ −−−式（１）
なお、Ｖｃは、オンチップキャパシタ１０７の電極間電位差である。

ここで新しく、以下の２つのパラメータを定義する。
ω０≡１／ｓｑｒｔ（Ｌｐｋｇ＊Ｃｄｅｖ） −−−式（２）
α≡Ｒｐｇ／（２＊Ｌｐｋｇ） −−−式（３）

式（２）で定義したω０と式（３）で定義したαとによって、回路の品質を表すパラメータ（Ｑｕａｌｉｔｙ ｆａｃｔｏｒ）Ｑは、式（４）のように表される。
Ｑ≡ω０／（２α）＝ｓｑｒｔ（Ｌｐｋｇ／Ｃｄｅｃ）／Ｒｐｇ＝ω０＊Ｌｐｋｇ／Ｒｐｇ −−−式（４）

このＱの値と１／２の大小関係により、零次入力応答は、以下の３通りの振る舞いを示す。

まず、Ｑ＞１／２では不足減衰となり、式（５）のような電流が流れる。
Ｉ＝Ｉ０＊ｅｘｐ（−αｔ）＊ｃｏｓ（ωｄ＊ｔ＋φ） −−−式（５）
ここで、Ｉ０は、回路電圧初期状態やインダクタンス、キャパシタンスにより決定する最大電流振幅値で、φは位相、ωｄは、次の式（６）で定義される角周波数である。
ωｄ≡ｓｑｒｔ（ω０^２−α^２） −−−式（６）

このような電流が給電ラインを流れるとき、電源、及びグランドのインダクタンスには、以下の式（７）で表される電圧ノイズが発生する。
Ｖｓｓｏ＝ｋ＊ｅｘｐ（−αｔ）＊ｓｉｎ（ωｄ＊ｔ＋φ） −−−式（７）
ここで、ｋは、最大ノイズ振幅を表す。これは、インダクタンスに発生する電圧は、インダクタンスと電流の時間微分の積で決まることによる。不足減衰状態で発生するＯｎ−ｃｈｉｐ−ＳＳＯノイズ波形を図１２に示す。

一般的な半導体チップおよび半導体パッケージの物理量として、Ｒｐｇ＝２００ｍΩ、Ｃｄｅｃ＝５００ｐＦ、Ｌｐｋｇ＝１ｎＨを与えると、Ｑ＞＞１／２の不足減衰状態であり、ノイズが落ち着くのに要する時間である減衰時間τ（＝１／α）は、１０ｎｓ程度となる。これは、１ＧＨｚの信号に対して１０周期分もの長さになる。

このような不足減衰ノイズに対して、ノイズ振動がすぐに落ち着く状態を過減衰と言い、この状態になるための条件は、Ｑ＜１／２である。また、不足減衰と過減衰のちょうど境界の状態を臨界減衰と言い、これはＱ＝１／２が条件である。

上記の３種類のいずれかの状態のノイズが電源ラインに発生することで、電源・グランドを共有している出力バッファの信号線にノイズが発生することで、問題となる。

通常、電源・グランドラインは、低抵抗に設計するためにＲｐｇが小さい。このため、Ｑ＞＞１／２となる状況であって、不足減衰の状態にあり、図１２に示すようなＯｎ−Ｃｈｉｐ−ＳＳＯノイズが発生している。また、このノイズの極性は、図１１の電流の流れから分かるように電源側とグランド側とで逆方向の時間変化を示すため、位相が反転したディファレンシャル的なノイズ波形を示す。これは図９の時間帯Ａのような波形となる。

以上が、Ｏｎ−Ｃｈｉｐ ＳＳＯノイズ発生の原理と波形の説明であり、これがディファレンシャルモード的な電源・グランドノイズの典型的な例である。

最後に（４）のノイズの説明であるが、（４）のノイズは、上述のＯｎ−Ｃｈｉｐ ＳＳＯノイズがＶｒｅｆに適用された場合と考えて良い。Ｖｒｅｆ、Ｖｓｓ（あるいはＶｄｄｑ）間の容量（寄生容量・補償容量など）の充放電により、給電網の２次回路電気方程式から求められる条件式により、給電回路に発生するノイズ電流が不足減衰振動の条件を満たす場合に起こる。

以上、（２）、（３）、（４）のノイズの説明をしたが、これらを踏まえてノイズ（１）ないし（５）のノイズに対する入力回路（レシーバ）での要求条件を纏めると以下のようになる。

（１）ＤＣドロップに対するレシーバでの要求は、ＤＣドロップが極力小さい事である。このためには、Ｖｒｅｆ給電網のＤＣ抵抗値が大きすぎない方が良い。

（２）コモンモード的な電源・グランドノイズに対しては、レシーバ点でのＶｒｅｆが電源またはグランドの揺れに追従して同相で揺れている状態が要求される。これは、図９に示すＶｒｅｆ１がＶｓｓに対して共に揺れているが、まさにこのような状態の時が、コモンモードノイズが発生している時間帯Ｂで最もノイズマージンが大きくなっているのがわかる。

（３）ディファレンシャルモード的な電源・グランドノイズに対しては、Ｖｒｅｆが電源・グランドの中間電位を取っている状態が要求される。これは、図９に示すＶｒｅｆ２のような状態であり、この時にディファレンシャルモードノイズが発生している時間帯Ａで最もノイズマージンが大きくなっているのがわかる。

（４）減衰振動ノイズに対しては、Ｖｒｅｆ給電網の２次回路の電気パラメータが過減衰条件を満たすような給電パラメータであることが要求される。

（５）外来ノイズに対しては、外来ノイズの主要な周波数成分がレシーバ回路に混入しないことが要求される。

以上のような要求条件のほとんどを満たす半導体装置は、参照電圧を入力する入力端子と、入力回路（レシーバ回路）と、入力回路の入力端と入力端子との間に接続される抵抗素子と、入力端と半導体装置内の電源および／または接地配線との間に接続される１または２個の容量素子と、を備える。このように構成される半導体装置は、入力回路の入力端における参照電圧のノイズを低減して参照電圧のノイズマージンを向上することができる。以下、実施例に即し、図面を参照して詳しく説明する。

図１は、本発明の第１の実施例に係る半導体装置の主要部を示す回路図である。図１において、半導体装置は、半導体チップ１１ａと、半導体チップ１１ａを搭載する半導体パッケージ１２から構成される。半導体チップ１１ａは、入力回路１３と、参照電圧を入力するパッド１４と、パッド１４と入力回路１３の入力端との間に挿入される抵抗素子Ｒ１と、入力回路１３の入力端と電源ＶＤＤとの間に挿入される容量素子Ｃ１と、入力回路１３の入力端とグランドＶＳＳとの間に挿入される容量素子Ｃ２とを備える。ここで抵抗素子Ｒ１の抵抗値をＲｒｒ、容量素子Ｃ１の容量（キャパシタンス）をＣｒｄ、容量素子Ｃ２の容量をＣｒｓとする。なお、半導体チップ１１ａには、他にも種々の回路が含まれるが、本発明に関わらないので説明を省略する。

半導体パッケージ１２には、半導体チップ１１ａの電源ＶＤＤと外部の電源Ｖｄｄとを配線する配線に自己インダクタンスＬｄｄ、半導体チップ１１ａのパッド１４と外部の参照電圧Ｖｒｅｆとを配線する配線に自己インダクタンスＬｒｒ、半導体チップ１１ａのグランドＶＳＳと外部のグランドＶｓｓとを配線する配線に自己インダクタンスＬｓｓが存在する。

このように構成される半導体装置は、課題を解決するための第１の技術を実現する。ここで、２つの容量Ｃｒｄ、Ｃｒｓの大きさを等しくし、抵抗値Ｒｒｒは、以下の３値のうち、最大の値を取ることが好ましい。
Ｒｒｒ１＝１／［２π（Ｃｒｄ＋Ｃｒｓ）ｆｃｋ］ −−−式（８）
Ｒｒｒ２＝２［（Ｌｒｒ＋Ｌｓｓ）／Ｃｒｓ］^０．５ −−−式（９）
Ｒｒｒ３＝２［（Ｌｒｒ＋Ｌｄｄ）／Ｃｒｄ］^０．５ −−−式（１０）
なお、ｆｃｋは半導体装置で使用されるクロック周波数である。ただし、対象の半導体装置が組み込まれたシステムに、クロック周波数以下の特定周波数ｆｐのＶｒｅｆノイズが大きいことが自明である場合は、このｆｐを式（８）中のｆｃｋの代わりに用いることが好ましい。

それぞれの抵抗値が意味するところは、Ｒｒｒ１は、クロック周波数のノイズが保護抵抗と容量で形成されるＬＰＦで遮断されるようにＲＣフィルタの特性周波数がクロック周波数になるような抵抗値である。Ｒｒｒ２は、Ｖｒｅｆ配線とグランド配線によりなる給電網の２次回路が過減衰条件を満たすような抵抗値であり、Ｒｒｒ３は、Ｖｒｅｆ配線と電源配線からなる給電網の２次回路が過減衰条件を満たすような抵抗値である。

例えば、Ｃｒｄ＝５ｐＦ、Ｃｒｓ＝５ｐＦ、ｆｃｋ＝５００ＭＨｚ、Ｌｒｒ＝３ｎＨ、Ｌｓｓ＝１ｎＨ、Ｌｄｄ＝１ｎＨとなる半導体装置において、Ｒｒｒ１、Ｒｒｒ２、Ｒｒｒ３を求めると、Ｒｒｒ１＝３１．８Ω、Ｒｒｒ２＝Ｒｒｒ３＝５６．６Ωと計算される。この場合、最大の抵抗値を選ぶと、Ｒｒｒは５６．６Ω程度が好ましい。

次に、半導体装置を以上の説明のような構成とすることで、（１）〜（５）のノイズが低減される理由について説明する。
（１）ＤＣドロップは、抵抗値Ｒｒｒを適切な値に設定することで過剰に大きい値を使わないため、極力小さくすることができる。
（２）コモンモードノイズと、（３）ディファレンシャルモードノイズは、電源・グランドの両方をリファレンスに取った容量の効果で、電源・グランドの揺れに対して中間電位を常に保つように揺れるために、問題ない。
（４）減衰振動ノイズは、Ｒｒｒの値をＶｒｅｆ給電網が過減衰条件を満たすように取っているので問題ない。
（５）外来ノイズに関しては、主なノイズであるクロック周波数とその高調波成分を保護抵抗Ｒｒｒと容量の組み合わせによるローパスフィルタで遮断するため、問題とならない。

このように、（１）〜（５）のノイズに対してノイズ低減効果をもたせることが可能である。

以上の説明では、Ｖｒｅｆ入力が１種である場合について説明した。しかしこれに限らず、Ｖｒｅｆ入力が２種以上あってもかまわない。図２は、２つのＶｒｅｆ入力を有する半導体装置の構成を示すブロック図である。図２において、図１と同一の符号は、同一物を表す。半導体チップ１１ｂは、入力回路１３ａの入力端とグランドＶＳＳとの間を接続する容量素子Ｃ２ａと、入力回路１３ａの入力端と電源ＶＤＤとの間を接続する容量素子Ｃ１ａと、入力回路１３ａの入力端とパッド１４ａとの間を接続する抵抗素子Ｒ１ａとを備える。また、入力回路１３ｂの入力端とグランドＶＳＳとの間を接続する容量素子Ｃ２ｂと、入力回路１３ｂの入力端と電源ＶＤＤとの間を接続する容量素子Ｃ１ｂと、入力回路１３ｂの入力端とパッド１４ｂとの間を接続する抵抗素子Ｒ１ｂとを備える。さらに、半導体パッケージ１２ａには、参照電圧Ｖｒｅｆａをパッド１４ａに与える自己インダクタンスＬｒｒａを有する配線と、参照電圧Ｖｒｅｆｂをパッド１４ｂに与える自己インダクタンスＬｒｒｂを有する配線とを備える。

このような構成の半導体チップ１１ｂは、自己インダクタンスＬｒｒａと容量素子Ｃ１ａ、Ｃ２ａの容量の違いに応じて抵抗素子Ｒ１ａの抵抗値を定め、自己インダクタンスＬｒｒｂと容量素子Ｃ１ｂ、Ｃ２ｂの容量の違いに応じて抵抗素子Ｒ１ｂの抵抗値を定めるようにすればよい。なお、抵抗素子Ｒ１ａ、Ｒ１ｂの抵抗値の決定方法は、先に説明したと同様である。ここではＶｒｅｆ入力が２種の場合について説明したが、３種以上でも同様にして決めれば良い。

実施例２に係る半導体装置は、図１と同一の構成であるが、入力回路１３におけるＶｒｅｆ感度がハイレベル側とローレベル側とで異なる半導体装置である。容量素子Ｃ１の容量をＣｒｄ、容量素子Ｃ２の容量をＣｒｓとする場合、Ｃｒｄ≠Ｃｒｓとする。

Ｃｒｄ≠Ｃｒｓのような場合、レシーバ回路のノイズ耐性電圧をハイレベル側とローレベル側とで測定し、その耐性電圧の比に合わせてＣｒｄとＣｒｓの比を決めるようにする。ここで、ノイズ耐性電圧とは、ＶｒｅｆとＶｓｓ（またはＶｄｄ）間に所定の周波数の正弦波ノイズを入れたときに、レシーバが正しくリードライト動作を行うことができる最大電圧の事である。また、ハイレベル側のノイズ耐性電圧とはハイレベルの論理信号を正しくリードライト動作できる電圧を指し、ローレベル側のノイズ耐性電圧とはローレベル側の論理信号を、正しくリードライト動作できる電圧を指す。なお、耐性電圧を評価するときの所定の周波数は、１ＭＨｚ程度が好ましい。この程度の周波数では、チップ内で自然形成されたＲＣフィルタ（配線抵抗や寄生容量による）の影響が小さく、本来のレシーバそのものの特性が反映されるためである。

このような耐性電圧の測定方法の概念図を図３に示す。図３に示すように、半導体装置１６のＶｒｅｆの入力端子に中心電圧Ｖｒｅｆｔｙｐ（仕様のＶｒｅｆの標準値）として振幅Ｖｐｐの正弦波電圧を加えた状態で、半導体チップのデータ入力端子にデータ信号を与える。このような正弦波電圧をＶｒｅｆに加えた状態で、「０、１」の論理値の繰り返しパターンをデータに与えて入力回路１３ｃでライト・リードさせる。リードデータを確認し、ライト時に与えた論理値と異なる値がリードされたならばエラーが発生したことになる（図３（Ｂ））。このようにエラーを発生させるような正弦波ノイズ電圧の振幅Ｖｐｐの半分の値（片振幅分）の最低値が耐性電圧である。ローレベル側の論理が初めてエラーとなったときのＶ’ｐｐ／２がローレベル側のノイズ耐性電圧であり、ハイレベル側の論理が初めてエラーとなったときのＶ’ｐｐ／２がハイレベル側のノイズ耐性電圧である。レシーバ感度が対称であれば、ローレベル側とハイレベル側のノイズ耐性電圧は同じであるが、レシーバ感度が非対称な場合は、それぞれ異なる耐性電圧となる。

ＣｒｄとＣｒｓの決め方であるが、ノイズ耐性電圧のハイレベル側対ローレベル側の逆比を取れば、ノイズ耐性電圧が小さい方のマージンを広く取ることに繋がり、全体としてノイズマージンが大きくなる。一例として、ハイレベル側のノイズ耐性電圧とローレベル側のノイズ耐性電圧の比が１：２であるレシーバを有する場合、ＣｒｄとＣｒｓの比は、Ｃｒｄ：Ｃｒｓ＝２：１とすればよい。

以上のように、入力回路（レシーバ）の感度に合わせて、容量値のバランスを決定することで、レシーバ感度が非対称な場合には、実施例１よりもノイズマージンを大きく確保することができる。

図４は、本発明の第３の実施例に係る半導体装置の主要部を示す回路図である。図４において、図１と同じ符号は同一物を表す。図４の半導体チップ１１ｃは、図１に対し、容量素子Ｃ１と電源ＶＤＤ間に抵抗素子Ｒ２を追加し、容量素子Ｃ２とグランドＶＳＳ間に抵抗素子Ｒ３を追加する。抵抗素子Ｒ２、Ｒ３の抵抗値をそれぞれＲｒｄ、Ｒｒｓとする。このような構成の半導体装置は、抵抗素子Ｒ１の抵抗値Ｒｒｒを極力小さくしてＤＣドロップの影響を小さくできることにある。具体的には、過減衰条件である式（９）、式（１０）を満たす抵抗が大きすぎる場合に、ＤＣドロップを効果的に小さくする。

すなわち、過減衰条件を満たすためには、以下の式が抵抗選択時の条件式となる。
Ｒｒｒ２＝Ｒｒｒ＋Ｒｒｓ＝２［（Ｌｒｒ＋Ｌｓｓ）／Ｃｒｓ］^０．５ −−−式（１１）
Ｒｒｒ３＝Ｒｒｒ＋Ｒｒｄ＝２［（Ｌｒｒ＋Ｌｄｄ）／Ｃｒｄ］^０．５ −−−式（１２）

例えば、Ｃｒｄ＝２ｐＦ、Ｃｒｓ＝２ｐＦ、ｆｃｋ＝１ＧＨｚ、Ｌｒｒ＝５ｎＨ、Ｌｓｓ＝２ｎＨ、Ｌｄｄ＝２ｎＨである半導体装置において、Ｒｒｒ１、Ｒｒｒ２、Ｒｒｒ３を求めると、Ｒｒｒ１＝３９．８Ω、Ｒｒｒ２＝Ｒｒｒ３＝１１８．３Ωとなる。したがって、実施例１のままでは、Ｒｒｒは１１８．３Ω程度とする必要がある。しかし、本実施例では、Ｒｒｒ＝３９．８Ω、Ｒｒｓ＝Ｒｒｄ＝７８．５Ωとすれば良いことになり、Ｒｒｒが小さい分、入力回路１３で受け取るＶｒｅｆのＤＣドロップは小さくて済む。ただし、ここではＲとＣで構成されるＬＰＦの特性が落ちることを注意しなければならない。すなわち、ＬＰＦ部でのノイズ減衰は、Ｒｒｓ（またはＲｒｄ）／｛Ｒｒｓ（またはＲｒｄ）＋Ｒｒｒ｝までしかフィルタ部で減衰させることが出来ない。このため、本実施例では、外来ノイズの影響が小さく、減衰振動ノイズが大きい場合に、効果的である。

以上の説明では、Ｖｒｅｆ入力が１種である場合について説明した。しかしこれに限らず、実施例１で説明したと同様にＶｒｅｆ入力が２種以上あってもかまわない。図５は、２つのＶｒｅｆ入力を有する半導体装置の構成を示すブロック図である。図５において、図２と同一の符号は、同一物を表す。半導体チップ１１ｄは、図２の半導体チップ１１ｂに対し、容量素子Ｃ１ａと電源ＶＤＤとの間に抵抗素子Ｒ２ａが挿入され、容量素子Ｃ２ａとグランドＶＳＳとの間に抵抗素子Ｒ３ａが挿入される。また、容量素子Ｃ１ｂと電源ＶＤＤとの間に抵抗素子Ｒ２ｂが挿入され、容量素子Ｃ２ｂとグランドＶＳＳとの間に抵抗素子Ｒ３ｂが挿入される。

このような構成の半導体チップ１１ｄは、自己インダクタンスＬｒｒａと容量素子Ｃ１ａ、Ｃ２ａの容量の違いに応じて抵抗素子Ｒ１ａ、Ｒ２ａ、Ｒ３ａの抵抗値を定め、自己インダクタンスＬｒｒｂと容量素子Ｃ１ｂ、Ｃ２ｂの容量の違いに応じて抵抗素子Ｒ１ｂ、Ｒ２ｂ、Ｒ３ｂの抵抗値を定めるようにすればよい。なお、抵抗素子Ｒ１ａ、Ｒ２ａ、Ｒ３ａ、Ｒ１ｂ、Ｒ２ｂ、Ｒ３ｂのそれぞれの抵抗値の決定方法は、先に説明したと同様である。ここではＶｒｅｆ入力が２種の場合について説明したが、３種以上でも同様にして決めることができる。

また、入力回路１３ａにおけるＶｒｅｆ感度がハイレベル側とローレベル側で異なる場合には、実施例２と同様に、容量素子Ｃ１ａ、Ｃ２ａの容量を入力回路１３ａのノイズ耐性電圧に合わせて調整することで、入力回路１３ａのノイズ感度がハイレベル側とローレベル側で異なる場合でのノイズマージンを大きくすることができる。容量素子Ｃ１ｂ、Ｃ２ｂの容量も同様に入力回路１３ｂのノイズ耐性電圧に合わせて調整することで、入力回路１３ｂのノイズ感度がハイレベル側とローレベル側で異なる場合でのノイズマージンを大きくすることができる。容量素子の容量の決め方は、実施例２で説明したと同じであり、また抵抗値の設定についても前述の通りである。

図６は、本発明の第４の実施例に係る半導体装置の主要部を示す回路図である。図６において、図１と同じ符号は同一物を表す。なお、半導体パッケージについては図示しないが、図１と同様に存在するものとする。半導体チップ１１ｅは、入力回路１３と、パッド１４と、抵抗制御回路１５と、可変抵抗素子ＶＲと、容量素子Ｃ３を備える。容量素子Ｃ３は、入力回路１３の入力端とグランドＶＳＳ間に挿入される。可変抵抗素子ＶＲは、パッド１４と入力回路１３の入力端とを接続し、抵抗制御回路１５によって、その抵抗値が可変となるように制御される。

次に、可変抵抗素子ＶＲの具体的な構成例について説明する。図７は、図６における可変抵抗素子ＶＲの具体的な構成を示す回路図である。可変抵抗素子ＶＲは、抵抗素子Ｒ４とＭＯＳトランジスタＱ１との並列接続回路で構成され、ＭＯＳトランジスタＱ１の制御端の電圧が抵抗制御回路１５の出力によって制御される。

このような構成の半導体チップ１１ｅは、図１に示すように容量素子のリファレンスを電源、グランドの両方から取ることができず、電源またはグランドのどちらか一方からしか取ることのできない場合に特にノイズ低減に有効となる。容量を電源・グランドの片側からしか取ることのできない場合に問題となるノイズは、ノイズ（３）のディファレンシャルモードのノイズである。例えば容量をグランドＶＳＳからのみリファレンスを取る場合、図９のＶｒｅｆ１のように振動するため、時間帯Ａ（ディファレンシャルモードノイズ発生）のところでノイズマージンが極めて小さくなる場合が起こる。

これを解決するために、本実施例では、ディファレンシャルモードノイズが発生するときは、図９中のＶｒｅｆ２のようにチップ内の揺れに関係なく中間電位を取るように可変抵抗素子ＶＲの抵抗値をコントロールする。具体的には、ディファレンシャルモードノイズが発生するタイミングで、可変抵抗素子ＶＲの抵抗値を小さくしてＶｒｅｆを参照するようにする。

ここで可変抵抗素子ＶＲの抵抗値は、以下の式で表されるＲｒｒｍｉｎ及びＲｒｒｍａｘの２値を最低限とるものとする。
Ｒｒｒｍａｘ＝１／［２πＣｒｓ＊ｆｃｋ］ −−−式（１３）
Ｒｒｒｍｉｎ＝２［（Ｌｒｒ＋Ｌｓｓ）／Ｃｒｓ］^０．５ −−−式（１４）

Ｒｒｒｍｉｎは、ディファレンシャルモードノイズ発生時の抵抗値であって、（２）コモンモードノイズと（５）外来ノイズ以外を全て低く抑える抵抗値である。Ｒｒｒｍａｘは、ディファレンシャルモードノイズが発生しない場合にデフォルトとして設定される抵抗値であって、（３）ディファレンシャルモードノイズ以外の全てを低く抑える抵抗値である。なお、半導体装置によっては、Ｒｒｒｍｉｎ＞Ｒｒｒｍａｘとなる場合も考えられるが、そのようなケースでは本実施例は効果がない。また、ＲｒｒｍｉｎとＲｒｒｍａｘの値に大きい開きがある場合は、その中間値を何点か取り、急激な抵抗変化によるノイズ電流励振を抑えることが好ましい。

次に、抵抗制御回路１５による可変抵抗素子ＶＲの抵抗値制御のタイムチャートの例を図８に示す。ここでは、半導体装置がＤＲＡＭである例にとって説明する。まず、ＤＲＡＭの電源がオンになったとき、可変抵抗素子ＶＲの抵抗値は、Ｒｒｒｍａｘに設定される。その後、コマンド入力時にそのコマンドがディファレンシャルモードノイズの発生に関係するコマンドか否かをチェックする。

ここで、ＤＲＡＭの場合のディファレンシャルモードノイズに関係するコマンドには、プリチャージ、リフレッシュ、リードがある。これらのうち、コマンド実行時にディファレンシャルモードノイズのみを発生するコマンド（コマンドＡ）と、実行時にコモンモードノイズを発生し、その後ディファレンシャルモードノイズが発生するコマンド（コマンドＢ）とに大別すると、プリチャージやリフレッシュは、コマンドＡに分類され、リードは、コマンドＢに分類される。

コマンドチェック時にコマンドＡであった場合の動作の様子を図８（Ａ）に示す。抵抗制御回路１５は、コマンド入力から実際にそのコマンドが実行されるまでの時間ｔａ経過後に可変抵抗素子ＶＲの抵抗値をＲｒｒｍｉｎに変更する。そして、コマンドが実行されている間、Ｒｒｒｍｉｎの抵抗値を維持し、コマンド動作が終了したらＲｒｒｍａｘに戻す。

コマンドチェック時にコマンドＢであった場合の動作の様子を図８（Ｂ）に示す。まずはコマンド入力から実際にコマンドが実行されるまでの時間ｔｂ、Ｒｒｒｍａｘを維持する。この際、コマンドの１つの入力で複数回のコマンド動作（例えば、バーストモードのリード）がなされる場合は、それが全て終わるまでＲｒｒｍａｘを維持する。さらに全てのコマンド動作終了後、１クロック分（タイミングｔ３〜ｔ４）はＲｒｒｍａｘのままとする。これは、リード動作直後に発生するコモンモードノイズ（Ｏｆｆ−Ｃｈｉｐ ＳＳＯノイズ）の影響を小さくするためである。１クロック後のタイミングｔ４において、Ｒｒｒｍｉｎに設定し、必要クロック数分だけＲｒｒｍｉｎにする。この必要クロック数は、リード動作時に発生するディファレンシャルモードノイズの時定数による。たとえば、ディファレンシャルモードノイズの時定数がクロックタイムの２倍であれば、２クロック分（タイミングｔ４〜ｔ６）だけＲｒｒｍｉｎとし、その後（タイミングｔ６以降）、Ｒｒｒｍａｘへと戻す。

次に抵抗制御回路１５について説明する。図７において、抵抗制御回路１５は、入力されたＣ／Ａ信号を元にコマンド種別Ａ、Ｂを判断し、抵抗制御回路１５内に設けるフリップフロップ等でタイミングを調整して、ＭＯＳトランジスタＱ１をオン／オフする信号を生成する。このオン／オフ信号は、パッド１４近傍の抵抗コントロール用のＭＯＳトランジスタＱ１の制御端（ゲート）に送られ、ＭＯＳトランジスタＱ１をオン／オフすることでパッド１４と入力回路１３間のＶｒｅｆラインの抵抗値が変更される。ＭＯＳトランジスタＱ１がオンになると、ＭＯＳトランジスタＱ１の抵抗値Ｒａと抵抗素子Ｒ４の抵抗値Ｒｒｒｍａｘとの並列の合成抵抗がＶｒｅｆラインの抵抗値となる。したがって、ＭＯＳトランジスタの抵抗値Ｒａは、次の式（１５）を満たす。
Ｒａ＝Ｒｒｒｍｉｎ＊Ｒｒｒｍａｘ／（Ｒｒｒｍａｘ−Ｒｒｒｍｉｎ） −−−式（１５）

以上説明した抵抗値の制御は、以下の条件が成り立つときにもっとも有効である。
条件（１）：同一ボードに複数の半導体装置が実装されている場合、他の半導体装置が発生するＶｒｅｆノイズの伝搬量が、自分自身の発する自己Ｖｒｅｆノイズに比べて例えば１０％以下と十分小さいこと。
条件（２）：Ｒｒｒｍａｘ＞＞Ｒｒｒｍｉｎが成り立つこと。

ここで、条件（２）を満たすのは、低速信号を取り扱うシステムの場合に多い。例えば、Ｃｒｓ＝５ｐＦ、ｆｃｋ＝１００ＭＨｚ、Ｌｒｒ＝１ｎＨ、Ｌｓｓ＝０．５ｎＨ、Ｌｄｄ＝０．５ｎＨとなる半導体装置において、Ｒｒｒｍａｘ、Ｒｒｒｍｉｎを求めると、Ｒｒｒｍａｘ＝１５９Ω、Ｒｒｒｍｉｎ＝３４．６Ωとなり、条件（２）を満たす。

一方、高速信号系の場合には、フィルタの遮断周波数が高くても良いために、Ｒｒｒｍａｘは、小さい値でも良くなる。その結果、抵抗を変更する必要はほとんどなくなる。

以上、半導体装置の一例としてＤＲＡＭをベースとして説明したが、半導体装置はＤＲＡＭなどのメモリチップに限られるものではなく、参照電圧を取り扱う各種の半導体装置であっても良い。また、半導体装置で取り扱う論理値を２値としたが、それ以上の論理値を取り扱う多値論理半導体装置にも同様の考え方を適用しても良い。

参照電圧Ｖｒｅｆを取り扱う様々な半導体装置に適用可能である。

本発明の第１の実施例に係る半導体装置の主要部を示す回路図である。 本発明の第１の実施例に係る２つのＶｒｅｆ入力を有する半導体装置の構成を示すブロック図である。 本発明の第２の実施例に係る耐性電圧の測定方法の概念を示す図である。 本発明の第３の実施例に係る半導体装置の主要部を示す回路図である。 本発明の第３の実施例に係る２つのＶｒｅｆ入力を有する半導体装置の構成を示すブロック図である。 本発明の第４の実施例に係る半導体装置の主要部を示す回路図である。 本発明の第４の実施例に係る可変抵抗素子の具体的な構成を示す回路図である。 抵抗制御回路による可変抵抗素子の抵抗値制御のタイムチャートを示す図である。 ノイズ波形の変動を示す図である。 Ｏｆｆ−Ｃｈｉｐ ＳＳＯノイズの発生原理を説明するための回路図である。 Ｏｎ−Ｃｈｉｐ ＳＳＯノイズの発生原理を説明するための回路図である。 不足減衰状態で発生するＯｎ−ｃｈｉｐ−ＳＳＯノイズ波形を示す図である。

符号の説明

１１ａ、１１ｂ、１１ｃ、１１ｄ、１１ｅ 半導体チップ
１２、１２ａ 半導体パッケージ
１３、１３ａ、１３ｂ、１３ｃ 入力回路
１４、１４ａ、１４ｂ、１４ｃ パッド
１５ 抵抗制御回路
１６ 半導体装置
Ｃ１、Ｃ２、Ｃ１ａ、Ｃ１ｂ、Ｃ２ａ、Ｃ２ｂ、Ｃ３ 容量素子
Ｒ１、Ｒ１ａ、Ｒ１ｂ、Ｒ２、Ｒ３、Ｒ２ａ、Ｒ２ｂ、Ｒ３ａ、Ｒ３ｂ、Ｒ４ 抵抗素子
Ｑ１ ＭＯＳトランジスタ
ＶＲ 可変抵抗素子
ＶＤＤ 電源
ＶＳＳ グランド
Ｖｒｅｆ、ｖｒｅｆａ、ｖｒｅｆｂ 参照電圧
Ｖｄｄ 電源電圧
Ｖｓｓ グランド電位

Claims (14)

1. 参照電圧を入力する入力端子と、
   入力回路と、
   前記入力回路の入力端と前記入力端子との間に接続される第１の抵抗素子と、
   前記入力端と半導体装置内の電源配線との間に接続される第１の容量素子と、
   前記入力端と前記半導体装置内の接地配線との間に接続される第２の容量素子と、
   を備えることを特徴とする半導体装置。
2. 前記第１の抵抗素子の抵抗値を、前記参照電圧の給電網のインピーダンス特性を元に定めることを特徴とする請求項１記載の半導体装置。
3. （ａ）前記第１の抵抗素子と前記第１および第２の容量素子の並列接続とで構成される低域通過フィルタの遮断周波数が半導体装置のクロック周波数になるような前記第１の抵抗素子における第１の抵抗値、（ｂ）参照電圧用配線と接地配線からなる給電網の２次回路が過減衰条件を満たすような前記第１の抵抗素子における第２の抵抗値、（ｃ）参照電圧用配線と電源配線からなる給電網の２次回路が過減衰条件を満たすような前記第１の抵抗素子における第３の抵抗値、の内で最も大きな抵抗値を前記第１の抵抗素子の抵抗値とすることを特徴とする請求項１記載の半導体装置。
4. 前記第１の容量素子を、前記第１の容量素子と第２の抵抗素子との縦続接続回路に置き換え、前記第２の容量素子を、前記第２の容量素子と第３の抵抗素子との縦続接続回路に置き換えることを特徴とする請求項１記載の半導体装置。
5. 前記第１の容量素子と前記第２の容量素子の容量比を、前記入力回路におけるノイズ感度を元に定めることを特徴とする請求項１または４記載の半導体装置。
6. 前記容量比は、前記入力回路の入力端の電圧レベルが接地側になる時のノイズ耐性電圧と電源側になる時のノイズ耐性電圧との比であることを特徴とする請求項５記載の半導体装置。
7. 前記第２の抵抗素子の抵抗値と前記第１の抵抗素子の抵抗値との和は、参照電圧用配線と電源配線からなる給電網の２次回路が過減衰条件を満たすような値であり、
   前記第３の抵抗素子の抵抗値と前記第１の抵抗素子の抵抗値との和は、参照電圧用配線と接地配線からなる給電網の２次回路が過減衰条件を満たすような値であることを特徴とする請求項４記載の半導体装置。
8. 参照電圧を入力する入力端子と、
   入力回路と、
   前記入力回路の入力端と前記入力端子との間に接続される可変抵抗素子と、
   前記入力端と半導体装置内の電源または接地配線との間に接続される容量素子と、
   前記可変抵抗素子の抵抗値を制御する抵抗制御回路と、
   を備えることを特徴とする半導体装置。
9. 前記可変抵抗素子は、制御端子の電圧が前記抵抗制御回路によって制御されるＭＯＳトランジスタを含むことを特徴とする請求項８記載の半導体装置。
10. 前記抵抗制御回路は、前記可変抵抗素子の抵抗値が、（ａ）前記可変抵抗素子と前記容量素子とで構成される低域通過フィルタの遮断周波数が半導体装置のクロック周波数になるような前記可変抵抗素子における抵抗値、（ｂ）前記容量素子が前記電源配線に接続される場合には参照電圧用配線と前記電源配線とからなる給電網の２次回路が過減衰条件を満たし、前記容量素子が前記接地配線に接続される場合には参照電圧用配線と前記接地配線とからなる給電網の２次回路が過減衰条件を満たすような前記可変抵抗素子における抵抗値、の２値を少なくとも取るように制御することを特徴とする請求項８記載の半導体装置。
11. 前記抵抗制御回路は、前記半導体装置の動作モードに応じて前記可変抵抗素子の抵抗値を制御することを特徴とする請求項８記載の半導体装置。
12. 前記半導体装置は、ＤＲＡＭであって、前記動作モードは、該ＤＲＡＭに対するコマンドによって定められることを特徴とする請求項１１記載の半導体装置。
13. 前記抵抗制御回路は、前記コマンドの発生に引き続く時間経過に応じて前記可変抵抗素子の抵抗値を制御することを特徴とする請求項１２記載の半導体装置。
14. 前記抵抗制御回路は、前記コマンドが第１のコマンド群に含まれる場合には前記コマンドの実行時に前記可変抵抗素子の抵抗値を下げ、前記コマンドが第２のコマンド群に含まれる場合には前記コマンドの実行後の所定時間経過後に一定時間前記可変抵抗素子の抵抗値を下げるように制御することを特徴とする請求項１３記載の半導体装置。

Images