JP2003347901A - 周波数特性の自動調整機能を有するフィルタ回路 - Google Patents

Abstract

(57)【要約】 【課題】集積化した場合に面積を小さくすることがで
き、かつ、正弦波による専用の基準信号を用いることな
く正確に周波数特性を自動的に調整する回路を備えたフ
ィルタ回路を提供すること。 【解決手段】調整用の基準信号としてパルス波形のディ
ジタルクロック信号を用いると共に調整用フィルタにＲ
Ｃ一次低域通過フィルタを採用し、同低域通過フィルタ
を通過したディジタルクロック信号の遅延時間が所定の
値となるように低域通過フィルタの時定数ＲＣを調整す
ると同時に、調整に用いた制御信号を主フィルタに与
え、主フィルタの周波数特性を調整する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路に
適用して好適なフィルタに係り、特に周波数特性を自動
的に目標特性に合わせ込む調整機能を備えたフィルタ回
路に関する。

【０００２】

【従来の技術】近年のプロセス技術の急速な発展によ
り、フィルタを他の回路ブロックと共に同一のＩＣ(Int
egrated Circuit)チップ上に作製することが可能になっ
た。このような集積化フィルタは、通常、複数の抵抗、
容量及び能動素子を組み合わせて構成される。しかし、
集積化フィルタには、二つの大きな問題点がある。第一
の問題点として、フィルタはチップ内で他の回路と比較
して非常に大きな面積（数ミリ×数ミリ）を占有するこ
とがある。また、第二の問題点として、フィルタを構成
する各素子（抵抗や容量）の値が製造プロセスばらつき
により設計中心値から大幅に変動してしまう（±数１０
％程度）ことがある。その結果、遮断周波数や帯域中心
周波数で表される実際の周波数特性が設計時に比べて大
きくかけ離れてしまうという結果を招く。第一の問題点
はＩＣチップの製造コストの増加に、また、第二の問題
点はチップの歩留まりの低下につながる。

【０００３】図１３にフィルタを使用する一般的な無線
受信機の構成の例を示す。図１３において、アンテナ２
１より入力された高周波信号（通常は数ＧＨz）は、低
雑音増幅器２２により増幅された後、ミキサ２３によっ
て電圧制御発振器（以下「ＶＣＯ」と略称する）２４か
らの搬送波信号と混合されて中間周波数（数ＭＨz）の
信号に変換される。その後、帯域通過フィルタ２５によ
り妨害信号が抑圧され、更にプログラマブルゲインアン
プ２６により増幅される。そのとき、信号の最大振幅が
ＡＤ(Analog to Digital)変換器２７の最大入力レベル
になるように増幅される。そして、ＡＤ変換器２７によ
りディジタル信号に変換された後、復調回路２８により
データが復調される。

【０００４】製造プロセスばらつきにより帯域通過フィ
ルタ２５の周波数特性が劣化すると、後段の復調回路２
８は受信データを正確に復調することができなくなるた
め受信機の感度が大きく劣化する。そのため、何らかの
方法により、フィルタの周波数特性の製造プロセスによ
る変動を自動的に補正する手段が採用される。

【０００５】上記のように各素子は製造プロセスにより
大きく値が変動するが、その際に各素子値間の相対的な
比は比較的良く保たれることが知られている。例えば、
ある抵抗の値が設計中心値より１０％大きくなっていた
とすると、他の抵抗の値も全て１０％と同じ比率で増加
し、良好な比精度が保たれる。

【０００６】一般に、フィルタの遮断周波数における減
衰量はＱの逆数に対応するが（Ｑが大きいほど減衰量が
小さくなる）、Ｑの値は抵抗や容量などの各素子の相対
比のみに依存し、素子の絶対的な値には依らないので、
製造ばらつきによる変動はＱ値には重大な影響を与えな
い。

【０００７】他方、フィルタの遮断周波数（或いは帯域
中心周波数）は、抵抗Ｒ及び容量Ｃの絶対的な値が重要
であり、製造ばらつきの影響を大きく受ける。そこで、
フィルタの調整は、抵抗と容量の関係を設計中心値に合
わせ込む方針で行われる。例えば、製造ばらつきで各抵
抗値が２倍に増加したとすると、各容量値が半分になる
ように調整が行なわれる。

【０００８】次に、フィルタを自動的に調整する方法と
して、構成の簡単な調整用のフィルタ又はＶＣＯを別途
用意しておき、その時定数ＲＣを目標値に合わせるよう
に調整してから、調整に用いた制御信号を同時に主フィ
ルタに与え、主フィルタを所望の特性にする方法が知ら
れている。

【０００９】調整用フィルタの特定周波数における減衰
量を所定の値にするようにして調整する方法の例を図１
４に示す（例えば特開昭６０−２１４６１７号公報参
照）。基準周波数の信号３１が基準レベル発生回路３２
と調整用フィルタ３３に与えられ、それぞれの検波回路
３４，３５の出力が誤差増幅器３６に入力される。基準
レベル発生回路３２は、抵抗の分割即ち抵抗の比によっ
て構成され、信号３１に所定の減衰量を与える。この減
衰量は、調整用フィルタ３３の特性が設計中心であると
きに基準入力信号３１の周波数において調整用フィルタ
５３が呈する減衰量と一致している。

【００１０】そして、誤差増幅器３６の出力する制御信
号３８が調整用フィルタ３３の可変容量ダイオードに供
給されることにより、検波回路３４，３５の出力即ち基
準レベル発生回路３２及び調整用フィルタ３３の出力を
一致させる帰還ループが形成される。制御信号３８は、
同時に主フィルタ３７の可変容量ダイオードに与えら
れ、主フィルタ３７の遮断周波数が設計中心値に合わせ
込まれる。

【００１１】調整用フィルタの特定周波数における位相
を所定の値にするようにして調整する方法の例が特開平
７−７３７４号公報に開示されている。これは、図１５
に示すように、フィルタ５２を経た基準入力信号５１が
調整用フィルタ５３を通過した後に位相が９０度になる
ように制御する方法である。この９０度は、調整用フィ
ルタ５３の特性が設計中心であるときに基準入力信号５
１の周波数において調整用フィルタ５３が呈する位相で
ある。

【００１２】位相制御の帰還ループは、基準入力信号５
１と調整用フィルタ５３の出力信号を入力する位相比較
器５４が調整用フィルタ５３による位相に応じてデュー
ティの異なる信号を出力し、その出力信号を信号変換手
段５５が制御信号に変換して調整用フィルタ５３に印加
することによって形成される。

【００１３】この帰還ループにより自動的に得られる調
整用フィルタ５３の制御信号は同時に主フィルタ５６に
も印加され、主フィルタ５６の遮断周波数が設計中心値
に合わせ込まれる。なお、初段のフィルタ５２は、基準
入力クロックに含まれる高調波成分を抑圧するため配置
される。

【００１４】米国文献ＩＥＥＥジャーナル・オブ・ソリ
ッドステート・サーキッツ（IEEE journal of Solid-St
ate Circuits）第ＳＣ−２０巻第６号、第１１１４頁〜
第１１２１頁（１９８５年１２月）には、ＶＣＯを配置
した位相同期ループ（以下「ＰＬＬ」と略称する）によ
る調整方法の例が開示されている。これを図１６に示
す。この方法は、ＭＯＳ(Metal Oxide Semiconductor)
抵抗の値を電圧で制御して時定数（ＲＣ）を調整するＭ
ＯＳＦＥＴ(Field Effect Transistor)−Ｃフィルタ
や、トランスコンダクターアンプの相互コンダクタンス
（以下「ｇｍ」と略称する）の値を電圧で制御して時定
数（Ｃ／ｇｍ）を調整するｇｍ−Ｃフィルタなどに対し
て用いられる。

【００１５】図１６に示す構成において、主フィルタ４
５の調整用に設けたＶＣＯ４２の発振周波数が外部基準
クロック信号４１の周波数に等しくなるようにＰＬＬが
自動制御される。その際、位相比較器４３が基準クロッ
ク信号４１とＶＣＯ４２の出力の位相差を誤差電圧とし
て出力し、それによりループフィルタ４４の電荷が充放
電される。そして最終的に、両者の位相及び周波数が等
しくなったところでＰＬＬがロックして安定になる。こ
のときのＶＣＯ４２の制御電圧を同時に主フィルタ４５
にも印加しておくことで、主フィルタ４５を自動調整す
ることができる。

【００１６】以下、その様子を具体的に説明する。主フ
ィルタ４５はｇｍ−Ｃフィルタ（遮断周波数が時定数Ｃ
／ｇｍで決まるフィルタ）であり、ＶＣＯ４２もｇｍ−
Ｃ型、即ち、発振周波数がＣ／ｇｍで決まる発振器であ
る。また、ＶＣＯ４２及び主フィルタ４５の内部回路に
用いられるトランスコンダクタアンプには同一のものが
採用され、両者のｇｍを等しくすることができる。更
に、外部基準クロック信号４１の周波数ｆ_refは、製造
ばらつきがない場合の（すなわち、設計中心時の）ＶＣ
Ｏ４２の発振周波数と等しくなるように選ばれる。

【００１７】上記の設定の基で、ＰＬＬ制御によりＶＣ
Ｏ４２の発振周波数が外部基準クロック４１の周波数ｆ
_refに等しくなるように制御電圧が自動的に決定される
が、このときＶＣＯ４２の時定数Ｃ_ref／ｇｍが設計中
心値に合わせ込まれる。例えば、Ｃ_refの値が製造ばら
つきにより設計中心値の２倍になっている場合は、ｇｍ
が設計時の半分になるような制御電圧となっている。そ
して、そのときのＶＣＯ４２の制御信号が主フィルタ４
５にも印加されることで、主フィルタ４５内のｇｍも設
計時の半分になる。一方、主フィルタ４５内の各容量は
Ｃ_refと同様に設計時の２倍になっているので、結局主
フィルタ４５の時定数も設計中心値と等しくなる。

【００１８】

【発明が解決しようとする課題】図１４に示した調整用
フィルタ３３の減衰量を検出する方法の場合、高精度の
調整を行うためには、検波回路３４，３５に入力する信
号の波形を同じにする必要があり、そのため基準入力信
号５１として、高調波を殆ど含まない基本波による正確
な正弦波の信号を専用に用意しなければならない。

【００１９】同じように、図１５に示した調整用フィル
タ５３による位相を検出する方法の場合も高精度の調整
を行うために正確な正弦波の信号が必要となり、フィル
タ５２を余分に配置せざるを得ない。

【００２０】一方、図１６のようなＶＣＯ４２を配置し
たＰＬＬを用いる方法の場合は、回路構成が複雑で集積
化した場合に面積が大きくなるほか、ループフィルタ４
４には通常数１００ｐＦオーダーの容量が必要になり、
これを同時に集積化することが不可能なため外付けにし
なければならない。更に、この方法は、ＭＯＳＦＥＴ−
Ｃフィルタやｇｍ−Ｃフィルタのような電圧による調整
制御が可能なフィルタにのみ適用することができ、通常
のＲＣフィルタには適用できないという問題もある。一
般にｇｍ−Ｃフィルタは線形性に難があるため、特に低
い電源電圧を採用する場合は線形性に優れたＲＣフィル
タの方が有利である。また、この方法ではフィルタ調整
回路が常時動作し続ける必要があるため、消費電力が増
大する問題や他回路ブロックへノイズが影響する問題も
ある。

【００２１】本発明の目的は、集積化した場合に面積を
小さくすることができ、かつ、正弦波による専用の基準
信号を用いることなく正確に周波数特性を自動的に調整
する回路を備えたフィルタ回路を提供することにある。

【００２２】

【課題を解決するための手段】本発明の前記課題は、調
整用の基準信号としてパルス波形のディジタルクロック
信号を用い、調整用フィルタを通過したディジタルクロ
ック信号の遅延時間が所定の値となるように調整用フィ
ルタの時定数を制御信号によって調整し、この時定数の
調整を、調整用フィルタの時定数を形成する調整用素子
の値を制御信号によって変化させることによって行な
い、該調整用素子に与えた制御信号を同時に主フィルタ
に与え、主フィルタの構成素子の内の該調整用素子と同
じ種類の素子を制御信号によって変えて主フィルタの周
波数特性を調整することにより、効果的に解決すること
ができる。

【００２３】そのような手段を採用すれば、専用の正弦
波信号を用意することなく、例えばフィルタ回路を用い
るシステムが生成するシステムクロック信号（又はそれ
を分周したクロック信号）を基準のディジタルクロック
信号として流用すればよく、また、上記制御信号を生成
する時定数制御回路、例えば、所定時間遅延信号を生成
する回路や遅延時間比較回路等を集積化に適した簡単な
回路によって構成することが可能であり、更に、所定時
間遅延信号を回路の製造ばらつきに影響されることなく
生成することが可能であるため高い調整精度を得ること
ができるからである。

【００２４】なお、調整用フィルタは、抵抗と容量とに
よって時定数を形成するＲＣ一次低域通過フィルタ（以
下「ＬＰＦ」と略称する）であることが望ましい。抵抗
及び容量のいずれか一方が調整用素子となる。

【００２５】

【発明の実施の形態】以下、本発明に係るフィルタ回路
を図面に示した発明の実施の形態を参照して更に詳細に
説明する。 ＜発明の実施の形態１＞本実施形態の基本構成を図１に
示す。図１において、１１は、調整用の基準信号として
用いられるディジタルクロック信号、１２は調整用フィ
ルタであるＲＣ一次ＬＰＦ（マスターフィルタ）、１４
は、ＬＰＦ１２を通過したクロック信号１１の遅延時間
を電源１３の閾値電圧を超えた時点で判定してフィルタ
遅延信号を出力する比較器、１５は、クロック信号１１
を入力してその所定の時間だけ遅れた信号を生成する所
定時間遅延信号生成回路、１６は、比較器１４が出力す
るフィルタ遅延信号の遅延時間が遅延信号生成回路１５
が出力する所定時間遅延信号の遅延時間と比較して進ん
でいるか遅れているかを判定する遅延時間比較回路、１
８は主フィルタ（スレーブフィルタ）、１７は、遅延時
間比較回路１６の判定結果からＬＰＦ１２及び主フィル
タ１８に供給する制御信号を生成する素子値制御回路、
１９は、遅延信号生成回路１５、遅延時間比較回路１６
及び素子値制御回路からなる時定数制御回路を示す。

【００２６】ＬＰＦ１２は、時定数を形成する抵抗Ｒ
_ref及び容量Ｃ_refを有し、抵抗Ｒ_refが可変抵抗になっ
ている。後で詳述するが、上記制御信号は、調整用素子
即ち抵抗Ｒ_refの値を変化させてＬＰＦ１２の時定数を
調整する。主フィルタ１８は、構成素子として抵抗Ｒ及
び容量Ｃを有し、抵抗Ｒが可変抵抗になっている。やは
り後で詳述するが、上記調整用素子と同じ種類の素子、
即ち抵抗Ｒが上記制御信号によって変化し、主フィルタ
１８の周波数特性が調整される。

【００２７】ディジタルクロック信号１１は、ハイレベ
ルでは電源電圧ＶＤＤに等しい電圧値を、ローレベルで
は０Ｖの電圧値を持つ。ディジタルクロック信号１１と
して、本発明のフィルタ回路を用いるシステム、例えば
無線受信機が使用するシステムクロック信号又はそれを
分周したクロック信号が流用される。即ち、ディジタル
クロック信号１１は、システムクロック信号から成る。

【００２８】ここで、上記無線受信機の構成を図２に示
す。図２において、アンテナ１５１より入力されたＧＨ
z帯の高周波信号は、低雑音増幅器１５２により増幅さ
れた後、ミキサ１５３によってＶＣＯ１５４からの搬送
波信号と混合されてＭＨz帯の中間周波数の信号に変換
される。

【００２９】その後、本発明のフィルタ回路である帯域
通過フィルタ（ＢＰＦ）１５５により妨害信号が抑圧さ
れ、更にプログラマブルゲインアンプ１５６により増幅
される。そのとき、信号の最大振幅がＡＤ変換器１５７
の最大入力レベルになるように増幅される。そして、Ａ
Ｄ変換器１５７によりディジタル信号に変換された後、
復調回路１５８によりデータが復調される。データは、
信号処理部１５９において処理される。

【００３０】ＡＤ変換器１５７、復調回路１５８及び信
号処理部回路１５９は、クロック信号発生回路１５１０
が生成するシステムクロック信号１５１１及びそれを分
周したクロック信号を用いて動作するが、該クロック信
号は、同時に帯域通過フィルタ１５５に供給され、図１
におけるディジタルクロック信号１１となる。

【００３１】次に、図１において、電源１３から比較器
１４の反転入力端子に加えられる閾値電圧は、本実施形
態ではＶＤＤ／２に設定される。この設定により、抵抗
Ｒ_{re f}及び容量Ｃ_refからなるＲＣ一次ＬＰＦ１２を経て
比較器１４から出力されるフィルタ遅延信号の時間遅延
は、Ｒ_ref・Ｃ_ref・ｌn２となる。ここで、抵抗Ｒ_refはト
リミングが可能であり、細かく値を変えることができる
ように構成されている。

【００３２】本実施形態では、抵抗Ｒ_refは２進４ビッ
トの１６段階でトリミングされる。つまり、Ｒ_refは、
Ｒ_minとδＲを用いてＲ_ref＝Ｒ_min＋n・δＲ（ｎ＝０〜
１５）という値をとれるようになっている。また、幾つ
かの抵抗Ｒ及び容量Ｃを構成要素とする主フィルタ１８
内の各抵抗も抵抗Ｒ_refと同様に２進４ビットでトリミ
ングされるように構成されている。

【００３３】所定時間遅延信号生成回路１５は、前述の
ように所定の時間遅延する信号を生成するための回路で
あるが、本実施形態の場合、遅延時間は、予め決められ
た設計中心値のＲ_ref0，Ｃ_ref0に対してＲ_ref0・Ｃ_ref0・
ｌn２になる。そして、Ｒ_{ref 0}は、ある特定の調整コー
ド、例えば‘０１１１’（このコードは任意に選ぶこと
ができる）に対応する抵抗Ｒ_refの値に設定される。従
って、本実施例ではＲ_{r ef0}＝Ｒ_min＋７δＲである。

【００３４】遅延時間比較回路１６は、所定時間遅延信
号生成回路１５が出力する遅延信号の遅延時間と比較器
１４が出力するフィルタ遅延信号の遅延時間の大小を比
較して、その結果を素子値制御回路１７に与える。素子
値制御回路１７は、比較結果を受けてＬＰＦ１２の時定
数を制御する制御信号を生成する。制御信号がＬＰＦ１
２に供給されることによって帰還グループが形成され、
所定時間遅延信号生成回路１５出力の時間遅延Ｒ_ref0・
Ｃ_ref0・ｌn２と比較器１４出力の時間遅延Ｒ_ref・Ｃ_ref・
ｌn２（ただし、Ｒ_ref，Ｃ_refは製造後の実際の値）が
等しくなるように自動的にＬＰＦ１２の時定数が制御さ
れる。

【００３５】その結果、調整用ＲＣ一次ＬＰＦ１２の時
定数Ｒ_refＣ_refがＲ_ref0Ｃ_ref0と等しくなるようにＲ
_refの調整コードｎが制御信号によって自動的に決定さ
れる。

【００３６】主フィルタ１８内の各抵抗もＲ_refと同様
に２進４ビットでトリミングが可能であるので、この調
整コードが主フィルタ１８にも与えられることで、主フ
ィルタ１８の周波数特性も設計中心値に合わせ込むこと
ができる。

【００３７】本実施形態の場合、製造プロセスによる素
子値の変動がなければ、調整コードは‘０１１１’とな
る。一方、製造ばらつきにより抵抗値又は容量値が設計
中心値より大きく（小さく）なった場合は、調整コード
は‘０１１１’よりも小さく（大きく）なる。

【００３８】なお、本実施形態では、電源の閾値電圧を
ＶＤＤ／２にしてその出力遅延時間Ｒ_ref・Ｃ_ref・ｌn２
をフィルタの調整に利用したが、閾値電圧は状況に応じ
て異なる値にしても良い。例えば、閾値電圧を２ＶＤＤ
／３にしたときは、Ｒ_ref・Ｃ _ref・ｌn３の時間遅延がフ
ィルタの調整に利用される。

【００３９】続いて、本実施形態の具体的な構成を図３
に示す。調整用のディジタルクロック信号６１として、
無線受信機の１３ＭＨzのシステムクロック信号を８分
周した１．６２５ＭＨzのクロック信号が利用される。

【００４０】ＲＣ一次ＬＰＦ６５及び電源６６から閾値
電圧が供給される比較器６７は、上記で述べたようにＲ
_ref・Ｃ_ref・ｌn２の遅延時間を生成する。一方、所定時
間遅延信号生成回路６１１は、１６進カウンタ６２、イ
ンバータ６３及びＡＮＤ回路６４の組み合わせにより実
現される。

【００４１】カウンタ６２は、ディジタルクロック信号
６１のパルス数を１６進計数する４段構成で、各段から
順にy2，y4，y8，y16を出力する。インバータ６３は、
入力のディジタルクロック信号６１及びカウンタ６２の
最終段出力y16の否定を出力する。ＡＮＤ回路６４は、
インバータ６３の否定出力及びカウンタ６２のインバー
タ６３を設けない段の出力y2，y4，y8を入力して多入力
のＡＮＤ処理を行ない、ディジタルクロック信号６１の
周期に対応した遅延時間を有する所定遅延時間信号を出
力する。

【００４２】また、遅延時間比較回路は、Ｄフリップフ
ロップからなるラッチ６８、素子値制御回路はアップダ
ウンカウンタ６９によりそれぞれ構成される。

【００４３】また、ＬＰＦ６５には抵抗Ｒ_refの値を定
めるためのアナログスイッチ６１２が備えられ、アナロ
グスイッチ６１２がアップダウンカウンタ６９からの制
御信号である調整コードによって制御される。更に、同
様に、主フィルタ６１０にも抵抗Ｒの値を定めるための
アナログスイッチ６１３が備えられ、アナログスイッチ
６１３がアップダウンカウンタ６９からの制御信号であ
る調整コードによって制御される。

【００４４】これらの各回路（ＬＰＦ６５、比較器６
７、１６進カウンタ６２、インバータ６３、ＡＮＤ回
路、ラッチ６８、アップダウンカウンタ６９及び主フィ
ルタ６１０）は、集積化に適した一般的な回路であり、
全体として構成が簡単であるため集積回路の中で小面積
に実装可能である。

【００４５】所定時間遅延信号生成回路６１１は、所定
の遅延時間の信号：ラッチＣＬＫの他、ＬＰＦ６５及び
アップダウンカウンタ６９に与えるそれぞれタイミング
信号：ＶＩＮ及びタイミング信号：カウンタＣＬＫを生
成する。これらの様子を図４のタイミングチャートに示
す。図４には、更に、ＬＰＦ６５の出力信号ＶＯＵＴの
波形、比較器６７の出力信号：ラッチＤ及びラッチ６８
の出力信号：ＤＩＲが示される。

【００４６】図４に示すように、所定時間遅延信号生成
回路６１１は、ＬＰＦ６５に与える信号：ＶＩＮをカウ
ンタ６２から出力し、続いて、この信号ＶＩＮから１．
６２５ＭＨzのディジタルクロック信号６１の半周期に
相当する３０８ｎｓだけ遅れた固定の時間遅延信号：ラ
ッチＣＬＫをＡＮＤ回路６４から出力する。この固定の
時間遅延は、１６進カウンタ６２、インバータ６３及び
ＡＮＤ回路６４の製造ばらつきに依らずにクロック信号
６１の基本特性である周期によって定まるものであるた
め、高精度であり、それにより、本発明では高い調整精
度を得ることができる。

【００４７】次に、前記と同様に、Ｒ_refは、Ｒ_minとδ
Ｒを用いてＲ_ref＝Ｒ_min＋n・δＲ（ただし、ｎ＝０〜１
５）という値をとれるように細分化されている。本実施
形態では、予めＲ_ref0・Ｃ_ref0・ｌn２＝３０８ｎｓとな
るように、Ｒ_ref0＝３０．０ｋΩ、Ｃ_ref0＝１４．８ｐ
Ｆに選んだ。また、調整コードが‘０１０１’のときの
Ｒ_refをＲ_ref0とした。そのため、例えば、Ｒ_min＝０．
７７×３０ｋΩ、δＲ＝０．０４６×３０ｋΩとしてい
る。このとき、Ｒ_min＋５δＲ＝３０．０ｋΩとなる。

【００４８】また、主フィルタ６１０の全ての抵抗Ｒも
同様に２進４ビットの１６段階でトリミングされるよう
に構成されており、設計中心Ｒ₀に対してＲ_min＝０．７
７Ｒ ₀、δＲ＝０．０４６Ｒ₀であり、調整コードが‘０
１０１’のときに、Ｒ＝Ｒ₀になる。

【００４９】このように抵抗によるトリミングを用いる
と、容量によるトリミングの場合よりも主フィルタ６１
０の面積を低減することができる場合がある。容量によ
るトリミングの場合、小さな容量（δＣなど）が多数必
要になるが、その各々に付随するダミーエリアにより面
積が大きくなる場合があるからである。

【００５０】ここで、主フィルタ６１０は、本実施形態
では、図２の帯域通過フィルタ１５５であるが、その一
部分の実際回路を図５に示す。該回路は、ＲＣ二次ＬＰ
Ｆで、抵抗Ｒ１，Ｒ２，Ｒ３と、容量Ｃ１，Ｃ２と、オ
ペアンプＡ１とで構成される。抵抗Ｒ１，Ｒ２，Ｒ３は
上記の方法でトリミングされて調整される。

【００５１】なお、本発明は、図５のＬＰＦに限定され
ず、抵抗Ｒと容量Ｃを組み合わせてなるフィルタの全て
に適用可能であることは云うまでもない。

【００５２】次に、ラッチ６８は、ＡＮＤ回路６４の出
力の時間遅延信号：ラッチＣＬＫをトリガにして、比較
器６７の出力の遅延時間（Ｒ_ref・Ｃ_ref・ｌn２）を判定
する。即ち、ラッチ６８は、遅延時間が所定時間遅延信
号生成回路６１１により生成される３０８ｎｓより小さ
ければ１を、大きければ０を出力する。

【００５３】また、アップダウンカウンタ６９は、１６
進カウンタ６２の出力信号：カウンタＣＬＫのトリガに
よってカウンタ動作し、ラッチ６８の出力信号ＤＩＲが
１のときカウントアップし、０のときカウントダウンす
る。これにより、カウンタ値ｎが得られ、このカウンタ
値ｎ（調整コード）によってＲ_refの値がＲ_ref＝Ｒ_{mi n}
＋ｎ・δＲに従って更新される。

【００５４】ＬＰＦ６５、比較器６７、ラッチ６８及び
アップダウンカウンタ６９により帰還ループが構成され
るので、Ｒ_ref・Ｃ_ref・ｌn２＝３０８ｎｓ（＝３０ｋΩ
×１４．８ｐＦ×ｌｎ２）となるようにカウンタ値ｎ即
ち調整コードが生成される。このとき、Ｒ_refＣ_ref＝３
０ｋΩ×１４．８ｐＦとなり、一次ＬＰＦ６５の時定数
は設計中心値に合わせ込まれる。この調整コードを主フ
ィルタ６１０にも印加しておくことにより、主フィルタ
６１０の時定数も設計中心値に合わせ込まれる。

【００５５】図６に、実際のフィルタの調整動作時のカ
ウンタ値の時系列変化を示す。アップダウンカウンタ６
９の初期値（初期のカウンタ値）は、説明のために例え
ば‘００００’としているが、本調整回路はループ制御
されるので、初期値は任意でよい。この例では、最初は
調整コードが‘００００’でありＲ_refが小さい（Ｒ_{r ef}
＝Ｒ_min）ためＲ_ref・Ｃ_ref・ｌn２も小さく、その結果、
Ｒ_ref・Ｃ_ref・ｌn２＜３０８ｎｓとなる。従って、ラッ
チ６８の出力は１となりカウンタ値（即ち、調整コー
ド）は１つ増加する。同様にして、しばらくの間は調整
コードは上昇を続けＲ_refも増加し続けるが、やがてＲ
_ref・Ｃ_ref・ｌn２＞３０８ｎｓとなって逆転すると、今
度はラッチ６８の出力は０となり、調整コードは一つ減
少するのでＲ _refも減少する。しかしながら、その結果
として再びＲ_ref・Ｃ_ref・ｌn２＜３０８ｎｓとなるた
め、ラッチ６８の出力は１に戻り調整コードは再び一つ
増加して元に戻る。こうして、調整コードは２値の間で
振動し続けることになる。この状態でフィルタの調整が
収束し（t=t1にてチューニング収束）、Ｒ_ref・Ｃ_ref・ｌ
n２が目標の範囲内（３０８ｎｓの十分な近傍）に到達
する。この段階で、適当なタイミングで回路動作を停止
させて調整コードを固定することにより（t=t2にてチュ
ーニング完了）、フィルタの調整が完了となる（初期値
開始からチューニング完了までがチューニング時間とな
る）。

【００５６】以上に説明したように、本実施形態のフィ
ルタ回路は、専用の正弦波信号を必要とせず、かつ、集
積化に適した簡単な回路によって構成することが可能で
あり、更に、調整の基準となる所定時間遅延信号を回路
の製造ばらつきに影響なく生成することが可能になるた
め高い調整精度を得ることができる。 ＜発明の実施の形態２＞次に、容量をトリミングするよ
うにした実施形態を図７に示す。本実施形態は、実施形
態１と同様に、１６進カウンタ９２、インバータ９３、
ＡＮＤ回路９４、ＲＣ一次ＬＰＦ９５、比較器９７、比
較器９７に閾値電圧（ＶＤＤ／２）を与える電源９６、
ラッチ９８、アップダウンカウンタ９９によって構成さ
れる。

【００５７】上述したように容量によるトリミングは、
抵抗によるトリミングの場合に比べて面積が大きくなる
場合があるが、雑音を低減することができる特徴があ
る。抵抗によるトリミングの場合は、小さな抵抗成分δ
Ｒが配線やスイッチによる寄生抵抗の影響を受けないよ
うにするために各抵抗値をある程度大きくする場合があ
り、結果として抵抗の発生する熱雑音が影響する場合が
あるのに対して、容量にはそのような雑音の発生がな
い。

【００５８】本実施形態では、図７のように容量Ｃ_ref
や主フィルタ９１０の容量Ｃは、２進４ビットでアレー
化され、それぞれアナログスイッチ９１２，９１３を有
している。

【００５９】実施形態１と同様に、１．６２５ＭＨzの
入力基準クロック９１を用いるので、例えばＣ_ref0＝１
４．８ｐＦ、Ｒ_ref0＝３０ｋΩに設定される。ただし、
本実施形態では調整コードが‘１０００’のときのＣ
_refの値をＣ_ref0（＝１４．８ｐＦ）としている。例え
ば、Ｃ_min＝１４．８ｐＦ／２、δＣ＝１４．８ｐＦ／
１６とすれば、Ｃ_min＋８δＣ＝１４．８ｐＦとなる。

【００６０】主フィルタ９１０の２進４ビットでアレー
化された容量Ｃについても、同様に設計中心Ｃ₀に対し
てＣ_min＝Ｃ₀／２，δＣ＝Ｃ₀／１６であり、調整コー
ドが‘１０００’のときに、Ｃ＝Ｃ₀になる。

【００６１】図７の各回路の動作やタイミングチャート
は、実施形態１の場合と同様であるので説明を省略す
る。 ＜発明の実施の形態３＞複数の周波数のディジタルクロ
ック信号を入力可能にした実施形態を図８に示す。図８
には、本実施形態の主要部分である一次ＬＰＦの部分の
みを示す。なお、他の部分は図１と同様なので図示を省
略する。

【００６２】本実施形態では、予め定められた複数の基
準ディジタルクロック信号１０１（ＣＬＫ）の周波数に
対応して複数の容量Ｃ_ref1，Ｃ_ref2，Ｃ_ref3が用意され
る。例えば、周波数が１ＭＨz，２ＭＨz，５ＭＨzの入
力基準クロック１０１である場合、１０ｐＦ，５ｐＦ，
２ｐＦの容量が用意される。そして、フィルタ回路を搭
載する無線受信機からのＣ_ref選択信号１０６によって
スイッチ１０５が開閉され、調整に使用するクロック信
号の周波数に応じて容量Ｃ_ref1，Ｃ_ref2，Ｃ_{re f3}の中か
ら適切な容量が一つ選択される。

【００６３】容量が選択されてからのフィルタ調整は、
実施形態１の場合と同様に、素子値制御回路からの調整
コードによるスイッチ制御信号１０３に基づいてアナロ
グスイッチ１０２を切り換え、それによって抵抗値Ｒ
_refを定めることによって行なわれる。

【００６４】本実施形態により、受信機のディジタル部
の都合でシステムクロック周波数に変更が生じてもその
まま対応することができる。 ＜発明の実施の形態４＞複数の周波数のディジタルクロ
ック信号を入力可能にした場合で、周波数に応じて選択
する素子を抵抗とした実施形態を図９に示す。

【００６５】実施形態３の場合と同様に、予め定められ
た複数の基準ディジタルクロック信号１１１（ＣＬＫ）
の周波数に対応して複数の複数の抵抗Ｒ_ref1，Ｒ_ref2，
Ｒ_{re f3}が用意される。そして、フィルタ回路を搭載する
無線受信機からのＲ_ref選択信号１１３によってスイッ
チ１１３が開閉され、調整に使用するクロック信号の周
波数に応じて抵抗Ｒ_ref1，Ｒ_ref2，Ｒ_ref3の中から適切
な抵抗が一つ選択される。

【００６６】抵抗が選択されてからのフィルタ調整は、
実施形態２の場合と同様に、素子値制御回路からの調整
コードによるスイッチ制御信号１１５に基づいてアナロ
グスイッチ１１２を切り換え、それによって容量Ｃ_ref
を切り換えることによって行なわれる。

【００６７】本実施形態により、受信機のディジタル部
の都合でシステムクロック周波数に変更が生じてもその
まま対応することができる。 ＜発明の実施の形態５＞主フィルタへ与える調整コード
への雑音を抑止するようにした実施形態を図１０に示
す。本実施形態でも実施形態１と同様に、基準ディジタ
ルクロック信号１２１、１６進カウンタ１２２、インバ
ータ１２３、ＡＮＤ回路１２４、調整用一次ＬＰＦ（マ
スターフィルタ）１２５、比較器１２７、比較器１２７
に閾値電圧（ＶＤＤ／２）を供給する電源１２６、ラッ
チ１２８、アップダウンカウンタ１２９及び主フィルタ
１２１１が用いられるが、本実施形態では更にアップダ
ウンカウンタ１２９と主フィルタ１２１１の間に平均化
回路１２１０が設けられる。

【００６８】本実施形態の場合、ＬＰＦ１２５のアナロ
グスイッチ１２１２にはアップダウンカウンタ１２９か
らの調整コードが与えられるが、一方、主フィルタ１２
１１のアナログスイッチ１２１３には平均化回路１２１
０により平均された調整コードが与えられる。そのた
め、雑音が調整動作中に入り込むおそれがある場合で
も、主フィルタ１２１１に与える調整コードを正確に保
つことができる。＜発明の実施の形態６＞調整用のアナ
ログスイッチの寄生素子の影響を避けるようにした実施
形態を図１１に示す。本実施形態は、実施形態１と同様
に、基準ディジタルクロック信号１３１、調整用一次Ｌ
ＰＦ（マスターフィルタ）１３２、比較器１３４、比較
器１３４に閾値電圧を与える電源１３３、所定時間遅延
信号生成回路１３５、遅延時間比較回路１３６、素子値
制御回路１３７、主フィルタ（スレーブフィルタ）１３
８、時定数制御回路１３９により構成される。

【００６９】但し、本実施形態では、比較器１３４自身
による遅延とトリミング用のアナログスイッチ（図３に
おけるアナログスイッチ）の寄生素子による遅延から生
じる遅延時間の誤差がフィルタの調整に及ぼす影響をキ
ャンセルするために、比較器１３４の反転端子に印加さ
れる電源１３３の閾値電圧を外部から可変することがで
きるようにしている。遅延時間誤差の影響があるとき
は、閾値電圧を例えばＶＤＤ／２よりも少し小さくする
ことで正確なフィルタの調整を維持することができる。 ＜発明の実施の形態７＞比較器が持つ遅延の影響を避け
るようにした実施形態を図１２に示す。本実施形態も実
施形態１の場合と同様に、基準ディジタルクロック信号
１４１、調整用一次ＬＰＦ（マスターフィルタ）１４
２、比較器１４４、比較器１４４に閾値電圧（ＶＤＤ／
２）を供給する電源１４３、所定時間遅延信号生成回路
１４５、遅延時間比較回路１４６、素子値制御回路１４
７、主フィルタ（スレーブフィルタ）１４８、時定数制
御回路１４９により構成されるが、本実施形態では更に
遅延信号生成回路１４５と遅延時間比較回路１４６の間
に比較器１４１０が設けられる。

【００７０】本実施形態では、比較器１４４自身による
遅延の影響が比較器１４１０の遅延によってキャンセル
される。それにより、遅延時間比較回路１４６に入力さ
れる二信号間の遅延時間差が相殺され、精度の高い調整
が可能となる。

【００７１】

【発明の効果】本発明によれば、時間遅延を基にしてフ
ィルタの調整を行なうようにしたので、外部から専用の
正弦波による基準信号を用意することなく、フィルタ回
路を搭載するシステムが用いるクロック信号を流用する
ことが可能であり、かつ、精度の高い調整を実現するこ
とができる。また、集積化に適した簡単な回路によって
構成することが可能であり、小面積で歩留まりの良いの
フィルタ回路を実現することができる。

【図面の簡単な説明】

【図１】本発明に係るフィルタ回路の第１の発明の実施
の形態を説明するための基本構成図。

【図２】本発明のフィルタ回路を搭載したシステムの例
を説明するための構成図。

【図３】本発明の第１の発明の実施の形態を説明するた
めの詳細構成図。

【図４】本発明の第１の発明の実施の形態を説明するた
めのタイミングチャート。

【図５】本発明の第１の発明の実施の形態における主フ
ィルタの例を説明するための回路図。

【図６】本発明の第１の発明の実施の形態におけるカウ
ンタ値の時系列変化を示す図。

【図７】本発明の第２の発明の実施の形態を説明するた
めの構成図。

【図８】本発明の第３の発明の実施の形態における調整
用フィルタを説明するための回路図。

【図９】本発明の第４の発明の実施の形態における調整
用フィルタを説明するための回路図。

【図１０】本発明の第５の発明の実施の形態を説明する
ための構成図。

【図１１】本発明の第６の発明の実施の形態を説明する
ための構成図。

【図１２】本発明の第７の発明の実施の形態を説明する
ための構成図。

【図１３】一般的な無線受信機を説明するための構成
図。

【図１４】従来のフィルタ回路の第１の例を説明するた
めの構成図。

【図１５】従来のフィルタ回路の第２の例を説明するた
めの構成図。

【図１６】従来のフィルタ回路の第３の例を説明するた
めの構成図。

【符号の説明】

１１，６１…基準ディジタルクロック信号、１２，６５
…ＲＣ一次ＬＰＦ、１３，６６…電源、１４，６７…比
較器、１５，６１１…所定時間遅延信号生成回路、１６
…遅延時間比較回路、１７…素子値制御回路、１８，６
１０：主フィルタ、１９…時定数制御回路、６２…１６
進カウンタ、６３…インバータ、６４…ＡＮＤ回路、６
８…ラッチ、６９…アップダウンカウンタ、６１２，６
１３…アナログスイッチ、１５１：アンテナ、１５２…
低雑音増幅器、１５３…ミキサ、１５４…電圧制御発振
器、１５５…帯域通過フィルタ、１５６…プログラマブ
ルゲインアンプ、１５７：ＡＤ変換器、１５８…復調回
路、１５９…信号処理部、１５１０…システムクロック
生成回路、１５１１…システムクロック、１５１２…分
周器。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 丘 維礼 東京都国分寺市東恋ケ窪一丁目280番地 株式会社日立製作所中央研究所内 Ｆターム(参考） 5J024 AA02 BA18 CA14 DA01 EA01 5J098 AA12 AA14 AB02 AB31 AC03 AC04 AC17 AD18 AD26 CA05 CB02 CB05

Claims (10)

【特許請求の範囲】
1. 【請求項１】時定数が可変の調整用フィルタと、該調整
   用フィルタを通過したディジタルクロック信号の遅延時
   間が所定の値となるように上記時定数を調整する制御信
   号を生成する時定数制御回路と、該制御信号によって周
   波数特性が調整される主フィルタとを備え、 上記調整用フィルタの時定数の調整が時定数を形成する
   調整用素子の値を上記制御信号によって変化させること
   によって行なわれ、上記主フィルタの周波数特性の調整
   が主フィルタの構成素子の内の上記調整用素子と同じ種
   類の素子を上記制御信号によって変化させることによっ
   て行なわれることを特徴とするフィルタ回路。
2. 【請求項２】ディジタルクロック信号を入力する時定数
   可変の調整用フィルタと、該ディジタルクロック信号を
   所定の時間遅延させた信号を生成する所定時間遅延信号
   生成回路と、上記調整用フィルタを通過して遅延した該
   ディジタルクロック信号をフィルタ遅延信号として出力
   する比較器と、上記所定時間遅延信号の遅延時間と該フ
   ィルタ遅延信号の遅延時間を比較する遅延時間比較回路
   と、該遅延時間比較回路の比較結果を入力して上記調整
   用フィルタの時定数を変化させる制御信号を出力する素
   子値制御回路と、該制御信号によって周波数特性が調整
   される主フィルタとを備え、 上記調整用フィルタは、該制御信号によって該フィルタ
   遅延信号の遅延時間が上記所定時間遅延信号の遅延時間
   と一致するように時定数が調整され、更に、 該調整用フィルタの時定数の調整が時定数を形成する調
   整用素子の値を上記制御信号によって変化させることに
   よって行なわれ、上記主フィルタの周波数特性の調整が
   主フィルタの構成素子の内の上記調整用素子と同じ種類
   の素子を上記制御信号によって変化させることによって
   行なわれることを特徴とするフィルタ回路。
3. 【請求項３】上記ディジタルクロック信号は、上記フィ
   ルタ回路を用いるシステムが生成するシステムクロック
   信号から成ることを特徴とする請求項１又は請求項２に
   記載のフィルタ回路。
4. 【請求項４】上記所定遅延時間信号生成回路は、上記デ
   ィジタルクロック信号の周期に対応した遅延時間を有す
   る所定遅延時間信号を出力することを特徴とする請求項
   ２に記載のフィルタ回路。
5. 【請求項５】上記調整用フィルタは、抵抗と容量とによ
   って時定数を形成するＲＣ一次低域通過フィルタであ
   り、該抵抗及び該容量のいずれか一方が上記調整用素子
   であることを特徴とする請求項１〜請求項４のいずれか
   一に記載のフィルタ回路。
6. 【請求項６】上記調整用フィルタは、抵抗が可変であ
   り、該抵抗が上記調整用素子であることを特徴とする請
   求項５に記載のフィルタ回路。
7. 【請求項７】上記調整用フィルタは、容量が可変であ
   り、該容量が上記調整用素子であることを特徴とする請
   求項５に記載のフィルタ回路。
8. 【請求項８】上記調整用フィルタは、複数の容量を有
   し、上記ディジタルクロック信号の周波数が複数である
   場合、周波数毎に該複数の容量の中から周波数に対応し
   た容量が選択されることを特徴とする請求項５に記載の
   フィルタ回路。
9. 【請求項９】上記調整用フィルタは、複数の抵抗を有
   し、上記ディジタルクロック信号の周波数が複数である
   場合、周波数毎に該複数の抵抗の中から周波数に対応し
   た抵抗が選択されることを特徴とする請求項６に記載の
   フィルタ回路。
10. 【請求項１０】上記制御信号の値を平均化する平均化回
    路を有し、上記主フィルタには平均化回路を経た制御信
    号が供給されることを特徴とする請求項６に記載のフィ
    ルタ回路。