JP2010093361A - フィルタ回路 - Google Patents

Abstract

【課題】本発明は、フィルタリング特性調整機能を有するアナログフィルタを有するフィルタ回路に関し、アナログフィルタのフィルタリング特性を簡易な補正回路によって補正する機能を備える。
【解決手段】アナログフィルタ５０と、レプリカ回路としての発振器６１と、周波数比較ロジック６２を備え、周波数比較ロジック６２で、その発振器６１の発振周波数が基準周波数となるように、発振器６１とアナログフィルタ５０との双方を同時に調整する。
【選択図】 図５

Description

本発明は、フィルタリング特性調整機能を有するアナログフィルタを有するフィルタ回路に関する。

通信システムの物理層における受信回路では、後続するＡＤコンバータのサンプリングによる折り返し雑音を除去するアンチエイリアシングフィルタや、隣接通信チャネルやランダム雑音成分から所望チャネルの周波数成分だけを取り出すチャネルフィルタなどといったアナログフィルタが多用される。近年の通信機器の小型化に伴い、通信システムの少量チップ化が進み、アナログフィルタもディスクリート品よりも受信ＩＣチップ内ヘインテグレートされる場合が多くなった。これらのアナログフィルタのアーキテクチャとしては抵抗素子（Ｒ）と容量素子（Ｃ）を用いたＲＣアクティブフィルタが主流となっている。たとえば、ＣＭＯＳプロセスにおける抵抗Ｒはｐｏｌｙシリコン、容量Ｃはメタル（Ｍ）−層間膜（Ｉ）−メタル（Ｍ）構造などの場合が多い。これらの受動デバイスは半導体製造プロセスにおいて特性がほぼ均一になるように厳しい工程管理のもと製造が行われているが、近年のデバイスの微細化が進んだプロセスでは、たとえばｐｏｌｙシリコン抵抗ではその抵抗値が±１０％程度の製造ばらつきを持つことが通例である。ローパスフィルタやハイパスフィルタ、またはバンドパスフィルタの通過帯域幅（フィルタリング特性）はＲＣ時定数の関数として決まるため、上記のような製造ばらつきがあるとＩＣ個体ごとにその帯域幅が異なってきてしまう。

一般に所望信号への雑音の混入はビットエラーの増大に直結し、ビットエラーの低減を求めるならば、通信レートを下げる、１チャネルの占有帯域を広げるといった対応が必要である。ここで、通信レートが遅いなど仕様の緩い通信規格であれば、所望信号にある程度の雑音の混入が許される。この場合、アナログフィルタの帯域幅が小さ目にもばらつくことを想定しあらかじめ通過帯域幅を広めにとっておき、アナログフィルタの帯域幅がある程度必要以上に大きくなっても規格で定められるビットエラーレートが達成可能である。しかし、技術の進歩により、より高レート、よりビットエラーの少ない通信が求められている。つまりアナログフィルタには、ＩＣ個体差のないより厳格な一定の通過帯域を持つことが要求されるようになる。この要求は、前述の微細化によるばらつき増大の傾向と相反するものである。このことで、アナログフィルタに付随して、通過帯域のばらつきの補正機能を持った回路が必要となってくる。特に補正機能は、ユーザがこの補正を意識することなく、ＩＣ電源投入後はそのＩＣ個体でのアナログフィルタの抵抗値や容量値を判別し自動的に通過帯域を調整するような機能が望ましい。

このような背景から、アナログフィルタ帯域幅自動補正回路が提案されている（特許文献１，２参照）。

図１は、アナログフィルタ帯域幅自動補正に関する第１の従来技術のブロック図である。

図１に示されるアナログフィルタ１０は、例えば受信回路における後段のＡＤコンバータによる離散信号化に対するアンチエイリアシングのためのローパスフィルタなどであり、送受信されるアナログ信号を処理するものである。このアナログフィルタ１０はＩＣチップ内に作り込まれた抵抗素子Ｒ０と容量素子Ｃ０、およびオペアンプ（演算増幅器）で構成された任意のアクティブフィルタである。上述したようにＩＣチップ内に作り込まれた抵抗素子Ｒ０と容量素子Ｃ０は、製造プロセスの変動によってＩＣ個体ごとにばらつきを生じ、また両者ともに温度変動も持つ。

ここでは一例としてアナログフィルタがローパス特性を持っている場合を考える。アナログフィルタがローパス特性を持っているとき一般にＲ０の抵抗値とＣ０の容量値とで決まる時定数の関数としてカットオフ周波数が定められ、Ｒ０×Ｃ０の値が大きいとカットオフ周波数が小さなものとなり通過帯域が狭くなる。図１の下部には帯域幅補正回路２０が示されており、ＩＣチップ内に作りこまれた積分器２１、比較器２２、ダウンカウンタ２３とから成る。積分器２１はオペアンプと、アナログフィルタ１０内に作り込まれた抵抗素子Ｒ０および容量素子Ｃ０と構成・形状を同一とした抵抗および容量から成るものである。図１の例は、容量素子Ｃ０を可変のものとし、ダウンカウンタ２３の出力ＣＯＮＴのデジタル値によってＣ０の容量値を変更することによる帯域幅補正方法を採用したものである。またこの例ではＣＯＮＴのデジタル値が最大値を示したときにＣ０も最大の容量値をとることとし、ＣＯＮＴのデジタル値が小さくなることに伴いＣ０も単調に小さな容量値になることとする。この、帯域幅補正回路２０はアナログフィルタ１０とは独立に動作することができ、アナログフィルタ１０を使用した通信以前もしくは通信中に動作する。

図１に示す回路では、図２示すような一定の手順を踏んで帯域幅補正が行われる。図２の手順においてまずＣＲＳＴ信号をアサートしスイッチＳＷを短絡することによって、積分器２１の電荷を放電し状態を初期化する。またこのときダウンカウンタ２３の出力は最大値Ｎを示しており、アナログフィルタ１０内および積分器２１内の容量Ｃ０は最大値を取っているものとする。
ＣＲＳＴ信号がネゲートされた直後にテスト信号ＴＥＳＴの電圧レベルを積分器２１のオペアンプのコモン電圧Ｖｃｏｍからそれより小さいレベルのＶｔｅｓｔに変更し、一定時間Ｔｉｎｔ期間保持する。Ｔｉｎｔの期間、積分器２１は時定数Ｃ０×Ｒ０に従い電荷の積分を行い、時間Ｔｉｎｔ後に積分器の出力ＩＮＴは、
ＩＮＴ＝（Ｔｉｎｔ／Ｃ０）×（Ｖｔｅｓｔ−Ｖｃｏｍ）／Ｒ０＋Ｖｃｏｍ
・・・・（１）
となる。この出力ＩＮＴは比較器２２によって参照電圧ＲＥＦと比較され、この例ではＩＮＴがＲＥＦより大きい場合比較器２２の出力ＣＯＭＰはＨｉｇｈとなり逆の場合はＬｏｗなる。比較器２２の出力ＣＯＭＰはダウンカウンタのディセーブル信号となり、もしこれがＬｏｗの場合ダウンカウンタ２３はクロックＣＬＫが立ち上がるたびに１ずつカウントダウンを行い、逆にＨｉｇｈの場合ダウンカウンタ２３はカウントダウンを行わない。つまり、積分器２１によるＴｉｎｔ期間積分の結果が参照電圧ＲＥＦの指し示す電圧レベルより下回った場合はカウントダウンを行い、逆に上回った場合はカウントダウンを行わない。参照電圧ＲＥＦの電圧レベルＶｔａｒｇは、時定数Ｃ０×Ｒ０で定まるアナログフィルタのカットオフ周波数が所望の値を持つように外部から与える。つまり、（１）式においてＩＮＴ＝Ｖｔａｒｇとなるときの時定数Ｃ０×Ｒ０が所望の値をもつようにＶｔａｒｇを与える。補正回路動作当初はＣ０×Ｒ０は最大値(所望値に対して十分大きな値)を取っているため、期間Ｔｉｎｔの間で積分器出力ＩＮＴの電圧レベルはＶｔａｒｇに達さない。このとき比較器２２の出力ＣＯＭＰはＬｏｗとなり、クロックＣＬＫの立ち上がりでダウンカウンタはその出力値を１小さくする。このときＣ０の値は直前の値より小さくなる。次に再びＣＲＳＴ信号をアサートしスイッチＳＷを短絡することによって、積分器を放電する。ＣＲＳＴ信号をネゲートした直後にＴＥＳＴ信号をＶｃｏｍからＶｔｅｓｔへ変更し、積分器が一定時間Ｔｉｎｔの期間２回目の積分を行う。ＩＮＴの値はＣ０が小さくなったことによって１回目の積分に比較し２回目のＩＮＴの最終電圧レベルは結果的に高くなっている。このときＩＮＴの電圧レベルがＶｔａｒｇより低ければダウンカウンタはさらに１だけ出力値を小さくし、逆にＶｔａｒｇより高くなっていればダウンカウンタ２３はカウントダウンを行わない。Ｃ０の値を小さくしながらこのような動作を続け、積分器２１の出力ＩＮＴがＶｔａｒｇより高くなるまで積分を繰り返し時定数Ｃ０×Ｒ０の所望の値となるＣ０をサーチする。

この方式において、アナログフィルタのカットオフ周波数の異なる値をターゲットとする場合、例えばカットオフ周波数を高くしたい場合はＶｔａｒｇ電圧レベルを適切に大きなものとするか、または時間Ｔｉｎｔを適切に長い期間とするなどの方法で実現できる。

なおこの補正方式は、アナログフィルタ内に作りこまれた抵抗素子や容量素子と同一な構成・形状の素子を使用したレプリカ回路、この第１の従来技術の場合は積分器、を用いる方式として位置づけることができる。

図３は、アナログフィルタ帯域幅自動補正に関する第２の従来技術のブロック図である。上述した第１の従来技術と同様に図３に示されるアナログフィルタ３０は、例えば受信回路における後段のＡＤＣによる離散信号化に対するアンチエイリアシングのためのローパスフィルタなどであり、通信されるアナログ信号を処理するものである。このアナログフィルタ３０はＩＣチップ内に作りこまれた抵抗素子Ｒ０と容量素子Ｃ０、およびオペアンプで構成された任意のアクティブフィルタである。また、この第２の従来技術は、上述した第１の従来技術と同様にレプリカ回路を用いた補正方式であるが、ここではレプリカ回路として２次のローパス特性を持ったアナログフィルタ４１を用いている。

図４は、このレプリカ回路の特性を示した図である。

図４に示すように、２次のローパス特性をもったアナログフィルタは一般にそのカットオフ周波数において位相が丁度９０°遅れるという性質を有し、ここでは、アナログフィルタ帯域幅の補正にあたり、この性質を用いている。

図３に示されるアナログフィルタ３０が２次のローパス特性を持っている場合を考える。図３下部に示される帯域幅補正回路４０は、発振器４２、分周器４３、位相比較器４４、および、主信号処理用のアナログフィルタ３０と同一の特性を持ち同一ＩＣチップ内に作り込まれた、レプリカ回路としてのアナログフィルタ４１から成る。図３の例は、容量Ｃ０を可変のものとし、Ｃ０は位相比較器４４の出力によってその容量値がコントロールされるものとする。位相比較器４４の出力は、コントロールされる容量素子Ｃ０がその容量値を可変にできる構成であればデジタル値であってもアナログ電圧であってもよい。この帯域幅補正回路４０はアナログフィルタ３０とは独立に動作することができ、アナログフィルタ３０を使用した通信以前もしくは通信中に動作する。

補正手順は以下の通りである。主信号処理用アナログフィルタ３０のローパス特性において、所望カットオフ周波数と同一の周波数をもった正弦波信号ＯＳＣＤＩＶを発振器４２および分周器４３によって発生させ、この正弦波信号をアナログフィルタ(レプリカ)４１に入力する。位相比較器４４の２入力にはアナログフィルタ(レプリカ)４１の出力ＦＩＬＯＵＴと、発振器４２および分周器４３によって発生した正弦波信号ＯＳＣＤＩＶとを入力し、位相比較器４４においてはこの２入力の位相を比較する。ここで主信号処理用アナログフィルタ３０が正弦波信号ＯＳＣＤＩＶの正弦波周波数と同じ値のカットオフ周波数を持っているとすれば、つまりすでに所望のカットオフ周波数を持っているとすれば、主信号処理用アナログフィルタ３０と同一の特性を持つレプリカアナログフィルタ４１においても正弦波信号ＯＳＣＤＩＶの正弦波周波数と同じ値のカットオフ周波数を持っているはずである。このとき前述のように２次のローパス特性をもつアナログフィルタは図４下部に示すような位相特性を持っていることが知られているため、アナログフィルタ(レプリカ)４１の出力ＦＩＬＯＵＴには正弦波信号ＯＳＣＤＩＶに対して９０°位相が遅れた正弦波が出力されているはずである。位相比較器４４ではアナログフィルタ（レプリカ）４１の出力ＦＩＬＯＵＴと正弦波信号ＯＳＣＤＩＶとの位相差が９０°であることを見極め、可変容量コントロール信号ＣＯＮＴをそのままの状態に保つ。

次に主信号処理用アナログフィルタ３０が所望のカットオフ周波数よりも高い周波数を持っているとする。この場合は図４下部に示される位相特性により、２つの正弦波（正弦波信号ＯＳＣＤＩＶとアナログフィルタ（レプリカ）４１の出力ＦＩＬＯＵＴ）の位相差が９０°以下になる。逆に主信号処理用アナログフィルタ３０が所望のカットオフ周波数よりも低い周波数を持っているとすれば、２つの正弦波（正弦波信号ＯＳＣＤＩＶとアナログフィルタ（レプリカ）４１の出力ＦＩＬＯＵＴ）の位相差が９０°以上になる。位相比較器４４は位相差９０°に比較しての大小を見極め、可変容量コントロール信号ＣＯＮＴを適切に調節する。位相差が９０°以下の場合は容量Ｃ０が大きくなる方向に、逆に９０°以上の場合は容量Ｃ０が小さくなる方向に容量値を変える。つまり、この方式の帯域幅補正は正弦波（正弦波信号ＯＳＣＤＩＶとアナログフィルタ（レプリカ）４１の出力ＦＩＬＯＵＴ）の位相差によって負帰還のフィードバックをかけることで達成している。

この方式において、アナログフィルタのカットオフ周波数の異なる値をターゲットとする場合、例えばカットオフ周波数を高くしたい場合は正弦波信号ＯＳＣＤＩＶの正弦波周波数を高くすることなどで実現される。特に図３の例では単一周波数の発振器として分周器４３による分周数を小さくするなどで達成される。

なおこの補正方式もまた、第１の従来技術と同様にアナログフィルタ内に作りこまれた抵抗素子や容量素子と同一な構成・形状の素子を使用したレプリカ回路、第２の従来技術の場合はアナログフィルタそのもの、を用いる方式として位置づけることができる。
特開２０００−４１４３号公報 特開平８−１９１２３１号公報

上述の第１の従来技術の問題点としては以下のことがらが挙げられる。

図１において、積分器２１の入力となる信号ＴＥＳＴおよび比較器２２の一端子入力となる信号ＲＥＦを生成する回路が必要となり補正システム自体が高価になる。

図１の信号ＴＥＳＴを生成する回路において、帯域幅補正の精度を決める時間Ｔｉｎｔの長さを正確に調節するのが難しい。つまり、図２では時間Ｔｉｎｔとしての方形波が示されているが、実際のシステムでは立ち上がりや立ち下がりにおいて有限の時間がかかり、時間０で立ち上がるまたは立ち下がるとした理想的な関係式（１）式は正確には成り立たなくなる。

図１において、同じく帯域幅補正の精度を決める信号ＲＥＦの電圧レベルを正確に調整することが難しい。またＲＥＦの電圧レベルが正確に調節できた場合でも比較器２２のオフセット特性が劣悪である場合は、補正の精度が悪化する。

また、第２の従来技術の問題点としては以下のことが挙げられる。

補正動作の原理としてアナログフィルタ(レプリカ)は線形動作を保たなければならないためその入出力はフルスイング(Ｒａｉｌ−ｔｏ−Ｒａｉｌ)信号とはできず、小信号となる。そのため正弦波信号ＯＳＣＤＩＶを生成する発振器４２および分周器４３の構成が難しくなりシステム自体が高価になる。

上記の事情により、アナログフィルタ(レプリカ)４１の出力信号ＦＩＬＯＵＴについてもフルスイング(Ｒａｉｌ−ｔｏ−Ｒａｉｌ)信号とはできないことに加え、図４に示すように２次のローパス特性を持つアナログフィルタ(レプリカ)４１の入出力が９０°の位相差を持つあたりの付近前後の周波数では、その信号振幅が変化する。この変化に対応できるような位相比較器４４としなければならず、構成が困難となる。

本発明は、上記事情に鑑み、アナログフィルタのフィルタリング特性を簡易な補正回路によって補正する機能を備えたフィルタ回路を提供することを目的とする。

本発明のフィルタ回路は、
コントロール信号により帯域幅を可変に設定可能なアナログフィルタと、
アナログフィルタのレプリカ回路であって、コントロール信号により出力クロックの発振周波数が変化する発振器と、
出力クロックと参照クロックとを比較し、出力クロックが基準周波数に一致するようコントロール信号を生成する周波数比較ロジックとを備え、
出力クロックの発振周波数が基準周波数に一致したときに、アナログフィルタが所定帯域幅となるよう発振器と前記アナログフィルタ双方を調整することを特徴とする。

また、本発明のフィルタ回路は、上記アナログフィルタおよび上記発振器は同一構成のコンデンサおよび抵抗をそれぞれ有し、コンデンサの容量値または抵抗の抵抗値を同時に調整することを特徴とする。

また、本発明のフィルタ回路において、上記周波数比較ロジックは、上記発振器の出力クロックと上記参照クロックとのうちの一方である第１のクロックを分周して分周クロックを生成する分周器と、上記出力クロックと上記参照クロックのうちの他方である第２のクロックを、上記分周クロックをカウントイネーブル信号として用いてカウントするカウンタとを備え、上記カウンタのカウント値が所定値となるよう発振器およびアナログフィルタを調整するものであってもよく、あるいは、
上記周波数比較ロジックは、上記発振器の出力クロックと上記参照クロックと位相周波数を比較する位相周波数比較器と、チャージポンプと、ループフィルタで構成されていてもよい。

前述の第１および第２の従来技術に共通している問題点として、補正帯域幅の絶対精度を挙げるためには補正回路を構成する要素回路の構成が難しいこと、またそのため補正システム全体で高価になることが挙げられる。これらの問題点を解決するために、本発明では、第１および第２の従来技術と同様に主信号処理用のアナログフィルタ内に作りこまれている容量素子および抵抗素子と同一の構成および形状をもったレプリカ回路を持つという方式を採用するが、出力がフルスイング(Ｒａｉｌ−ｔｏ−Ｒａｉｌ)の信号である発振器をレプリカ回路とし、その発振周波数の絶対値をロジック回路にてデジタル的に測定しその結果を発振器へ負帰還をかけるループを組むことによって、または広く知られているＰＬＬ(フェーズロックドループ)を組むことによって、補正システムの構成を簡略化している。

以上の本発明のフィルタ回路によれば、アナログフィルタのフィルタリング特性が簡易な補正回路によって補正される。

以下、本発明の実施形態を説明する。

図５は本発明の第１実施形態としてのフィルタ回路のブロック図である。

この図５の上部に示されているのが、主信号処理用アナログフィルタ５０であり、このアナログフィルタ５０はＩＣチップ内に作りこまれた抵抗Ｒ０と容量Ｃ０、およびオペアンプで構成されたアクティブフィルタである。その通過帯域幅は内部に作りこまれている容量素子Ｃ０の容量値および抵抗素子Ｒ０の抵抗値の積である時定数Ｃ０×Ｒ０の関数によって決まる。今、容量Ｃ０をコントロール信号ＣＯＮＴによって可変にできるような構成をとっているものとする。図５下部に示される帯域幅補正回路６０には、上部に示される主信号処理用のアナログフィルタ５０内の容量素子Ｃ０および抵抗素子Ｒ０と同一の構成・形状の容量と抵抗を内部に含んだ発振器６１を含んでおり、アナログフィルタ５０と同じく容量Ｃ０はコントロール信号ＣＯＮＴによって可変にできる構成をとっている。つまり発振器６１はアナログフィルタ５０のレプリカ回路として作用する。本実施形態では、アナログフィルタの帯域幅を決定する素子と同一構成の容量、および抵抗による回路のことをレプリカ回路と称する。ここで、容量は、例えば、同一の成膜工程で形成した絶縁膜を容量絶縁膜とするＭＩＳ容量や、同一の拡散工程で形成した活性領域と、同一の酸化工程で形成した酸化膜と、同一の成膜工程で形成した多結晶シリコンゲートからなるＭＯＳ容量で構成され、抵抗は、例えば、同一の成膜、ドーピング工程で形成した多結晶シリコン膜からなるシリコン抵抗で構成される。また帯域幅補正回路６０には発振器６１から生成されるクロック出力ＯＳＣと参照クロックＲＥＦＣＬＫとを比較して、比較結果に従いコントロール信号ＣＯＮＴの値を切り替える機能を持つ周波数比較ロジック６２を含んでいる。周波数比較ロジック６２に入力する参照クロックＲＥＦＣＬＫは、ＩＣチップ内または外で生成される安定した単一周波数をもつクロックである。この帯域幅補正回路６０はアナログフィルタ６０とは独立に動作することができ、アナログフィルタ５０を使用した通信以前もしくは通信中に動作する。

例として主信号処理用アナログフィルタ５０がローパス特性を持つ場合を考える。そのカットオフ周波数Ｆｃｕｔｏｆｆは時定数Ｃ０×Ｒ０の関数で決まるが、今例としてカットオフ周波数が、
Ｆｃｕｔｏｆｆ＝１／（２π×Ｃ０×Ｒ０） ・・・・（２）
で表される値を持つとする。このとき、帯域幅補正回路６０における発振器６１の発振周波数もカットオフ周波数Ｆｃｕｔｏｆｆと同じ値の周波数を持つように構成されているものとする。カットオフ周波数Ｆｃｕｔｏｆｆの値は容量素子Ｃ０や抵抗素子Ｒ０の製造プロセスばらつきや温度変動によって変化する。このときコントロール信号ＣＯＮＴを適切に設定し容量素子Ｃ０の値を変更することによって発振器６１の発振周波数をアナログフィルタ５０における所望のカットオフ周波数と同じ値に変更することにより、同時にアナログフィルタ５０のカットオフ周波数も所望の値となる。周波数比較ロジック６２は安定した参照クロックＲＥＦＣＬＫを使用して発振器６１の発振周波数の絶対値を判別し、もしその値が所望周波数よりも高い場合は可変容量Ｃ０を適切に大きくし、逆に低い場合は適切に小さくし、最終的に（２）式の値が所望の値となるように可変容量Ｃ０をコントロールするような機能を持つ回路であればどのような構成でも良い。

図６は、図５に１つのブロックで示す周波数比較ロジックの一例を示す回路ブロック図である。

この図６に示す周波数ロジック６２は、発振器６１の発振クロックを５１２分周することで信号ＣＮＴＥＮを生成する分周器６２１と、信号ＣＮＴＥＮをＨｉｇｈアクティブのイネーブル信号としてカウントアップを行い信号ＣＮＴＯＵＴとして出力し信号ＣＮＴＥＮのＬｏｗ区間では信号ＣＮＴＯＵＴを０へリセットするカウンタ６２２と、カウンタ６２２の出力値から２５６を減算した値を出力する減算器６２３と、減算器６２３の出力と現時刻での信号ＣＯＮＴの値とを加算した値を出力する加算器６２４と、加算器６２４の出力の値を信号ＣＮＴＥＮの立ち下がりエッジでラッチして新しい信号ＣＯＮＴの値として出力するレジスタ６２５とからなる。クロックＲＥＦＣＬＫはアナログフィルタ５０の所望カットオフ周波数と同じ値の周波数を持つクロックとなるように周波数合成されて入力される。

図７は、図６に示す周波数比較ロジックの動作原理説明図である。ここでは、一例として、アナログフィルタ５０のカットオフ周波数（２）式の値が所望の値より小さい方向にずれていた場合の機能チャートを示す。

周波数比較ロジック６０に発振器６１の発振クロックＯＳＣが入力され、それが５１２分周されて信号ＣＮＴＥＮとなる。信号ＣＮＴＥＮがＨｉｇｈの期間、クロックＲＥＦＣＬＫの立ち上がりエッジでカウンタが０を初期値としてカウントアップを行い、その値を信号ＣＮＴＯＵＴへ出力する。つまりこの動作は、クロックＯＳＣの５１２分周クロックの半分の時間を参照クロックＲＥＦＣＬＫの安定周期でカウントしていることに相当する。同時に信号ＤＩＦＦの値も−２５６を初期値としてカウントアップを行うことになる。信号ＣＮＴＥＮの立ち下がりエッジで信号ＣＮＴＯＵＴ、信号ＤＩＦＦのカウントアップは終了し、同時に信号ＣＯＮＴへ信号ＤＩＦＦのカウントアップ最終値Ａに信号ＣＯＮＴの現時刻の値Ｎが加算された値が信号ＣＯＮＴの新しい値Ｎ＋Ａとしてラッチされる。この後、帯域幅補正回路６０内の発振器６１の発振周波数が高い方向に変化し、クロックＯＳＣの周波数を更新する。周波数比較ロジック６２では、この更新された周波数のクロックＯＳＣの５１２分周クロックの半分の周期を測定しなおし、さらに信号ＣＯＮＴの値を更新する。このようなフィードバック動作を繰り返しながら、発振器６１の発振周波数を所望の最終値へ近づけていく。ただしフィードバック動作が安定して動作するためには、減算器６２３の出力ＤＩＦＦの値の絶対値がフィードバック回数を重ねるたびに減少していかなければならない。

なお図６に示した周波数比較ロジック６２は、前述の通過帯域補正回路６０の要求とつじつまがあうように変更を加えても構わない。例えば図６においてクロックＲＥＦＣＬＫの入力直前に２分周器を加えて、減算器の−端子の入力を１２８とするなどである。

またここでは発振クロックＯＳＣを分周して作った信号ＣＮＴＥＮをイネーブル信号とし参照クロックＲＥＦＣＬＫをカウントしたが、これとは逆に参照クロックＲＥＦＣＫを分周してイネーブル信号とし、発振クロックＯＳＣをカウントし後段の回路に適当な変更を加えてもよい。

図８は、本発明の第２の実施形態としてのフィルタ回路ブロック図である。

この図８の上部のアナログフィルタ７０および下部の帯域幅補正回路８０に含まれる発振器８１に関する説明は図５を参照して説明した第１の実施形態におけるアナログフィルタ５０および発振器６１と同じであるが、帯域幅補正回路８０内では、図５における周波数比較ロジック６２に相当する構成として位相周波数比較器（ＰＦＤ）８２、チャージポンプおよびループフィルタ８３が備えられており、帯域幅補正回路８０全体でいわゆるフェーズロックドループ（ＰＬＬ）８０１を構成している。この帯域幅補正回路８０はアナログフィルタ７０とは独立に動作することができ、アナログフィルタ７０を使用した通信以前もしくは通信中に動作する。

上述の第１の実施形態の場合と同じく、一例として主信号処理用アナログフィルタ７０がローパス特性を持つ場合を考える。カットオフ周波数が（２）式で表され、帯域幅補正回路８０における発振器８１の発振周波数もＦｃｕｔｏｆｆと同じ値の周波数を持つように構成されたとする。この場合フェーズロックドループ（ＰＬＬ）の一般的な性質により、そのコントロール電圧ＣＯＮＴをダイナミックに自動調整しながら、スタートアップからロック時間後に参照クロックＲＥＦＣＬＫと同じ周波数に発振クロックＯＳＣにロックされることになる。したがって、第１の実施形態の場合と同じ原理でＲＥＦＣＬＫとしてアナログフィルタ７０の所望カットオフ周波数の値と同じ周波数の安定クロックを供給すれば、アナログフィルタ７０が所望のカットオフ周波数となる。

フェーズロックドループ（ＰＬＬ）８０１の部位となる位相周波数比較器（ＰＦＤ）８２、チャージポンプおよびループフィルタ８３は従来から一般に良く知られている構成とすればよい。さらに、図８に示した補正回路の構成は一例であり、帯域幅補正回路８０の要求とつじつまがあうように変更を加えても構わない。例えば図８においてＲＥＦＣＬＫ入力直前に２分周器を加えて、ＲＥＦＣＬＫにアナログフィルタにおける所望のカットオフ周波数の２倍の周波数の参照クロックを供給するなどである。またフェーズロックドループ（ＰＬＬ）８０１としては、図８に示したものは典型的なものであり、この構成以外にもＰＬＬ機能を持つ別の公知の構成で代用しても構わない。

図９は、アナログフィルタの一例を示す回路図、図１０は発振器の一例を示す回路図である。

図９に示すアナログフィルタおよび図１０に示す発振器は、上述の第１の実施形態と第２の実施形態の双方において共通に使用可能である。

ここで、これら図９，図１０に示すアナログフィルタおよび発振器のグランドは、その出力を処理するロジック回路のＨｉｇｈとＬｏｗの中央の電位を持つＡＣグランドである。ここでは、容量素子Ｃ０の容量値がコントロール信号ＣＯＮＴによって調整される。

図９に示すアナログフィルタの伝達関数Ｈｆｉ１（ｓ）は、
Ｈｆｉ１（ｓ）＝Ｃ０×Ｒ０／{s^２＋s／（Ｑ×Ｃ０×Ｒ０）+１／（Ｃ０×Ｒ０）^２}
・・・・（３）
で表される。ここで、ｓはラプラス変数である。Ｑはクオリティファクタであり、フィルタの安定したＡＣ応答のために通常０．７〜０．８付近の数値に設定される。

図９の回路において、ローパス特性のカットオフ周波数は（２）式で表されるものである。

また、図１０に示す発振器の伝達関数Ｈｏｓｃ（ｓ）は、
Ｈｏｓｃ（ｓ）＝Ｃ０×Ｒ０／{s^２+１／（Ｃ０×Ｒ０）^２} ・・・・（４）
で表される。

図１０の回路において、発振周波数は同じく（２）式で表される。

図９と図１０とは構成が非常に似ており、図９のアナログフィルタと図１０の発振器は対になって使われるのが好ましい。図９の（Ａ）で表される抵抗素子を削除し図１０の（Ｂ）で表される抵抗について並列接続を利用して２分の１とするだけの変更であり、半導体設計上の物理レイアウトの変更が容易であるのでアナログフィルタのカットオフ周波数と発振器の発振周波数の不整合が最小限に抑えられる。

また、図９および図１０の回路は、第１の実施形態や第２の実施形態の要求につじつまがあうのであれば自由に修正を加えても構わない。例えば、図１０の発振器の抵抗素子Ｒ０の値すべてを２倍にすると発振周波数は２分の１となるが、その修正を加えた上で第１の実施形態における図６の５１２分周器を２５６分周器と置き換えるなどである。このとき、図９のアナログフィルタでは、例えば半導体基板上のポリシリコン抵抗のある長さおよび幅を持った単位抵抗素子１つを使って抵抗素子Ｒ０を構成し、図１０の発振器では、アナログフィルタのレプリカ回路として、上記単位抵抗素子を２つ直列に接続して抵抗素子を構成する。図９、図１０のアナログフィルタ、発振器は第１の実施形態や第２の実施形態の要求をみたす回路の一例であり、図９の回路の前段または後段にカットオフ周波数が（２）式で表される１次のローパスフィルタを追加して、合計で３次のローパスフィルタとするなどしても構わない。

さらにアナログフィルタの通過帯域幅補正システムにおいては、例えばローパスフィルタの１つのターゲットカットオフ周波数だけでなく、通信信号帯域切り替えなどで複数のターゲットカットオフ周波数を選択できるという要求がある。この場合、図５や図８の回路において、抵抗素子Ｒ０も新たな設定信号などで自由に切り替えられるような構成としておくことによって達成できる。つまり、まず抵抗素子Ｒ０について新たな設定信号でその抵抗値を可変にすることでターゲットカットオフ周波数を１つ決め、その上で容量Ｃ０を図５、図８のＣＯＮＴを補正回路のフィードバックにより変更することで、抵抗Ｒ０や容量Ｃ０のターゲットからのずれを補正する方法で複数のターゲットカットオフ周波数に対応できるということである。なお、抵抗素子Ｒ０と容量抗素子Ｃ０の上記の役割を交換するような修正を加えても、本発明は成り立つ。

本発明における通過帯域幅補正システムは、アナログフィルタがローパス特性の場合以外にもハイパス特性やバンドパス特性、バンドエリミネート特性の場合にも全く同一の回路を使用して適用できる。

以上の各実施形態によれば、主信号処理用アナログフィルタ内にある帯域幅を決める抵抗素子および容量素子の製造プロセスばらつきや温度変動による所望通過帯域幅からのずれに関して、アナログフィルタを使用した通信以前もしくは通信中に補正回路を動作させることによってターゲット周波数へ補正することができ、自動的に補正を行うためユーザが意識することは必要としない。帯域幅補正回路にはアナログフィルタのレプリカ回路である発振器を含むが、図９のアナログフィルタから図１０のような発振器への半導体設計上の物理レイアウトの変更は簡潔であり、（２）式で表されるようなアナログフィルタの通過帯域幅と発振器の発振周波数との関係の不整合は最小限とすることができる。また、前述した第１および第２の従来技術とは異なり、出力がフルスイング（Ｒａｉｌ−ｔｏ−Ｒａｉｌ）信号の発振器を用いることによって、補正回路全体を図５のようにロジック回路の利用や図８のように広く公知であるフェーズロックドループ（ＰＬＬ）を組むという非常に簡単な構成することができる。また、通信信号帯域の切り替えなどによる複数のターゲット帯域幅を要求される場合も、アナログフィルタの抵抗素子と容量素子との両方を可変にしておき、どちらか一方でターゲット通過帯域幅を決めて、他の一方を補正回路で補正をかける対象とするという構成とすることで、この要求に対応できる。

アナログフィルタ帯域幅自動補正に関する第１の従来技術のブロック図である。 帯域幅補正手順を示した図である。 アナログフィルタ帯域幅自動補正に関する第２の従来技術のブロック図である。 レプリカ回路の特性を示した図である。 本発明の第１実施形態としてのフィルタ回路のブロック図である。 図５に１つのブロックで示す周波数比較ロジックの一例を示す回路ブロック図である。 図６に示す周波数比較ロジックの動作原理説明図である。 本発明の第２の実施形態としてのフィルタ回路のブロック図である。 アナログフィルタの一例を示す回路図である。 発振器の一例を示す回路図である。

符号の説明

１０，３０，５０，７０ アナログフィルタ
２０，４０，６０，８０ 帯域幅補正回路
２１ 積分器（レプリカ）
２２ 比較器
２３ ダウンカウンタ
４１ アナログフィルタ（レプリカ）
４２ 基準周波数生成用発振器
６１，８１ 発振器（レプリカ）
４３ 分周器
４４ 位相比較器
６２ 周波数比較ロジック
８２ 位相周波数比較器（ＰＦＤ）
８３ チャージポンプ＋ループフィルタ
６２２ カウンタ
６２３ 減算器
６２４ 加算器
６２５ レジスタ
８０１ フェーズロックドループ（ＰＬＬ）

Claims (4)

1. コントロール信号により帯域幅を可変に設定可能なアナログフィルタと、
   前記アナログフィルタのレプリカ回路であって、前記コントロール信号により出力クロックの発振周波数が変化する発振器と、
   前記出力クロックと参照クロックとを比較し、前記出力クロックが基準周波数に一致するよう前記コントロール信号を生成する周波数比較ロジックとを備え、
   前記出力クロックの発振周波数が前記基準周波数に一致したときに、前記アナログフィルタが所定帯域幅となるよう前記発振器と前記アナログフィルタ双方を調整することを特徴とするフィルタ回路。
2. 前記アナログフィルタおよび前記発振器は同一構成のコンデンサおよび抵抗をそれぞれ有し、前記コンデンサの容量値または前記抵抗の抵抗値を同時に調整することを特徴とする請求項１に記載のフィルタ回路。
3. 前記周波数比較ロジックは、前記発振器の出力クロックと前記参照クロックとのうちの一方である第１のクロックを分周して分周クロックを生成する分周器と、前記出力クロックと前記参照クロックのうちの他方である第２のクロックを、前記分周クロックをカウントイネーブル信号として用いてカウントするカウンタとを備え、前記カウンタのカウント値が所定値となるよう前記発振器および前記アナログフィルタを調整することを特徴とする請求項１または２に記載のフィルタ回路。
4. 前記周波数比較ロジックは、前記発振器の出力クロックと前記参照クロックと位相周波数を比較する位相周波数比較器と、チャージポンプと、ループフィルタで構成されることを特徴とする請求項１または２に記載のフィルタ回路。

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