JP2013536657A

JP2013536657A - 連続時間デルタ−シグマコンバータの時定数の較正

Info

Publication number: JP2013536657A
Application number: JP2013526213A
Authority: JP
Inventors: シルヴァ，ホセバレイロダ; カールギーロウ，ジェフリー; スタンレーリール，パトリック
Original assignee: メディアテックシンガポールピーティーイー．リミテッド
Priority date: 2010-12-30
Filing date: 2011-10-28
Publication date: 2013-09-19
Anticipated expiration: 2031-10-28
Also published as: EP2659591A4; JP5502242B2; US8643518B2; US20120169521A1; EP2659591A1; WO2012091788A1

Abstract

デルタ−シグマ変調器の選択係数を較正する回路が提供される。当該回路は、前記デルタ−シグマ変調器の複数の段のうちの１つに結合された較正ロジックモジュールであって、較正ロジックモジュールは、個々の段の発振周波数を測定し、該発振周波数を基準周波数と比較し、前記較正ロジックは、前記基準周波数と前記発振周波数が一致するように、前記個々の段に関連付けられた選択回路コンポーネントを調整する、較正ロジックモジュール、を有する。

Description

本発明は、連続時間デルタ−シグマコンバータの時定数の較正に関する。

デルタ−シグマデータコンバータ又はノイズシェーピング型オーバサンプリングコンバータは、帯域幅と精度を交換する機能のために、多くのアナログ−デジタル変換（ＡＤＣ）の用途において望ましい。これらのコンバータの歴史の大部分では、デルタ−シグマコンバータは、離散時間アーキテクチャとして実装されていた。最近では、電力消費の低減、雑音感度の低減及び特有のアンチエイリアシング特性のために、連続時間型の実装が好まれるようになってきている。

大部分の離散時間型の実装は、スイッチドキャパシタ回路技術に依存し、それらのループ係数は特有の正確なキャパシタ比に基づく。これに対し、連続時間型デルタ−シグマコンバータでは、ループ係数は、抵抗器（又は相互コンダクタンス）とキャパシタ値との積（ＲＣベースの時定数）として実装される。これらのコンポーネントは、ＩＣ製造中に正確に実装するのが困難である。ＲＣ積は通常±３０％以上変動するが、所望の性能目標を達成するためには標準的に±５％以内の精度が要求される。したがって、これらのＲＣ積を正確に制御するための較正技術が必要である。

ある用いられる較正技術は、ＲＣベースの回路を弛張発振器として構成することを含む。これは、唯一の追加アナログコンポーネントとして比較器を必要とする。発振器の周波数はＲＣ積に依存し、正確な基準周波数と比較される。抵抗器又はキャパシタは、トリミング可能なアレイとして実装され、その実効値は、例えば連続的近似アルゴリズムにより、発振器周波数が基準周波数に一致するまで調整され得る。

本発明のこれらの及び他の目的は、以下の、種々の図面に示された好適な実施形態の詳細な説明を読んだ後に当業者に明らかになるだろう。

本発明は、デルタ−シグマ変調器の係数を較正する回路及び方法を提供する。

本発明の一態様によると、デルタ−シグマ変調器の選択係数を較正する回路が提供される。当該回路は、前記デルタ−シグマ変調器の複数の段のうちの１つに結合された較正ロジックモジュールであって、較正ロジックモジュールは、個々の段の発振周波数を測定し、該発振周波数を基準周波数と比較し、前記較正ロジックは、前記基準周波数と前記発振周波数が一致するように、前記個々の段に関連付けられた選択回路コンポーネントを調整する、較正ロジックモジュール、を有する。

本発明の別の態様によると、デルタ−シグマ変調器の選択係数を較正する方法が提供される。当該方法は、個々の段の発振周波数及び基準周波数を受信するステップを有する。また、当該方法は、デルタ−シグマ変調器の複数の段を較正ロジックモジュールに結合するステップを有する。前記較正ロジックモジュールは、個々の段の発振周波数を測定し、該発振周波数を基準周波数と比較する。較正ロジックは、前記基準周波数と前記発振周波数が一致するように、個々の段に関連付けられた選択回路コンポーネントを調整する。

本発明に従って用いられるデルターシグマ変調器を示す概略図である。本発明に従って用いられる較正技術を示す概略図である。デルターシグマ変調器の第１の段で用いられる較正技術を示す概略図である。デルターシグマ変調器の第３の段で用いられる較正技術を示す概略図である。第１段階のデルターシグマ変調器の第３の段で用いられる較正技術を示す概略図である。発振ループ構造を用いて本発明に従って用いられる較正ロジックの実装を示す概略図である。本発明に従って用いられるオフセットキャンセル回路を示す概略図である。デルターシグマ変調器の第３の段で用いられるオフセット電流を相殺するオフセットキャンセル回路を示す概略図である。

本発明は、連続時間型デルタ−シグマコンバータ又は変調器において種々のループ係数を較正するための発振に基づく較正技術を含む。本発明は、デルターシグマ変調器内の種々の回路要素に関連する種々の係数値を較正することにより、デルターシグマ変調器の種々の段階を較正して、最適性能を達成する。

図１は、本発明に従って用いられるデルターシグマ変調器２を示す概略図である。デルターシグマ変調器２は、３次の連続時間型デルタ−シグマ変換器である。デルターシグマ変調器２は、３つの段４、６、８を有する。これらの段４、６、８は、最適な変調器を作成するために一緒に動作する。第１の段４は、一端で変調器２の入力に接続され他端で演算増幅器ＯＰ１の入力に接続された抵抗器Ｒ１を有する。可変キャパシタ構造Ｃ１は、演算増幅器ＯＰ１の入力及び出力に接続される。デジタル−アナログコンバータ（ＤＡＣ）ＤＡＣ１の入力は、変調器２の出力（ｏｕｔ）に接続され、ＤＡＣ１の出力は、演算増幅器ＯＰ１の入力に接続される。

変調器２の第２の段６は、抵抗器Ｒ２、演算増幅器ＯＰ２、可変キャパシタＣ２を有する。抵抗器Ｒ２は、演算増幅器ＯＰ１の出力と演算増幅器ＯＰ２の入力に接続される。可変キャパシタ構造Ｃ２は、演算増幅器ＯＰ２の入力及び出力に接続される。

第３の段８は、デジタル−アナログコンバータＤＡＣ２、可変キャパシタＣ３、量子化器Ｑ、相互コンダクタンス増幅器１２を有する。ＤＡＣ２は、相互コンダクタンス増幅器１２の出力と変調器２の出力信号（ｏｕｔ）に接続される。可変キャパシタ構造Ｃ３は、相互コンダクタンス増幅器１２の出力に接続される。量子化器Ｑは、相互コンダクタンス増幅器１２の出力に接続され、変調器２の出力信号（ｏｕｔ）を供給する。また、相互コンダクタンス係数Ｇ３を有する相互コンダクタンス増幅器１２の入力は、演算増幅器ＯＰ２の出力に接続される。相互コンダクタンス増幅器１２の出力は、相互コンダクタンス増幅器１０の入力に接続される。相互コンダクタンス増幅器１０の出力は、演算増幅器ＯＰ２の入力に接続される。低域通過フィルタ構造（ＬＰＦ）は、変調器２の入力と相互コンダクタンス増幅器１２の入力に接続される。

変調器２の最適性能のために、キャパシタＣ１、Ｃ２、Ｃ３は、それらそれぞれのＲ１、Ｒ２、１／Ｇ３との積が正確になるように調整される必要がある。量子化器Ｑの閾は、適度に正確である必要がある。共振器の一部であるＧ３２／Ｃ２及びＧ３／Ｃ２により定められる係数は、適度に正確である必要がある。この共振器の役割は、変調器２の雑音特性を最適化するのを助けるために、雑音伝達関数にノッチを作ることである。

図２は、本発明に従って用いられる較正技術を示す概略図である。回路１６は、一端で演算増幅器２２の入力に接続され他端で比較器２０の出力に接続された抵抗器Ｒを示す。可変キャパシタＣは、演算増幅器２２の入力及び出力に接続される。比較器２０は、演算増幅器２２の出力に接続され、比較器２０の出力は積分器の入力である。比較器２０は、周波数ｆ_ｏｓｃを有する信号を出力として供給する。較正ロジック１８は、周波数ｆ_ｏｓｃを有する比較器の出力信号、及び周波数ｆ_ＲＥＦを有すると共に可変キャパシタ構造Ｃを較正する信号を入力として受信する。

本例では、目標ＲＣ積は、積分器として構成される。比較器２０は、出力Ｖｙが閾電圧±Ｖ_ＴＨを横切るとき、積分器の入力の符号を反転させる。結果として生じる発振は、次式で与えられる周波数を有する。

閾電圧Ｖ_ＴＨは、正確な基準電圧から得られ、発振器周波数ｆ_ｏｓｃは、正確な発振器から得られた基準周波数ｆ_ＲＥＦと比較される。これらの条件を仮定すると、ＲＣ積は、所与の目標発振器周波数に対して正確に決定できる。

完全な較正技術は、本願明細書に記載されるように、複数のステップで変調器２に適用される。弛張発振器に基づく技術は、図３に示すように、変調器の第１の段４に直ちに適応できる。抵抗器Ｒ１への入力を切り替える代わりに、ＤＡＣ１内で電流源が用いられる。この電流源の値は、Ｒ１に一致する抵抗器から得られる。このステップ中、変調器２の他の段６、８は、測定への影響を回避するためにディスエーブルされる。較正ロジック３２は、比較器３０を用いて結果として生じる発振器周波数ｆ_ｏｓｃを測定し、基準周波数ｆ_ＲＥＦと比較し、それらが一致するまでＣ１の値を調整する。

第２の段６のような、第１の段４と同様の実装を有する他の段は、独立した較正ステップを必要としない。留意すべき点は、第２の段６が、第１の段４と同様の実装（本例では、能動ＲＣ積分器）を用いることである。Ｃ２とＣ１の間の一致が許容可能である限り、Ｃ１に対して決定された値は、Ｃ２に直接コピーできる。特に、第３の段８内の相互コンダクタンスに基づく積分器のような、寄生の影響を受けやすい設計で異なる実装が用いられる場合、Ｃ１の値は、余分な寄生キャパシタンスを説明するために、補正係数と共にコピーできる。

第３の段８の較正は、異なる方法で行われ、変調器の量子化器Ｑを較正比較器として用いてる。第３の段８は寄生の影響をより多く受けるので、専用比較器の代わりに量子化器Ｑを用いることで出力の負荷を小さくし、面積も節約できる。しかしながら、量子化器Ｑの閾は、装置の整合特性に依存し、所望の精度に較正されなければならない。第３の段８の較正は、２つのステップ、つまり粗段階と精細段階で行われる。

図４は、粗段階における第３の段８の較正を示す概略図である。この構成では、ＤＡＣ２は出力信号ｆ_ｏｓｃを入力として受け、ＤＡＣ２の出力は可変キャパシタ構造Ｃ３に接続される。量子化器Ｑは、ＤＡＣ２の出力に接続され、信号ｆ_ｏｓｃを出力する。較正ロジック４０は、信号ｆ_ｏｓｃ及び信号ｆ_ＲＥＦを入力として受信する。

粗段階中、量子化器Ｑの閾は、Ｃ３の値の初期の推測を用いて較正される。初期の推測は、追加の寄生キャパシタンスを説明する補正係数を用いて、Ｃ１の所定値から得られる。較正ロジック４０は、第１の段４の場合と同様に動作する。

図５は、精細段階における第３の段８の較正を示す概略図である。この構成では、ＤＡＣ２は出力信号ｆ_ｏｓｃを入力として受け、ＤＡＣ２の出力は可変キャパシタ構造Ｃ３に接続される。量子化器Ｑは、ＤＡＣ２の出力に接続され、信号ｆ_ｏｓｃを出力する。較正ロジック４２は、信号ｆ_ｏｓｃ及び信号ｆ_ＲＥＦを入力として受信する。

精細段階中、量子化器Ｑの閾値は固定され、Ｃ３は、較正ロジック４０を用いて最終的な精度にトリミングされる。

第３の段８の較正が完了すると、量子化器の閾の精度は、雑音伝達関数のノッチの位置の精度に直接マッピングされる。通常、大きなエラーが、このパラメータで耐えられる。

図６は、発振ループ構造４８を用いて本発明に従って用いられる較正ロジック４２の実装を示す概略図である。分周モジュール５０は、信号ｆ_ＣＬＫを入力として受信し、分周動作を実行する。分周モジュール５０は、クロック信号ｆ_ＲＥＦを出力として供給する。制御モジュール５２は、信号ｆ_ＲＥＦを入力として受信し、２つの出力信号ｒｅｓｅｔ及びｌａｔｃｈを供給する。カウンタ５４は、出力信号ｒｅｓｅｔ及び信号ｆ_ｏｓｃを入力として受信する。弛張発振ループ４８の周波数は、カウンタ５４により基準期間１／ｆ_ＲＥＦに渡り測定される。各基準期間の終わりに、カウンタ５４の出力Ｃｍは、比較器５６を用いて所定の閾Ｃ_ｎｔＴｈと比較される。連続近似レジスタ（successive approximation register：SAR）５８は、これらの比較の結果Ｃｍｐを用いて、キャパシタ値又は量子化器の閾を制御するために用いられるＯｕｔＡｄｊの最適値を決定する。Ｃ_ｎｔＴｈの値は、基準周波数に依存し、アナログ回路内の伝搬遅延を補償するための補正係数を含むべきである。例えば、変調器を異なる動作モードのために構成するために異なる係数値セットが望ましい場合、それは、異なるＣ_ｎｔＴｈ値セットを用いることにより達成できる。また、差し込み図６０は、信号Ｃ_ｎｔ、Ｃ_ｍｐ及びＣ_ｎｔＴｈの間の関係を示す。

較正精度に有意な影響を与え得る非理想的な効果は、オフセット電流の存在である。本発明では、これは、第３の段８に関して問題になり得る。Ｇ３及びＤＡＣ２で生じるオフセット電流は、積分器の出力における波形を非対称にし、信号ｆｏｓｃを５０％デューティサイクルから外してしまう。この影響は、発振器周波数の誤差として量子され、次のように定められる。

図７は、本発明に従って用いられるオフセットキャンセル回路７０を示す概略図である。オフセットキャンセル回路７０は、発振器信号ｆ_ｏｓｃを入力として受信する。FET７４のゲートは、信号ｆ_ｏｓｃを入力として受信する。ＦＥＴ７４のソースは電流源７６に接続される。電流源７６は、グランドに接続される。FET７２のゲートは、信号ｆ_ｏｓｃを入力として受信する。ＦＥＴ７２のドレインは電圧源ＶＤＤに接続される。ＦＥＴ７２のソースはＦＥＴ７４のドレインに接続される。キャパシタ構造Ｃは、一端でＦＥＴ７４のドレインに接続され、他端でグランドに接続される。ＭＯＳＦＥＴＭ１のゲートはＦＥＴ７４のドレインに接続される。ＭＯＳＦＥＴＭ１のドレインは、電流Ｉ_ＯＦＳＰに接続される。スイッチｃａｌ＿ｅｎは、ＭＯＳＦＥＴＭ１と電流Ｉ_ＯＦＳＰとの間に置かれる。ＭＯＳＦＥＴＭ１のソースは抵抗値Ｒを有する抵抗器要素８０に接続される。また、抵抗器要素８０は電流源７１に接続される。電流源７１は、グランドに接続される。ＭＯＳＦＥＴＭ２のドレインは、電流Ｉ_ＯＦＳＮに接続される。ＭＯＳＦＥＴＭ２のゲートは、電圧源ＶＤＤ／２に接続される。第２のスイッチｃａｌ＿ｅｎは、ＭＯＳＦＥＴＭ２と電流Ｉ_ＯＦＳＮとの間に置かれる。ＭＯＳＦＥＴＭ２のソースは抵抗値Ｒを有する抵抗器要素８１に接続される。また、抵抗器Ｒは電流源７１に接続される。

図８は、デルターシグマ変調器の第３の段のオフセット電流を相殺するオフセットキャンセル回路８６を示す概略図である。特に、図８は、電流Ｉ_ＯＦＳＰ及びＩ_ＯＦＳＮを出力として供給するオフセットキャンセル回路８６及び発振器周波数信号ｆ_ｏｓｃを用いることを示す。演算増幅器８４は、非反転入力と反転入力で、電流Ｉ＋Ｉ_ＯＦＳを有する信号を受信する。ここで、Ｉ_ＯＦＳは、キャパシタ要素Ｃ３＋及びＣ３−からの電流に加え、第３の段８の相互コンダクタンスＧ３及びＤＡＣ２により生成されるオフセット電流と関連付けられる。比較器８４は、信号ｆ_ｏｓｃをオフセットキャンセル回路８６へ出力する。オフセットキャンセル回路８６は、差電流Ｉ_ＯＦＳＰ及びＩ_ＯＦＳＮを用い、較正測定結果におけるＩ_ＯＦＳの影響を除去する。

本発明は幾つかの好適な実施形態に関して示され説明されたが、これらの実施形態の形式及び詳細事項への種々の変更、省略、追加が本発明の精神及び範囲から逸脱することなく行われ得る。

当業者は、本発明の教示を守りつつ、装置及び方法の多くの変更及び代替に直ちに気付くだろう。したがって、上述の開示は、添付の請求の範囲の境界によってのみ限定されると考えられるべきである。

［関連出願の参照］
本願は、米国仮特許出願番号６１／４２８,２７４、出願日２０１０年１２月３０日の優先権を主張する。該米国仮特許出願は参照されることによりその全体が本願明細書に組み込まれる。

Claims

デルタ−シグマ変調器の選択係数を較正する回路であって、
前記デルタ−シグマ変調器の複数の段のうちの１つに結合された較正ロジックモジュールであって、較正ロジックモジュールは、個々の段の発振周波数を測定し、該発振周波数を基準周波数と比較し、前記較正ロジックは、前記基準周波数と前記発振周波数が一致するように、前記個々の段に関連付けられた選択回路コンポーネントを調整する、較正ロジックモジュール、
を有する回路。
前記段のうちの１つは、ＲＣに基づく積分器構成を有する、請求項１に記載の回路。
前記較正ロジックモジュールは、前記基準周波数とその段の発振周波数が一致するように、ＲＣ積のキャパシタ要素を調整する、請求項２に記載の回路。
前記段のうちの１つは、デジタル−アナログコンバータ（ＤＡＣ）、容量性要素及び量子化器を有する、請求項１に記載の回路。
前記較正ロジックモジュールは、前記基準周波数とその段の発振周波数が一致するように、前記容量性要素に対して較正を実行する、請求項４に記載の回路。
前記較正ロジックモジュールは、前記基準周波数とその段の発振周波数が一致するように、前記量子化器に対して較正を実行する、請求項４に記載の回路。
前記発振周波は、その段に結合された積分器の出力から生成される、請求項３に記載の回路。
前記発振周波は、前記量子化器の出力から生成される、請求項４に記載の回路。
前記較正ロジックモジュールは、前の較正結果に基づく前記容量性要素の初期値を用いて前記量子化器の閾を較正する、請求項６に記載の回路。
前記較正ロジックモジュールは、前記量子化器の閾を固定したままに維持する間、前記容量性要素を較正する、請求項５に記載の回路。
その段により及び該段に接続された他の段により生成されるオフセット電流を除去するオフセットキャンセル回路、を更に有する請求項４に記載の回路。
デルタ−シグマ変調器の選択係数を較正する方法であって、
個々の段の発振周波数及び基準周波数を受信するステップ、
前記デルタ−シグマ変調器の複数の段を較正ロジックモジュールに結合するステップであって、前記較正ロジックモジュールは、前記個々の段の発振周波数を測定し、該発振周波数を前記基準周波数と比較し、前記較正ロジックは、前記基準周波数と前記発振周波数が一致するように、前記個々の段に関連付けられた選択回路コンポーネントを調整する、ステップ、
を有する方法。
前記段のうちの１つは、ＲＣに基づく積分器構成を有する、請求項１２に記載の方法。
前記較正ロジックモジュールは、基準周波数とその段の発振周波数が一致するように、ＲＣ積のキャパシタ要素を調整する、請求項１３に記載の方法。
前記段のうちの１つは、デジタル−アナログコンバータ（ＤＡＣ）、容量性要素及び量子化器を有する、請求項１２に記載の方法。
前記較正ロジックモジュールは、前記基準周波数とその段の発振周波数が一致するように、前記容量性要素に対して較正を実行する、請求項１５に記載の方法。
前記較正ロジックモジュールは、前記基準周波数とその段の発振周波数が一致するように、前記量子化器に対して較正を実行する、請求項１５に記載の方法。
前記発振周波は、その段に結合された積分器の出力から生成される、請求項１４に記載の方法。
前記発振周波は、前記量子化器の出力から生成される、請求項１５に記載の方法。
前記較正ロジックモジュールは、前の較正結果に基づく前記容量性要素の初期値を用いて前記量子化器の閾を較正する、請求項１７に記載の方法。
前記較正ロジックモジュールは、前記量子化器の閾を固定したままに維持する間、前記容量性要素を較正する、請求項１６に記載の方法。
その段により及び該段に接続された他の段により生成されるオフセット電流を除去するオフセットキャンセル方法、を更に有する請求項１５に記載の方法。