IT202100010280A1 - Circuito di auto-calibrazione per modulatori delta-sigma, dispositivo e procedimento corrispondenti - Google Patents

Description

DESCRIZIONE dell?invenzione industriale dal titolo:

?Circuito di auto-calibrazione per modulatori delta-sigma, dispositivo e procedimento corrispondenti?

TESTO DELLA DESCRIZIONE

Campo tecnico

La descrizione ? relativa ai circuiti di autocalibrazione.

Una o pi? forme di attuazione possono essere applicate, per esempio, nei modulatori delta-sigma tempo continui.

Sfondo tecnologico

Un filtro anti-alias intrinseco, un basso rumore e un consumo di potenza ridotto hanno contribuito alla popolarit? dei modulatori delta-sigma tempo continui (CTDSM, ?Continuous-Time Delta-Sigma Modulator?) negli ultimi due decenni.

Vari esempi di progetto sono stati riportati in letteratura per una variet? di applicazioni, che dimostrano la versatilit? di tali ADC ad alte prestazioni.

Un problema relativo ai CTDSM pu? consistere nella loro possibile implementazione con integratori RC attivi, convertitori digitale/analogici (DAC, ?Digital-to-Analog Converter?) di tipo ?current-steering? o resistivi e quantizzatori con prestazioni relativamente basse. In effetti, gli integratori RC soffrono delle variazioni di processo e il fatto di usarli comporta quasi invariabilmente una calibrazione. Una calibrazione pu? essere implementata agendo sulla capacit? di retroazione degli integratori, principalmente durante le operazioni di test finali che possono richiedere un tempo nell?ordine dei secondi per ciascun singolo dispositivo.

Al fine di affrontare questi problemi, ? stato proposto di estrapolare la costante di tempo RC da un circuito ausiliario che rappresenta una replica della rete RC. Un tale circuito pu? essere collocato lontano dal filtro di anello del modulatore, il che rende l?intera procedura di calibrazione sensibile ai gradienti nelle variabili associate alla fabbricazione del chip. Inoltre, una calibrazione effettuata non nell?anello del modulatore pu? essere inaccurata.

Possono anche sorgere problemi di area: in vista dei vincoli di area, la circuiteria ausiliaria pu? non rappresentare una replica accurata della rete RC, il che influisce negativamente sulle misurazioni alla base della calibrazione.

Scopo e sintesi

Uno scopo di una o pi? forme di attuazione ? di contribuire ad affrontare i problemi discussi in precedenza.

Secondo una o pi? forme di attuazione, tale scopo ? raggiunto per mezzo di un circuito avente le caratteristiche esposte nelle rivendicazioni che seguono.

Una o pi? forme di attuazione possono essere relative a un dispositivo corrispondente. Un modulatore delta-sigma pu? essere un esempio di un tale dispositivo.

Una o pi? forme di attuazione possono essere relative a un procedimento corrispondente.

Le rivendicazioni sono parte integrante della descrizione delle forme di attuazione come qui fornita.

In una o pi? forme di attuazione, un modulatore come un CTDSM pu? entrare in una modalit? di test (invece di una configurazione operativa) che facilita una misurazione diretta dei parametri del filtro di anello nel fornire una calibrazione efficace dei coefficienti delta-sigma.

In risposta all?entrata nella modalit? di test:

il modulatore ? impostato in una modalit? ad anello aperto con tutti gli integratori eccetto il primo configurati come stadi di guadagno, e in una tale condizione si genera una forma d?onda quadra che convoglia le informazioni coinvolte nel trimming,

un valore medio di tale forma d?onda ? confrontato con un valore atteso memorizzato in un insieme di registri, un valore di trimming ? calcolato in base alla differenza risultante dal confronto e si entra in una modalit? operativa (configurazione ad anello chiuso) una volta completata la calibrazione.

In una o pi? forme di attuazione, la circuiteria coinvolta in un tale tipo di funzionamento comprende una catena digitale e integratori analogici atti ad essere configurati come stadi di guadagno.

Come vantaggio, una o pi? forme di attuazione facilitano l?ottenimento di una maggiore accuratezza e di un tempo di calibrazione ridotto.

Inoltre, una procedura di trimming secondo le forme di attuazione pu? fornire una misurazione diretta dei parametri del filtro di anello che prende in considerazione possibili variazioni associate sia ai coefficienti sia ai riferimenti di tensione.

Una o pi? forme di attuazione facilitano l?ottenimento di una precisione desiderata dei risultati riutilizzando o riconfigurando l?hardware gi? presente su un chip modulatore, con l?aggiunta di una semplice macchina a stati digitale per l?implementazione di un algoritmo di ricerca SAR (Successive Approximation Register).

Breve descrizione delle figure

Una o pi? forme di attuazione saranno ora descritte, a puro titolo di esempio, con riferimento alle figure annesse, nelle quali:

la Figura 1 ? uno schema a blocchi generale di un convertitore delta-sigma (DSM) tradizionale,

la Figura 2A ? uno schema a blocchi di un esempio di implementazione di un convertitore tempo discreto (DT, ?Discrete-Time?) come illustrato nella Figura 1,

la Figura 2B ? uno schema a blocchi di un esempio di implementazione di un convertitore tempo continuo (CT, ?Continuous-Time?) come illustrato nella Figura 1,

la Figura 3A ? uno schema a blocchi di un quantizzatore completamente differenziale ideale,

la Figura 3B riproduce la caratteristica di ingressouscita di un quantizzatore ideale a 3 bit,

la Figura 4A ? uno schema circuitale di un integratore a condensatori commutati (SC, ?Switched-Capacitor?) singleended,

la Figura 4B ? uno schema circuitale di un integratore tempo continuo (CT) single-ended,

la Figura 4C ? un esempio di un diagramma temporale di possibili comportamenti nel tempo di segnali che possono verificarsi negli integratori delle Figure 4A e 4B,

la Figura 5 ? uno schema circuitale di un integratore con RC attiva con capacit? di retroazione trimmerabile, la Figura 6A ? uno schema circuitale di un circuito monostabile adatto per l?uso in misurazioni di costante di tempo RC,

la Figura 6B ? un diagramma di temporizzazione per il circuito della Figura 6A,

la Figura 7 ? un esempio di una configurazione di modalit? di test per il circuito (modulatore) della Figura 2B,

la Figura 8 ? un diagramma di temporizzazione per il circuito di modalit? di test della Figura 7,

la Figura 9 ? un esempio di vari modi per convertire un integratore in uno stadio di guadagno,

la Figura 10 ? un esempio di un diagramma temporale di possibili comportamenti nel tempo di segnali che possono verificarsi nel circuito della Figura 7,

la Figura 11 ? uno schema a blocchi di un esempio di implementazione di una catena di un processore di segnale digitale (DSP, ?Digital Signal Processor?) per la cancellazione dell?offset,

la Figura 12 ? un esempio di un diagramma temporale di possibili comportamenti nel tempo di segnali che possono verificarsi in una circuiteria di DSP come illustrato nella Figura 11,

la Figura 13 ? illustrativa della possibile introduzione di un dithering per aumentare la risoluzione del sistema nella circuiteria del processore di segnale digitale della Figura 11,

la Figura 14 ? uno schema a blocchi di un modulatore delta-sigma configurato in una condizione ad anello aperto che evidenzia l?offset del primo integratore e il relativo chopping,

la Figura 15 ? un esempio di un diagramma temporale di possibili comportamenti nel tempo di segnali che possono verificarsi nel circuito della Figura 14, e

la Figura 16 ? un esempio di una configurazione di modalit? di test per un circuito (modulatore) in un?architettura SAR (Successive Approximation Register) che pu? essere usata nel quadro di forme di attuazione della presente descrizione.

Descrizione dettagliata

Nella descrizione che segue, sono illustrati vari dettagli specifici, allo scopo di fornire una comprensione approfondita di vari esempi di forme di attuazione della presente descrizione. Le forme di attuazione possono essere ottenute senza uno o pi? dei dettagli specifici o con altri procedimenti, componenti, materiali, ecc. In altri casi, operazioni, materiali o strutture ben note non sono illustrate o descritte in dettaglio in modo tale che certi aspetti delle forme di attuazione non saranno resi poco chiari. Un riferimento a ?una forma di attuazione? nel quadro della presente descrizione intende indicare che una particolare configurazione, struttura, o caratteristica descritta con riferimento alla forma di attuazione ? compresa in almeno una forma di attuazione. Cos?, le frasi come ?in una forma di attuazione? o simili in vari punti in tutta questa descrizione non fanno necessariamente riferimento tutte alla stessa forma di attuazione. Inoltre, particolari conformazioni, strutture o caratteristiche possono essere combinate in un modo adeguato qualsiasi in una o pi? forme di attuazione.

I riferimenti usati qui sono forniti semplicemente per convenienza e quindi non definiscono l?ambito di protezione o l?ambito delle forme di attuazione.

Inoltre, in tutta questa descrizione:

parti o elementi simili saranno indicati nelle figure con simboli di riferimento simili, senza ripetere una descrizione corrispondente per ogni figura,

una stessa designazione (VIN o DOUT, per esempio) pu? essere usata per semplicit? per fare riferimento sia a un certo segnale sia a un elemento/nodo del circuito in cui tale segnale pu? essere presente,

i ?nodi sommatori? saranno rappresentati sotto forma di nodi del circuito in cui due o pi? segnali sono sommati insieme. Come noto agli esperti del settore, tali nodi possono essere ?con segno?, cio? nodi in cui un certo segnale ? sommato a uno o pi? altri segnali con un segno negativo, che ? sottratto dalla combinazione. In altre parole, il fatto di denominare/illustrare un nodo come un nodo sommatore non implica che i segnali sommati in quel nodo siano sommati con uno stesso segno.

I modulatori delta-sigma (DSM, ?Delta-Sigma Modulator?) rappresentano una classe ben nota di convertitori analogico/digitali (ADC, ?Analog-to-Digital Converter?) che combinano un approccio di sovracampionamento con una tecnica di sagomatura del rumore di quantizzazione per ottenere conversioni ad alta risoluzione (16 bit o pi?) usando un hardware relativamente semplice.

Lo schema nella Figura 1 rappresenta una struttura generale per un modulatore delta-sigma (DSM) 10 comprendente:

un filtro di anello (LF) 12 caratterizzato da due funzioni di trasferimento e differenti, associate rispettivamente a un percorso di segnale di ingresso e a un percorso di retroazione,

un quantizzatore (convertitore analogico/digitale o A/D) 14 a cui ? fornito come clock un segnale di clock con un periodo (generato in maniera nota di per s? agli esperti del settore), e

un convertitore digitale/analogico o D/A di retroazione 16.

In generale, i DSM possono essere classificati in due tipi a seconda della tecnica usata per implementare il filtro di anello 12.

Se il filtro di anello 12 usa una circuiteria a condensatori commutati (SC), il modulatore ? detto come di una famiglia di Modulatori Delta-Sigma Tempo Discreti (DTDSM, ?Discrete-Time Delta-Sigma Modulator?).

Se il filtro di anello 12 usa circuiti tempo continui (CT), il modulatore ? detto Modulatore Delta-Sigma Tempo Continuo (CTDSM).

Entrambi questi approcci presentano pro e contro e, in generale, il contesto di uso previsto determina l?opzione adottata per una certa applicazione.

Questi concetti fondamentali sono peraltro ben noti agli esperti del settore, il che rende superfluo fornire qui un confronto completo tra i DTDSM e i CTDSM.

Certe differenze che sono di interesse per la presente descrizione sono presentate negli schemi a blocchi della Figura 2A (per un filtro di anello tempo discreto DT-LF) e della Figura 2B (per un filtro di anello tempo continuo CT-LF).

In entrambe le figure, un modulatore del secondo ordine ? illustrato implementato con una topologia del tipo a Cascata di Integratori con Retroazione (CIFB, ?Cascade of Integrator with Feedback?).

Gli integratori 121, 122 (per semplicit? ne sono illustrati due, ma in certe forme di attuazione possono essere previsti tre o pi? integratori) sono rappresentati da blocchi indicati con z<-1>/1 ? z<-1 >o 1/s.

Una rete di retroazione 16 con convertitore <digitale/analogico (DAC) usa una tensione di riferimento >

????, mentre una coppia di coefficienti (per il

<caso di condensatori commutati o SC della Figura 2A) e>

(per un caso tempo continuo o CT della Figura 2B)

rappresenta i coefficienti di retroazione dell?anello che <definiscono la funzione di trasferimento di retroazione >

Per semplicit? si assume che i coefficienti della funzione di trasferimento di ingresso siano unitari.

Il convertitore analogico/digitale o quantizzatore 14 funziona a una frequenza di campionamento che ? la stessa frequenza del clock fornito al filtro di anello LF (nella soluzione DT) con la tensione di riferimento

e un numero di bit

Come rappresentato nella Figura 3A, al convertitore analogico/digitale o quantizzatore 14 ? affidato il compito di convertire il segnale di ingresso analogico in un <codice di uscita digitale proporzionale al rapporto>

Per esempio, il numero dei bit di quantizzazione pu? andare da 1 a 4 o a 5 e, nel caso di un quantizzatore multi-bit, la caratteristica di ingresso-uscita associata pu? essere sostanzialmente come riportata nella Figura 3B (per il caso di un quantizzatore completamente differenziale, a 3 bit). Si nota che il numero digitale di uscita sull?asse y ? espresso nella Figura 3B come una <frazione per indicare la sua relazione con il rapporto>

La rete di DAC di retroazione 16 effettua la conversione dell?uscita digitale del quantizzatore in una quantit? analogica che permette la chiusura dell?anello del modulatore. Questa operazione ? effettuata adottando i coefficienti di retroazione (per un caso a condensatori commutati o SC) e (per un caso tempo continuo o CT) che rappresentano i termini di guadagno per il segnale di retroazione, il cui calcolo ? basato sull?implementazione di una funzione di trasferimento di rumore (NTF, ?Noise Transfer Function?) desiderata.

In particolare, i modulatori a condensatori commutati o SC usano un dispositivo DAC di retroazione 16 capacitiva che fornisce in ciascun periodo di campionamento una iniezione di carica nell?anello, il cui valore dipende dal codice di uscita digitale del convertitore. Siccome questa carica ? integrata di solito sulla capacit? di retroazione di un integratore a condensatori commutati o SC attivi, i coefficienti sono definiti tipicamente in funzione dei rapporti capacitivi.

Nel caso dei modulatori tempo continui o CT, un DAC di tipo ?current-steering? o un DAC resistivo producono la stessa iniezione di carica dipendente dal codice, usando una corrente che ? distribuita sull?intero periodo di campionamento (per i DAC di tipo Non-Return-to-Zero o NRZ) o su una sua frazione (per i DAC di tipo Return-to-Zero o RTZ).

Per un approccio tempo continuo o CT, i coefficienti saranno relativi a parametri come le resistenze, le capacit? e la frequenza di campionamento.

Una tensione come illustrato nelle Figure 2A e 2B pu? rappresentare una quantit? (analogica) usata nei DAC di retroazione 131, 132 nella rete di retroazione 16 per generare i segnali di retroazione appropriati.

A seconda dell?implementazione dei DAC 131, 132, ? (come indicato, possono essere presenti pi? di due integratori e cos? pi? di due DAC di retroazione) questa quantit? pu? essere campionata direttamente nei DAC capacitivi nel caso SC, o pu? essere usata per generare la corrente nel DAC resistivo di retroazione per il caso CT, o pu? anche essere usata in coppia con una resistenza per generare un riferimento di corrente che fornisce il segnale di polarizzazione per un DAC del tipo ?currentsteering? (nel caso CT).

Questa situazione ? rappresentata a titolo di esempio nei due circuiti delle Figure 4A e 4B, presentati per semplicit? in una versione single-ended (in entrambe le figure, DW indica la parola digitale soggetta a conversione in analogico).

La Figura 4A rappresenta un integratore a condensatori commutati tradizionale comprendente una capacit? ?trimmerabile? (che rappresenta il DAC di retroazione della Figura 2A) configurata per campionare la tensione di riferimento durante una fase (che ? la prima met? <del periodo di campionamento) e per condividere la carica >

sulla massa virtuale di un amplificatore

operazionale a transconduttanza (OTA, ?Operational Transconductance Amplifier?) 100 durante la fase (che ? nella seconda met? del periodo di campionamento).

La variazione di tensione di uscita di questo circuito <dopo un periodo di campionamento pu? essere calcolata come>

e un possibile comportamento nel tempo associato ? rappresentato nel secondo diagramma della Figura 4C.

I coefficienti nel diagramma della Figura 2A <possono essere calcolati come:>

dove sentano la capacit? del DAC e la capacit? di retroazione del primo integratore e del secondo integratore, rispettivamente.

La Figura 4B illustra, con riferimento a un modulatore tempo continuo (CT), un?architettura detta integratore con RC attiva, che ? una soluzione usata comunemente per l?implementazione di integratori CT analogici.

In questo esempio, una resistenza trimmerabile

rappresenta il DAC di retroazione del circuito tempo

continuo nella Figura 2B, la cui corrente

produce una variazione della tensione di uscita su un <periodo di campionamento che pu? essere calcolata come:>

Un possibile comportamento nel tempo associato ? rappresentato nel terzo diagramma della Figura 4C.

Per questa soluzione, i coefficienti dello schema a blocchi corrispondente della Figura 2B possono essere <determinati come:>

dove rappresentano la resistenza del DAC e la capacit? di retroazione del primo integratore e del secondo integratore, rispettivamente.

Per riassumere, i parametri svolgono un ruolo simile nella definizione della funzione di trasferimento di retroazione sia per il caso tempo discreto o DT (SC) sia per il caso tempo continuo o CT

L?espressione dei coefficienti degli integratori 121, 122, ? ?, invece, molto differente per i due casi: per l?approccio a condensatori commutati o SC l?Eq.2 mostra che i coefficienti dipendono da un rapporto capacitivo, che pu? essere considerato nella maggior parte dei casi un parametro di processo accurato.

Per contro, i coefficienti tempo continui o CT descritti nell?Eq.4 mostrano una dipendenza da parametri <come la frequenza di campionamento e le costanti di tempo > che di solito soffrono di deviazioni del processo.

Pu? risultare che questa differenza tra le due architetture rappresenti un grave inconveniente nell?uso dei modulatori tempo continui o CT, nella misura in cui deviazioni di processo sono coinvolte intrinsecamente in una produzione industriale massiccia, e i relativi effetti dello ?spread? sui coefficienti dell?anello possono andare da una degradazione del rapporto di segnale su rumore di quantizzazione (SQNR, ?Signal-to-Quantization-Noise Ratio?) a un?instabilit? del modulatore.

Una tecnica proposta per affrontare questa situazione comporta di effettuare il trimming dei coefficienti negli integratori 121, 122, ?, il che pu? essere effettuato in base a tre parametri dell?Eq.4.

Si nota che cambiare la frequenza di campionamento

del convertitore analogico/digitale (ADC) 14 per regolare i coefficienti dell?anello pu? essere tutt?altro che semplice in varie situazioni e che il termine resistivo si estende sulla schiera dei DAC di retroazione 16.

Una possibile soluzione consiste nel ?suddividere? la capacit? di retroazione degli integratori tempo continui <(CT) come una schiera trimmerabile di capacit? pi? piccole >

come rappresentato a titolo di esempio

nella Figura 5.

In questa soluzione, un numero desiderato di capacit? pu? essere connesso all?integratore, per esempio fornendo un parola di calibrazione appropriata al registro digitale associato.

Per il resto, si nota che, siccome si tenta di recuperare (completamente) le deviazioni di processo agendo soltanto sul termine capacitivo della costante di tempo dell?integratore, un dimensionamento della dinamica di calibrazione implica di prendere in considerazione la deviazione di processo massima per tutti i parametri coinvolti nella definizione della funzione di trasferimento di rumore (NTF).

Un problema relativo a questa possibile soluzione consiste nel fatto che, in una tale procedura di calibrazione, la capacit? ? trimmerata in ciascun dispositivo, il che comporta una misurazione accurata dei parametri del processo per ogni campione.

? cos? coinvolta una circuiteria dedicata e, in generale, ci si deve aspettare un aumento del tempo di test.

Una o pi? forme di attuazione hanno pertanto lo scopo di fornire una tecnica per effettuare il trimming dei coefficienti del modulatore in una maniera pi? veloce in confronto a soluzioni tradizionali, usando una circuiteria pi? semplice e raggiungendo risultati di calibrazione pi? accurati.

Costruire un circuito monostabile il cui intervallo di <tempo nella condizione instabile dipende dal prodotto di >

? un approccio proposto per misurare una costante di

tempo.

Una possibile implementazione di un tale circuito ? rappresentata nella Figura 6A.

Nella Figura 6A, il riferimento 200 indica un amplificatore operazionale a transconduttanza (OTA) 200 avente un ingresso accoppiato a una prima tensione di riferimento e un?uscita che pilota un nodo di controllo (qui, il gate) di un transistore MOSFET 202 avente il percorso di corrente attraverso di esso (qui, source-drain) accoppiato in un nodo A, mediante un resistore R, a una tensione di alimentazione

La tensione nel nodo A ? applicata come all?altro ingresso dell?OTA 200. Il percorso di corrente attraverso il transistore MOSFET 202 ? accoppiato in un nodo B (con il transistore MOSFET 202 intermedio tra i nodi A e B) a un ingresso (non invertente) di un comparatore 204 per fornire a esso una tensione confrontare con una seconda tensione di riferimen e per fornire un segnale di impostazione (?set?) a un flip-flop 206 avente il suo nodo D accoppiato alla massa.

Al flip-flop 206 ? fornito come clock un segnale TRIGGER ed ha il suo nodo Q accoppiato al nodo di controllo (qui, il gate) di uno switch elettronico 208 (un transistore MOSFET, per esempio) avente il percorso di corrente attraverso di esso (qui, source-drain) disposto in parallelo con un condensatore la connessione parallela del transistore MOSFET 208 e del condensatore essendo disposta intermedia tra il nodo B e la massa.

La Figura 6B ? un esempio di un diagramma temporale di possibili comportamenti nel tempo, rispetto a una scala di tempo comune (ascissa), di segnali che possono verificarsi nel circuito della Figura 6A.

Ipotizzando che il circuito sia in una condizione stabile, l?uscita del flip-flop e la

capacit? ? scaricata (la corrente scorre nello switch 208 che cortocircuita a massa il nodo B

Cos?, l?uscita del comparatore ? in uno stato logico 0. Quando un fronte di salita di innesco (?trigger?) ? presentato sul terminale di ingresso del flip-flop 206, la sua uscita cala a 0 e la tensione del nodo B

<inizia a crescere con una legge lineare, per es.:>

Una volta che il potenziale di nel nodo B raggiunge il valore l?uscita dal comparatore 204 commuta il suo stato logico da 0 a 1 impostando il flipflop con e scaricando la capacit?

Cos?, l?intervallo di tempo nella condizione instabile <pu? essere calcolato come:>

Conoscendo il valore di e misurando la lunghezza dell?intervallo di tempo per cui l?uscita del <flip-flop ? 0, ? possibile conoscere la costante di tempo >

associata al particolare ?angolo? di processo del chip.

Questa informazione, insieme alla misurazione del segnale di clock locale, facilita il reperimento di un valore di calibrazione appropriato per ogni campione testato atto a ripristinare i coefficienti del modulatore ideali dell?Eq.4.

La ricerca di una calibrazione ottimale pu? essere effettuata effettuando una ricerca dicotomica.

Nonostante la sua apparente efficacia, questa tecnica non ? esente da vari inconvenienti.

In primo luogo, la misurazione dell?intervallo di tempo e l?effettuazione di una ricerca dicotomica associata comporta di usare un?apparecchiatura di test: la relativa procedura ? intrinsecamente lenta in quanto il segnale monostabile deve essere estratto dal chip e interfacciato con l?apparecchiatura di test.

Una procedura di trimming come discussa in precedenza non ? in grado di coprire errori sulla funzione di <trasferimento di retroazione che sorgono da > <e >

In effetti, la situazione per il segnale ? relativamente semplice da gestire, siccome gli errori principali sono l?offset nel buffer dedicato e l?errore di calibrazione residuo del riferimento bandgap on-chip.

<La situazione pu? essere peggiore per il parametro >

per esempio, in un modulatore in cui il quantizzatore 14 ? realizzato usando un convertitore flash, l?errore sulla tensione di riferimento pu? essere simile a quelli citati per il segnale

Nel caso di un numero elevato di bit (5 o 6), un convertitore flash non rappresenta un?opzione efficiente e si deve considerare un?architettura pi? complessa, come un convertitore ADC ad approssimazioni successive (in breve, SAR).

In tal caso, le prestazioni del SAR desiderate sono relative (limitate) a quelle specificate per il quantizzatore. Inoltre, sar? coinvolta prevedibilmente un?architettura SAR semplice, con un numero minimo di capacit? di DAC (tipicamente, in base al campionamento di punta del DAC) insieme a un modulo capacitivo con una capacit? molto bassa (tipicamente, nel range dei

In base a queste condizioni, le capacit? parassite del DAC e la capacit? di gate del comparatore possono finire con l?avere un ruolo significativo nella definizione dei bit meno significativi (LSB, ?Least Significant Bit?) nel <SAR, cos? nella definizione del riferimento di tensione > equivalente, che pu? soffrire di non idealit?.

Come risultato, un trimming adeguato dei coefficienti del modulatore pu? comportare di prendere in considerazione l?errore di LSB associato alle variazioni di processo delle capacit? parassite.

In aggiunta, una procedura di trimming come discussa in precedenza non ? basata sulla misurazione diretta dei parametri del modulatore: ci? comporta di estrapolare la costante di tempo da un circuito ausiliario che ? come gi? discusso nella parte introduttiva a questa descrizione ? pu? essere in un luogo remoto rispetto al filtro di anello del modulatore. Questo rende l?intera procedura di calibrazione sensibile a virtualmente tutti i gradienti di processo associati alla fabbricazione del chip.

Inoltre, per applicazioni a media frequenza

come nel campo dei sensori MEMS, l? dove

un basso consumo di potenza ? particolarmente desiderabile, valori tipici per le resistenze dei DAC di retroazione sono nel range delle decine di mentre le capacit? degli integratori sono nell?ordine delle decine di Questi ordini di grandezza rendono poco pratico creare una replica della rete usata negli integratori all?interno del circuito monostabile, in quanto nella maggior parte dei casi il costo nei termini dell?area di semiconduttore ? inaccettabile. Questo suggerisce di fare ricorso a una replica pi? piccola, il che pu? avere come risultato una ulteriore possibile sorgente di disadattamento tra i parametri misurati e quelli usati per la calibrazione.

In una o pi? forme di attuazione, questi problemi possono essere affrontati fornendo un?auto-calibrazione completamente on-chip dei coefficienti del modulatore che pu? sfruttare l?hardware del convertitore per una misurazione diretta della deviazione dei coefficienti del filtro di anello, con la capacit? di tenere conto di possibili errori relativi allo spread dei riferimenti di tensione

Una o pi? forme di attuazione possono comportare di configurare un CTDSM sostanzialmente come illustrato nella Figura 2B in una modalit? di test lungo le linee illustrate nella Figura 7.

A tal fine, si pu? considerare che il modulatore della Figura 2B, come illustrato nella Figura 7, abbia l?ingresso del DAC 132 associato al secondo integratore 122 annullato (vale a dire, ?aprendo? la retroazione dall?uscita del quantizzatore 14) e forzando sull?ingresso del DAC 131 associato al primo integratore 121 una sequenza digitale periodica con periodo e una configurazione (?pattern?) che parte dopo un primo singolo campione di valore (dove ? un codice digitale definito, la cui scelta sar? discussa in seguito e che ? compreso tra

La sequenza digitale DS pu? essere generata in una qualsiasi maniera nota agli esperti del settore mediante un generatore che non ? visibile per semplicit?.

La relativa forma d?onda ? riportata nella parte in alto del diagramma temporale nella Figura 8.

In generale, per un DAC resistivo completamente <differenziale, a > <(con > <livelli positivi e >livelli negativi) con un elemento del DAC con valore la corrente iniettata nell?integratore 121 ?:

con ?che va da

Questa corrente ? integrata sulla capacit? di <retroazione del primo integratore > <generando sul nodo > una forma d?onda triangolare, anche riportata nella <Figura 8, il cui valore di picco ?:>

Da questa forma d?onda, si pu? scegliere di cominciare la sequenza di ingresso del DAC di retroazione con il valore invece di mentre l?Eq.6 definisce alcune linee guida per la scelta del parametro

abbastanza alto da generare un segnale non trascurabile all?uscita del primo integratore 121, ma abbastanza piccolo da evitare la saturazione dello stadio in ogni possibile realizzazione di processo.

Il DAC di retroazione 122 associato al secondo integratore 122 (e tutti gli altri DAC nel caso di modulatori con ordine ? 3) ? cos? disabilitato ed ? cos? disconnesso dal filtro di anello imponendo il suo valore di ingresso a 0, mentre il secondo integratore 122 (e tutti gli altri integratori nel caso di modulatori con ordine ? 3) sono riconfigurati come stadi di guadagno (in questo esempio, si pu? assumere per semplicit? un guadagno unitario).

Ci sono differenti modi per effettuare quest?operazione.

Questo ? rappresentato nella Figura 9, dove ? mostrata la possibilit? di convertire in uno stadio di guadagno con un guadagno G2 un integratore CT costruito intorno a un amplificatore operazionale a transconduttanza (OTA) 300 ? rappresentato nella parte in alto della figura:

sostituendo la capacit? di retroazione CINT con una resistenza RGAIN - in un primo caso (in basso a sinistra nella figura),

sostituendo la resistenza di ingresso RINT con una capacit? CGAIN - in un secondo caso (in basso a destra nella figura).

Sebbene non illustrato nelle figure per semplicit?, uno qualsiasi degli integratori in un CTDSM come rappresentato a titolo di esempio nella Figura 2B (per esempio, l?integratore 122 nel caso di esempio qui considerato) si presta a essere reso convertibile in uno stadio di guadagno nel funzionamento in modalit? di test comprendendo in esso:

una resistenza di retroazione RGAIN avente associata una circuiteria di commutazione configurata per connettere - durante il funzionamento in modalit? di test - la resistenza RGAIN al posto della capacit? di retroazione CINT, o,

una capacit? di ingresso CGAIN avente associata una circuiteria di commutazione configurata per connettere -durante il funzionamento in modalit? di test - la capacit? CGAIN al posto della resistenza di ingresso RINT.

La disconnessione del percorso di retroazione attraverso il convertitore 132 e la sostituzione del secondo integratore 122 con uno stadio di guadagno (per es., unitario) con un guadagno G2 fa s? che l?uscita del primo integratore, sia portata inalterata all?ingresso del quantizzatore 14.

La conversione analogico/digitale conseguente genera una sequenza di impulsi digitali per DOUT con segno alternato come rappresentato nella Figura 8.

L?ampiezza di ciascun campione pu? essere calcolata <come:>

dove l?operazione ?round? rappresenta la quantizzazione operata dal quantizzatore.

Si nota che questa espressione tiene conto di (tutte) le variabili coinvolte nella definizione della funzione di trasferimento di retroazione (per un circuito integratore).

Tali campioni raccolgono cos? le informazioni coinvolte in una calibrazione adeguata dei coefficienti del modulatore.

In linea di principio, una procedura di calibrazione basata su qualche algoritmo di ricerca pu? essere sviluppata usando i dati prodotti in questa modalit? di test.

Un valore ?ideale? di ciascun campione di uscita pu? essere calcolato, in effetti, partendo dal valore ideale di ciascun parametro che compare nell?Eq.7, o pu? essere simulato in una condizione tipica con qualche simulatore SPICE (Simulation Program with Integrated Circuit Emphasis).

La deviazione della sequenza misurata da quella calcolata o simulata restituisce la correzione che pu? essere applicata ai coefficienti dell?anello per recuperare lo spread dei parametri ed effettuare il fit di una funzione di trasferimento di rumore desiderata (NTF).

Un?analisi approfondita mostra per il resto che una semplice misurazione come qui discussa pu? non essere completamente soddisfacente per varie procedure di calibrazione.

Per esempio, la sequenza di uscita nella sua forma non elaborata (?raw?) pu? essere affetta da un offset degli stadi analogici, che pu? produrre una degradazione dell?accuratezza della misurazione.

Inoltre, le informazioni sono codificate usando i livelli di quantizzazione del quantizzatore 14, e cos? una bassa risoluzione del circuito pu? avere un impatto maggiore rispetto alla sensitivit? della misurazione.

Il fatto di affrontare questi due aspetti facilita la fornitura di risultati soddisfacenti per una procedura di calibrazione generica - virtualmente qualsiasi.

La situazione pu? essere esaminata considerando dapprima il solo effetto dell?offset del secondo integratore 122 (che ? convertito in uno stadio di guadagno con un guadagno G2 durante la modalit? di test proposta nella Figura 7).

Si nota che le conclusioni qui riportate per l?offset negli stadi si applicano a tutti gli integratori (come indicato, nel filtro di anello 12 possono essere inclusi pi? di due integratori) eccetto il primo (vale a dire, l?integratore 121) e per l?offset del quantizzatore 14.

Per l?offset del secondo integratore 122 si pu? ipotizzare (per semplicit? e facilit? di comprensione) un guadagno unitario e una sorgente riferita all?ingresso di offset che ? detta Questo offset produce uno spostamento del segnale come rappresentato nella Figura 10 e questo spostamento ha come risultato un?uscita asimmetrica del quantizzatore, come rappresentato nella stessa figura.

Trascurando il primo campione, la sequenza digitale generata presenta due valori differenti, che possono essere calcolati come:

Vantaggiosamente, questi due valori possono essere usati per implementare una cancellazione dell?offset, nella misura in cui l?offset ? presente con segni opposti nei due campioni.

Cos?, un?operazione di media mobile ideale della <forma: >

avr? come risultato una sequenza priva di qualsiasi contributore di offset.

La Figura 11 illustra un modo semplice per implementare quest?operazione in una catena di DSP 18 che modula in 181 il segnale proveniente dal quantizzatore 14 con un segnale (un?onda quadra di periodo

generata in una qualsiasi maniera nota agli esperti del settore a tale scopo, per es., mediante un generatore di onda quadra non visibile per semplicit?) e applicando al segnale modulato un filtro a media mobile 182.

In questo caso (ideale), la media mobile nel filtro 182 sar? in grado di produrre un segnale di uscita

privo di qualsiasi contributore di offset (si veda la Figura 12).

L?operazione di ?round? dell?Eq.8 associata al processo di quantizzazione svolge un ruolo nelle prestazioni del sistema perch?, all?ingresso del quantizzatore 14, le informazioni utili desiderate sono miscelate con l?offset in un segnale che non pu? essere risolto da un quantizzatore a bassa risoluzione con una accuratezza desiderata.

Questo pu? influire negativamente sulla procedura di cancellazione dell?offset e, pi? in generale, sull?accuratezza della modalit? di test complessiva.

La risoluzione dell?architettura come qui discusso pu? essere migliorata applicando un dithering al quantizzatore 14.

Come rappresentato nella Figura 13, una sorgente 141 di dither del modulatore ? mantenuta attivata durante la modalit? di test: questa sorgente ? gi? disponibile attualmente come una caratteristica di progetto nel tipo di convertitore qui discusso, il che rende superfluo fornire una specifica descrizione aggiuntiva.

Il dither (avente un?ampiezza che pu? essere vantaggiosamente mezzo LSB) fa s? che l?uscita del quantizzatore 14 commuti tra codici adiacenti anche nel caso di un segnale di ingresso statico: ? probabile che questa situazione si verifichi quando il contributore di rumore termico da solo non ? in grado di produrre alcuna variazione dell?uscita.

La variabilit? del segnale risultante facilita un aumento della risoluzione del sistema applicando un filtraggio digitale che taglia la larghezza di banda del rumore: la media mobile introdotta per la cancellazione dell?offset rappresenta anche in questo caso una possibile strategia di filtraggio.

In questa situazione, il numero di medie pu? essere selezionato in modo da essere superiore a due, siccome <questo numero definisce l?accuratezza finale del segnale > fornito in uscita dal filtro 182 (come specificato in funzione della risoluzione usata per la calibrazione dei coefficienti degli integratori rappresentati nella Figura 5).

In generale, ci si pu? aspettare come legge generale un guadagno di risoluzione di mezzo LSB per ciascun raddoppio del numero di medie.

Se si desidera, per aumentare la variabilit? del segnale analogico si pu? introdurre una configurazione di ingresso digitale pi? complessa. Si nota che il filtro digitale pu? essere implementato con una riconfigurazione dedicata del filtro decimatore usato nella catena di Elaborazione di Segnale Digitale (DSP, ?Digital Signal Processing?) che ? associata tipicamente a questo tipo di convertitori Analogico/Digitali.

Adottando questo approccio, l?aumento di risoluzione ? ottenuto a scapito della larghezza di banda del sistema e il segnale desiderato si trover? nella porzione inferiore dello spettro.

Da questo punto di vista, il blocco 181 che effettua la modulazione dell?uscita dal quantizzatore 14 pu? svolgere un ruolo apprezzabile, nella misura in cui il suo effetto ? la conversione in banda base del segnale desiderato e la modulazione dell?offset alla met? della frequenza di campionamento: in questa posizione, il tono di offset sar? cancellato dagli zeri associati alla funzione di trasferimento a media mobile (che ? scelta vantaggiosamente con un numero pari di medie).

Un?ulteriore non idealit? di cui ci si pu? occupare in un circuito come qui discusso ? l?offset del primo integratore.

In un approccio come qui discusso, questo stadio non ? convertito in un semplice amplificatore (stadio di guadagno) come gli altri integratori, ma conserva la sua funzione originale. Nella modalit? di test, questo integratore lavora in anello aperto e il suo offset di ingresso, se non gestito, pu? condurre a una saturazione indesiderata dello stadio.

Questo effetto pu? essere contrastato efficacemente introducendo un chopping nell?amplificatore operazionale del primo integratore come rappresentato schematicamente in 20 nella Figura 14.

Questo stadio definisce le prestazioni di rumore e di offset dell?intero convertitore, e il chopping ? gi? fornito di solito come una caratteristica di progetto, senza che sia richiesto alcun hardware supplementare (e per questa caratteristica nota non ? richiesta alcuna descrizione dettagliata).

L?effetto del chopper 20 sull?offset del primo integratore (detto nella Figura 14) ? rappresentato nella Figura 15, dove per semplicit? il segnale proveniente dal DAC ? stato annullato.

Il segnale ? un?onda quadra con media nulla (media zero) con una frequenza che pu? essere scelta ? a titolo di esempio - uguale a

Come rappresentato nella Figura 15, la scelta di questa frequenza di chopping produce sull?uscita un segnale nullo a ogni istante di campionamento, in modo tale che la non idealit? indesiderata sia cancellata (completamente) con la quantizzazione.

Un approccio di modalit? di test come qui discusso facilita l?ottenimento di una rappresentazione digitale accurata delle variazioni di processo che influiscono su un modulatore delta-sigma.

Queste informazioni sono racchiuse nel segnale e possono essere usate per implementare una calibrazione appropriata dei coefficienti.

A seconda dell?accuratezza desiderata, pu? essere fornita una semplice calibrazione one-shot oppure un algoritmo di ricerca pi? complesso.

La Figura 16 ? un esempio di una calibrazione ?completamente on-chip?, in cui la circuiteria di DSP 18 ? configurata per ricevere una parola digitale target

(calcolata/estratta, da una simulazione SPICE, per esempio), fornita mediante un registro digitale dedicato, per esempio. Come illustrato nella Figura 16, la circuiteria di DSP 18 pu? essere configurata per <confrontare una parola digitale target > <con l?uscita >

del modulatore (portato in una modalit? di test) in un

nodo di confronto 183 (rappresentato qui a titolo di esempio come un sommatore ? con segno).

In funzione del risultato del confronto, una macchina a stati 184 dedicata (con l?uso di un algoritmo SAR, per esempio) nella circuiteria di DSP pu? controllare la variabile che cambia il numero delle capacit? di retroazione del primo integratore.

Quest?azione di trimming pu? essere effettuata in una variet? di modi differenti noti agli esperti del settore (per es., usando la tecnica illustrata con riferimento alla Figura 5).

Per il resto, si nota che una o pi? forme di attuazione non sono specificamente relative a come una tale azione di trimming pu? essere effettuata (in una maniera nota di per s?).

Una o pi? forme di attuazione sono relative principalmente a produrre, in una maniera semplice ed affidabile, una variabile come Una o pi? forme di attuazione possono cos? essere largamente ?trasparenti? rispetto alla specifica soluzione suscettibile di essere adottata per implementare l?azione di trimming in funzione di una variabile come

Per esempio, quest?operazione pu? essere ripetuta un certo numero di volte che dipende dal numero dei bit della parola di controllo ntre la frequenza di lavoro della macchina a s tiene conto del tempo di assestamento del filtro a media mobile 182 usato nella catena di DSP 18.

Per esempio, quando la ricerca ? completata, il modulatore pu? essere impostato alla sua configurazione ad anello chiuso standard e la parola digitale DW ? fornita a (tutti) gli integratori trimmerabili del filtro di anello 12 -- cos? come a una memoria on-chip (una ROM, per esempio) per la scrittura nel circuito/dispositivo.

Come notato, sebbene siano state discusse per semplicit? implementazioni con due integratori 121, 122 e due ADC di retroazione 131, 132, una o pi? forme di attuazione possono comprendere pi? di due (n?2) integratori con DAC di retroazione associati.

In tal caso, durante la modalit? di test, il primo integratore 121 sar? pilotato di nuovo come discusso in precedenza, mentre tutti gli altri integratori saranno riconfigurati come stadi di guadagno con i DAC di retroazione associati ?annullati? (vale a dire, con i rispettivi percorsi di retroazione ?aperti?) come ? il caso dell?integratore 122 e del DAC 132 nel caso con due integratori di esempio discusso qui a titolo di esempio.

In breve, il circuito 10 qui illustrato comprende un nodo di ingresso VIN configurato per ricevere un segnale di ingresso analogico, e un circuito quantizzatore (A/D) 14 avente un nodo di uscita DOUT.

Il circuito quantizzatore pu? funzionare per fornire nel nodo di uscita DOUT un segnale digitale risultante da una conversione analogico/digitale del segnale di ingresso analogico nel nodo di ingresso VIN.

Come illustrato, il circuito 10 comprende una pluralit? di (due o pi?) circuiti integratori come 121, 122 in cascata in un percorso di propagazione di segnale dal nodo di ingresso VIN al circuito quantizzatore 14 e il primo circuito integratore 121 nella cascata ha un ingresso accoppiato al nodo di ingresso VIN per ricevere da esso il segnale di ingresso analogico.

? prevista una rete di retroazione 16 che ? sensibile al segnale digitale nel nodo di uscita DOUT e comprende una pluralit? di (due o pi?) convertitori digitale/analogici 131, 132, ciascuno accoppiato a un rispettivo circuito integratore 121, 122. I convertitori digitale/analogici 131, 132 sono configurati per iniettare nell?ingresso del rispettivo circuito integratore 121, 122 una replica convertita in analogico del segnale di uscita digitale DOUT ponderata mediante un coefficiente come k1 e k2.

Come illustrato, il circuito 10 comprende anche una circuiteria di comparazione 18 configurata per ricevere un segnale di confronto DAVG che ? funzione del segnale digitale DOUT fornito nel nodo di uscita. ? previsto che il segnale di confronto sia confrontato con una parola digitale target e per produrre (per esempio, in un nodo sommatore con segno 183) un segnale differenza indicativo del risultato del confronto.

Il circuito 10 ? configurato (per esempio, mediante <resistori R>GAIN <o condensatori C>GAIN<) per essere fatto >commutare su una modalit? di test.

Durante la modalit? di test, il convertitore digitale/analogico 131 accoppiato al primo circuito integratore 121 ? configurato per ricevere, al posto di una replica convertita in analogico ponderata del segnale di uscita digitale DOUT, una sequenza digitale DS alternata periodica.

Durante la modalit? di test, il circuito integratore o i circuiti integratori 122 in cascata al primo circuito integratore 121 ? riconfigurato/sono riconfigurati come uno stadio di guadagno (si veda, per esempio G2 per il circuito integratore 122) con il convertitore digitale/analogico (qui, 132) accoppiato con loro disabilitato.

In tal modo, la fornitura in ingresso al rispettivo circuito integratore 122 di una replica convertita in analogico ponderata del segnale di uscita digitale DOUT ? interrotta e la circuiteria di comparazione 18 produce (per esempio, mediante una procedura SAR come rappresentato a titolo di esempio in 184) un segnale di calibrazione digitale per (almeno) uno dei circuiti integratori 121, 122 in funzione di detto segnale differenza (183).

Vantaggiosamente, il convertitore digitale/analogico D/A2 accoppiato al primo circuito integratore 121 pu? essere configurato per ricevere una sequenza digitale DS alternata periodica con una configurazione

partendo opzionalmente dopo un primo singolo campione di valore

Vantaggiosamente, il circuito quantizzatore 14 pu? funzionare a un periodo di campionamento TS. Il convertitore digitale/analogico D/A1 accoppiato al primo circuito integratore 121 pu? essere configurato per ricevere la sequenza digitale DS alternata periodica con ciascuno dei valori ?? o ? mantenuto per un tempo uguale al periodo di campionamento TS.

Vantaggiosamente, la circuiteria di comparazione 18 pu? comprendere un modulatore 181 configurato per produrre un segnale modulato modulando il segnale digitale DOUT fornito nel nodo di uscita con un segnale a onda quadra cos? come un filtro a media mobile 181 a cui ? fornito il segnale modulato Il filtro a media mobile ? configurato per produrre il segnale di confronto per un confronto con la parola digitale target applicando un filtraggio a media mobile al segnale modulato

Vantaggiosamente, il modulatore 181 pu? essere configurato per produrre il segnale modulato modulando il segnale digitale DOUT nel nodo di uscita con un segnale a onda quadra avente un periodo doppio del periodo di campionamento TS del circuito quantizzatore 14.

Vantaggiosamente, la circuiteria di comparazione 18 pu? comprendere una macchina a stati 184 configurata per produrre, in funzione del segnale differenza 183, il segnale di calibrazione digitale per cambiare i parametri di funzionamento (almeno) nel primo circuito integratore 121.

Vantaggiosamente, pu? essere prevista una sorgente di dither (si veda, per esempio, 141 nella Figura 13) accoppiata al circuito quantizzatore 14.

Vantaggiosamente, il primo circuito integratore 121 pu? comprendere un amplificatore chopped (si veda, per esempio, nella Figura 14).

Un dispositivo, come un modulatore delta-sigma tempo continuo (CTDSM), come qui illustrato pu? comprendere un circuito 10 come discusso in precedenza, in cui la circuiteria di comparazione 18 ? integrata in un singolo dispositivo integrato insieme ai circuiti integratori 121, 122, alla rete di retroazione 16, 131, 132 e al circuito quantizzatore 14 per produrre (per esempio, mediante una procedura SAR come rappresentato a titolo di esempio dal blocco 184) un segnale di calibrazione digitale per (almeno) uno dei circuiti integratori 121, 122.

Un procedimento di funzionamento di un tale circuito o sistema pu? comprendere di fare commutare il circuito su una modalit? di test come discusso precedentemente.

Durante una tale modalit? di test, la circuiteria di <comparazione 18 produce un segnale di calibrazione digitale > per (almeno) uno dei circuiti integratori 121, 122 in funzione del segnale differenza 183.

Una calibrazione del circuito integratore (dei circuiti integratori) pu? cos? essere effettuata in funzione del segnale differenza.

Dopo la calibrazione, il funzionamento normale del circuito 10 pu? essere ripristinato con tutti i circuiti integratori 121, 122 ripristinati al funzionamento di integratore, con il primo circuito integratore 121 nella cascata che riceve il segnale di ingresso analogico dal nodo di ingresso VIN.

Con il funzionamento normale del circuito 10 ripristinato, i convertitori digitale/analogici 131, 132 nella rete di retroazione 16 iniettano di nuovo nell?ingresso del rispettivo circuito integratore 121, 122 una replica convertita in analogico del segnale di uscita digitale DOUT ponderata mediante coefficienti come k1 e k2.

I dettagli e le forme di attuazione possono variare rispetto a quanto ? stato descritto qui, puramente a titolo di esempio, senza uscire dall?ambito di protezione.

L?ambito di protezione ? definito dalle rivendicazioni annesse.

Claims (10)

1. RIVENDICAZIONI 1. Circuito (10), comprendente: un nodo di ingresso (VIN) configurato per ricevere un segnale di ingresso analogico, un circuito quantizzatore (A/D, 14) avente un nodo di uscita (DOUT), il circuito quantizzatore (A/D, 14) funzionale nel fornire nel nodo di uscita (DOUT) un segnale digitale risultante da una conversione analogico/digitale del segnale di ingresso analogico nel nodo di ingresso (VIN), una pluralit? di circuiti integratori (1/s); 121, 122) in cascata in un percorso di propagazione di segnale dal nodo di ingresso (VIN) al circuito quantizzatore (A/D, 14), il primo circuito integratore (121) nella cascata avendo un ingresso accoppiato al nodo di ingresso (VIN) per ricevere da esso il segnale di ingresso analogico, una rete di retroazione (16) sensibile al segnale digitale nel nodo di uscita (DOUT), la rete di retroazione comprendendo una pluralit? di convertitori digitale/analogici (131, 132; D/A1, D/A2), ciascuno accoppiato a un rispettivo circuito integratore (1/s; 121, 122) nel percorso di propagazione di segnale dal nodo di ingresso (VIN) al circuito quantizzatore (A/D, 14) e configurato per iniettare nell?ingresso del rispettivo circuito integratore (1/s; 121, 122) una replica convertita in analogico ponderata (k1, k2) di detto segnale di uscita digitale (DOUT), una circuiteria di comparazione (18) configurata per ricevere un segnale di confronto (DAVG) che ? funzione del segnale digitale (DOUT) fornito in detto nodo di uscita per un confronto con una parola digitale target e per produrre (183) un segnale differenza indicativo del risultato di detto confronto, in cui il circuito ? configurato (RGAIN, CGAIN) per essere fatto commutare su una modalit? di test durante la quale: il convertitore digitale/analogico (131; D/A2) accoppiato al primo circuito integratore (121) ? configurato per ricevere, al posto di una replica convertita in analogico ponderata (k2) di detto segnale di uscita digitale (DOUT), una sequenza digitale (DS) alternata periodica, il circuito integratore o i circuiti integratori (122) in cascata al primo circuito integratore (121) nel percorso di propagazione di segnale dal nodo di ingresso (VIN) al circuito quantizzatore (A/D, 14) ? riconfigurato/sono riconfigurati (RGAIN, CGAIN) in uno stadio di guadagno (G2) con il convertitore digitale/analogico (132; D/A1) accoppiato con loro disabilitato in cui la fornitura in ingresso nel rispettivo circuito integratore (1/s; 122) di una replica convertita in analogico ponderata (k1) di detto segnale di uscita digitale (DOUT) ? interrotta, la circuiteria di comparazione (18) produce (184) un segnale di calibrazione digitale per almeno uno dei circuiti integratori (1/s); 121, 122) in cascata in detto percorso di propagazione di segnale dal nodo di ingresso (VIN) al circuito quantizzatore (A/D, 14) in funzione di detto segnale differenza (183).
2. 2. Circuito (10) secondo la rivendicazione 1, in cui il convertitore digitale/analogico (D/A1) accoppiato al primo circuito integratore (121) ? configurato per ricevere detta sequenza digitale (DS) alternata periodica con una configurazione partendo preferibilmente dopo un primo singolo campione di valore
3. 3. Circuito (10) secondo la rivendicazione 2, in cui il circuito quantizzatore (A/D, 14) pu? funzionare a un periodo di campionamento (TS) e il convertitore digitale/analogico (D/A1) accoppiato al primo circuito integratore (121) ? configurato per ricevere detta sequenza digitale (DS) alternata periodica con ciascuno di detti valori ? ? o ? mantenuto per un tempo uguale a detto periodo di campionamento (TS).
4. 4. Circuito (10) secondo una qualsiasi delle rivendicazioni precedenti, in cui la circuiteria di comparazione (18) comprende: un modulatore (181) configurato per produrre un segnale modulato che modula il segnale digitale (DOUT) fornito in detto nodo di uscita con un segnale a onda quadra e un filtro a media mobile (182) a cui ? fornito detto segnale modulato configurato per produrre il segnale di confro per un confronto con detta parola digitale target applicando un filtraggio a media mobile al segnale modulato
5. 5. Circuito (10) secondo la rivendicazione 4, in cui: il circuito quantizzatore (A/D, 14) pu? funzionare a un periodo di campionamento (TS), e detto modulatore (181) ? configurato per produrre detto segnale modulato modulando il segnale digitale (DOUT) fornito in detto nodo di uscita con un segnale a onda quadra avente un periodo doppio di detto periodo di campionamento (TS).
6. 6. Circuito (10) secondo una qualsiasi delle rivendicazioni precedenti, in cui la circuiteria di comparazione (18) comprende una macchina a stati (184) configurata per produrre, in funzione di detto segnale differenza (183), detto segnale di calibrazione digitale

   per cambiare i parametri di funzionamento nel primo circuito integratore (121) nel percorso di propagazione di segnale dal nodo di ingresso (VIN) al circuito quantizzatore (A/D,14).
7. 7. Circuito (10) secondo una qualsiasi delle rivendicazioni precedenti, comprendente una sorgente di dither (141) accoppiata al circuito quantizzatore (A/D, 14) funzionale nel fornire detto segnale digitale in detto nodo di uscita (DOUT).
8. 8. Circuito (10) secondo una qualsiasi delle rivendicazioni precedenti, in cui il primo circuito integratore (121) nel percorso di propagazione di segnale dal nodo di ingresso (VIN) al circuito quantizzatore (A/D, 14) comprende un amplificatore chopped
9. 9. Dispositivo comprendente un circuito (10) secondo una qualsiasi delle rivendicazioni precedenti, in cui detta circuiteria di comparazione (18) ? integrata in un singolo dispositivo integrato con detta pluralit? di circuiti integratori (1/s); 121, 122), detta rete di retroazione (16, 131, 132) e detto circuito quantizzatore (A/D, 14) per produrre (184) detto segnale di calibrazione digitale

   per almeno uno dei circuiti integratori (1/s); 121, 122) in cascata in detto percorso di propagazione di segnale dal nodo di ingresso (VIN) al circuito quantizzatore (A/D, 14).
10. 10. Procedimento di funzionamento di un circuito (10) secondo una qualsiasi delle rivendicazioni da 1 a 8 o di un dispositivo secondo la rivendicazione 9, il procedimento comprendendo: fare commutare detto circuito (10) su detta modalit? di test in cui la circuiteria di comparazione (18) produce (184) detto segnale di calibrazione digitale per almeno uno dei circuiti integratori (1/s); 121, 122) in cascata in detto percorso di propagazione di segnale dal nodo di ingresso (VIN) al circuito quantizzatore (A/D, 14) in funzione di detto segnale differenza (183), effettuare una calibrazione di detto almeno uno dei circuiti integratori (1/s); 121, 122) in cascata in detto percorso di propagazione di segnale dal nodo di ingresso (VIN) al circuito quantizzatore (A/D, 14) in funzione di detto segnale differenza (183), e ripristinare, dopo la calibrazione, il funzionamento di detto circuito (10) in cui, durante il funzionamento: tutti i circuiti integratori (1/s); 121, 122) in cascata in detto percorso di propagazione di segnale dal nodo di ingresso (VIN) al circuito quantizzatore (A/D, 14) sono ripristinati al funzionamento di integratore, con il primo circuito integratore (121) nella cascata che riceve detto segnale di ingresso analogico in detto nodo di ingresso (VIN), e la pluralit? di convertitori digitale/analogici (131, 132; D/A1, D/A2) nella rete di retroazione (16) iniettano nell?ingresso del rispettivo circuito integratore (1/s; 121, 122) una replica convertita in analogico ponderata (k1, k2) di detto segnale di uscita digitale (DOUT).