JP4630381B2 - スペクトラム拡散制御ｐｌｌ回路及びそのスタートアップ方法 - Google Patents

スペクトラム拡散制御ｐｌｌ回路及びそのスタートアップ方法 Download PDF

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Description

本発明は、スペクトラム拡散されたクロック信号を生成する装置、特に、スペクトラム拡散制御ＰＬＬ回路（以下、ＳＳＣ−ＰＬＬ（Spread Spectrum Control Phase Locked Loop）と称する。）に関する。
近年、ＳｏＣ（System on Chip）の高速化に伴い、ＬＳＩ（Large Scale Integration）やデジタル家電製品における電磁放射（EMI:Electromagnetic Interference）の問題が顕著になっている。ＳＳＣ−ＰＬＬは、ＬＳＩにおける基準クロック信号の周波数（入力周波数）に微小変調をかけて出力クロック信号のスペクトラムを拡散し、ＥＭＩのピーク値を低減する技術である。ＳＳＣ−ＰＬＬは、低コストで実現でき、しかも高いピーク値低減効果を奏するため、ＥＭＩ対策の切り札として期待されている。スペクトラム拡散変調方式として、ピーク低減効果の高い三角波変調方式がよく用いられる。また、スペクトラム拡散変調周波数は一般的に数十ＫＨｚである。
一方、車載ＩＦ（Interface）、ＬＶＤＳ（Low Voltage Differential Signaling）、ＨＤＭＩ（High-Definition Multimedia Interface）といった高速インタフェースの分野においては、デジタル家電製品の高機能化、高性能化に伴い、動作周波数がワイドレンジ化している。例えば、入力周波数として、車載ＩＦでは１３．５ＭＨｚ〜８１ＭＨｚ、ＬＶＤＳでは２０ＭＨｚ〜１６０ＭＨｚ、ＨＤＭＩでは２７ＭＨｚ〜２２５ＭＨｚがそれぞれ要求されている。したがって、ワイドレンジの周波数に対応したＳＳＣ−ＰＬＬが必要である。
図１５に示したように、ＳＳＣ−ＰＬＬでは、量子化ノイズに起因する出力ジッタはループバンド幅が広がるほど大きくなる。一方、スペクトラム拡散変調に係る出力歪みは、ループバンド幅が狭まるほど大きくなる。出力歪みが大きくなると、ＥＭＩのピーク値低減効果は小さくなる。したがって、ＳＳＣ−ＰＬＬでは、ループバンド幅を、ジッタと歪みの双方が小さくなるような最適値（図中に示した最適点）に固定することが望ましい。しかし、入力周波数に応じてジッタ及び歪みの特性が変わるため、ループバンド幅の最適値もまた変化する（図１５参照）。したがって、ループバンド幅を固定していると、入力周波数がワイドレンジに変化した場合にジッタあるいは歪みが増大してしまうおそれがある。
この問題を解消するために、ＳＳＣ−ＰＬＬを構成するＶＣＯ（Voltage Controlled Oscillator）について、制御電圧に対して本来ならば線形に変化するゲインを非線形に変化させることで、入力周波数の変化に追従してループバンド幅を最適値に設定しているものがある（例えば、特許文献１参照）。
米国特許第６９８０５８１号明細書
しかし、アナログ回路で非線形ゲインのＶＣＯを構成しようとすると、抵抗素子を使用する必要があるため回路面積が大きくなってしまう。また、設計が非常に困難であり、設計工数も多くなってしまう。したがって、このようなＶＣＯは、低コスト、低面積の要求が厳しいＳｏＣにはあまり適していない。また、プロセスばらつきによってＶＣＯゲインがばらつくため、ＳＳＣ−ＰＬＬのループバンド幅にもばらつきが生じてしまう。したがって、従来の技術は、プロセスばらつきが大きい微細プロセスにはあまり適していない。
上記問題に鑑み、本発明は、簡易な構成のＶＣＯを使用しつつワイドレンジの入力周波数に対応してループバンド幅が好適に変化し、また、プロセスばらつきを吸収して所定の入力周波数に対して所定のループバンド幅となるようなスペクトラム拡散制御ＰＬＬ回路を実現することを課題とする。
上記課題を解決するために本発明が講じた手段は、入力された基準クロック信号に基づいて、スペクトラム拡散されたクロック信号を出力するスペクトラム拡散制御ＰＬＬ回路であって、当該ＰＬＬ回路の出力クロック信号に基づくフィードバッククロック信号と基準クロック信号との位相差に応じて、チャージ電流の吐き出し及び吸い込みを切り替えるチャージポンプ回路と、チャージポンプ回路から出力されるチャージ電流によって充放電されるフィルタ容量を有するループフィルタ回路と、入力された制御電圧に応じた周波数で発振する電圧制御発振器と、基準クロック信号の周波数に応じて、チャージポンプ回路のチャージ電流、フィルタ容量の容量値、及び電圧制御発振器のゲインの少なくとも一つを調整するキャリブレーション回路とを備えたものとする。これによると、キャリブレーション回路がＳＳＣ−ＰＬＬにおけるチャージ電流及びフィルタ容量値のいずれか一方及びＶＣＯゲインの少なくとも一つを調整することによって、プロセスばらつきを吸収することができる。また、基準クロック信号の周波数に応じてその調整を行うため、ワイドレンジの入力周波数に対応してループバンド幅を好適に変化させることができる。
具体的には、電圧制御発振器は、制御電圧に応じた電流を生成するＶＩ変換回路と、この生成された電流に応じた周波数で発振するリング発振器とを有する。また、キャリブレーション回路は、ＶＩ変換回路の電圧電流変換ゲインを調整する。このように、抵抗素子を必要としない設計容易な線形ゲインのＶＣＯを使用することができる。
また、具体的には、電圧制御発振器は、第１及び第２の電圧及びループフィルタ回路の出力電圧の中からいずれか一つを制御電圧として選択するセレクタ回路を有する。そして、キャリブレーション回路は、基準クロック信号の周波数に応じた時間を計時するタイマ回路と、タイマ回路が動作している間、当該ＰＬＬ回路の出力クロック信号又はその分周クロック信号のパルスをカウントするカウンタ回路と、セレクタ回路を制御して電圧制御発振器に第１及び第２の電圧をそれぞれ入力したときのカウンタ回路のカウント値の差分が目標値に近づくように電圧制御発振器のゲインを調整する制御回路とを有する。より具体的には、キャリブレーション回路は、電圧制御発振器に第１及び第２の電圧が入力されたときのカウンタ回路のカウント値をそれぞれ記憶する第１及び第２のメモリ回路と、第１及び第２のメモリ回路に記憶されたカウント値の差分を算出する減算器と、減算器の出力と目標値とを比較する比較器とを有する。そして、制御回路は、比較器の出力に基づいて、電圧制御発振器のゲインを調整する。さらに具体的には、キャリブレーション回路は、デジタル制御信号を出力して電圧制御発振器のゲインを切り替える。比較器は、比較結果として、減算器の出力が前記目標値よりも大きいか否かを示す１ビット情報を出力する。そして、制御回路は、比較器の比較結果に基づいて、二分探索により、デジタル制御信号の値を決定する。
また、具体的には、キャリブレーション回路は、チャージポンプ回路のレプリカであるレプリカチャージポンプ回路、及びレプリカチャージポンプ回路から出力されるチャージ電流によって充放電される第２のフィルタ容量を有し、レプリカチャージポンプ回路のチャージ電流及び第２のフィルタ容量の容量値に応じた周波数で発振する発振器と、基準クロック信号の周波数に応じた時間を計時するタイマ回路と、タイマ回路が動作している間、発振器の出力クロック信号又はその分周クロック信号のパルスをカウントするカウンタ回路と、カウンタ回路のカウント値が目標値に近づくようにレプリカチャージポンプ回路のチャージ電流を調整する制御回路とを有する。そして、制御回路は、共通の制御信号で、チャージポンプ回路及びレプリカチャージポンプ回路のそれぞれのチャージ電流を設定する。より具体的には、キャリブレーション回路は、カウンタ回路のカウント値と目標値とを比較する比較器を有する。そして、制御回路は、比較器の出力に基づいて、レプリカチャージポンプ回路のチャージ電流を調整する。さらに具体的には、キャリブレーション回路は、デジタル制御信号を出力して前記チャージ電流を切り替える。比較器は、比較結果として、カウンタ回路のカウント値が目標値よりも大きいか否かを示す１ビット情報を出力する。そして、制御回路は、比較器の比較結果に基づいて、二分探索により、デジタル制御信号の値を決定する。
また、具体的には、キャリブレーション回路は、第２のチャージポンプ回路、及びフィルタ容量のレプリカであり、第２のチャージポンプ回路から出力されるチャージ電流によって充放電されるレプリカフィルタ容量を有し、第２のチャージポンプ回路のチャージ電流及びレプリカフィルタ容量の容量値に応じた周波数で発振する発振器と、基準クロック信号の周波数に応じた時間を計時するタイマ回路と、タイマ回路が動作している間、発振器の出力クロック信号又はその分周クロック信号のパルスをカウントするカウンタ回路と、カウンタ回路のカウント値が目標値に近づくようにレプリカフィルタ容量の容量値を調整する制御回路とを有する。そして、制御回路は、共通の制御信号で、フィルタ容量及びレプリカフィルタ容量のそれぞれの容量値を設定する。より具体的には、キャリブレーション回路は、カウンタ回路のカウント値と目標値とを比較する比較器を有する。そして、制御回路は、比較器の出力に基づいて、レプリカフィルタ容量の容量値を調整する。さらに具体的には、キャリブレーション回路は、デジタル制御信号を出力してフィルタ容量の容量値を切り替える。比較器は、比較結果として、カウンタ回路のカウント値が目標値よりも大きいか否かを示す１ビット情報を出力する。そして、制御回路は、比較器の比較結果に基づいて、二分探索により、デジタル制御信号の値を決定する。
また、上記の各タイマ回路は、基準クロック信号又はその分周クロック信号のパルスを所定数カウントする。そして、好ましくは、上記所定数、第１の電圧、第２の電圧及び目標値の少なくとも一つは可変であるとする。このように、これらパラメータの少なくとも一つを可変にすることで、入力周波数とループバンド幅の関係をアプリケーションに応じて適宜切り替えることができる。
以上のように本発明によると、スペクトラム拡散制御ＰＬＬ回路について、簡易な構成のＶＣＯを使用しつつも、入力周波数がワイドレンジに変化してもジッタと歪みの双方を抑制したクロック信号を生成することができる。また、プロセスばらつきが吸収されるため、ループバンド幅を精度よく制御することができる。これにより、ＳｏＣに係る要求を満たし、また、微細プロセスにおける歩留まりを向上することができる。
図１は、本発明の一実施形態に係るＳＳＣ−ＰＬＬの構成図である。 図２は、ＶＣＯの構成図である。 図３は、制御信号の変化に対するＶＣＯのゲインの変化を表すグラフである。 図４は、キャリブレーション回路においてＶＣＯのゲインを調整する回路部分の構成図である。 図５は、二分探索によるＶＣＯのゲイン決定のフローチャートである。 図６は、ＣＰの構成図である。 図７は、制御信号の変化に対するチャージ電流の変化を表すグラフである。 図８は、キャリブレーション回路においてチャージ電流を調整する回路部分の構成図である。 図９は、二分探索による発振器の発振ゲイン決定のフローチャートである。 図１０は、ＬＰＦの構成図である。 図１１は、ＬＰＦの構成図である。 図１２は、キャリブレーション回路においてフィルタ容量値を調整する回路部分の構成図である。 図１３は、本発明の一実施形態に係る電子機器の構成図である。 図１４は、本発明の一実施形態に係る電子機器の構成図である。 図１５は、ＳＳＣ−ＰＬＬの出力歪み及び出力ジッタのそれぞれとループバンド幅との関係を表すグラフである。
１０ スペクトラム拡散制御ＰＬＬ回路
１２ チャージポンプ回路
１３ ループフィルタ回路
１３１ フィルタ容量
１４ 電圧制御発振器
１４２ ＶＩ変換回路
１４１ リング発振器
１４４ セレクタ回路
１９ キャリブレーション回路
１９１１ タイマ回路
１９１２ カウンタ回路
１９１３ メモリ回路（第１のメモリ回路）
１９１４ メモリ回路（第２のメモリ回路）
１９１５ 減算器
１９１６ 比較器
１９１７ 制御回路
１９２１ 発振器
１９２２ レプリカチャージポンプ回路
１９２３ フィルタ容量（第２のフィルタ容量）
１９２４ タイマ回路
１９２５ カウンタ回路
１９２６ 比較器
１９２７ 制御回路
１９２２’チャージポンプ回路（第２のチャージポンプ回路）
１９２３’レプリカフィルタ容量
以下、本発明を実施するための最良の形態について、図面を参照しながら説明する。
（スペクトラム拡散制御ＰＬＬ回路の実施形態）
図１は、本発明の一実施形態に係るＳＳＣ−ＰＬＬの構成を示す。ＳＳＣ−ＰＬＬ１０において、周波数位相比較器（ＰＦＤ）１１は、基準クロック信号ＲＥＦＣＬＫとフィードバッククロック信号ＦＢＣＬＫとの位相差に応じた信号を出力する。チャージポンプ回路（ＣＰ）１２は、ＰＦＤ１１の出力に従って、チャージ電流の吐き出し及び吸い込みを切り替える。ループフィルタ回路（ＬＰＦ）１３は、チャージ電流を平滑化して電圧Ｖｃを生成する。電圧制御発振器（ＶＣＯ）１４は、電圧Ｖｃに応じた周波数で発振し、クロック信号ＣＫＯＵＴを出力する。分周器（ＤＩＶ）１５は、クロック信号ＣＫＯＵＴを分周してクロック信号ＦＢＣＬＫを生成する。より詳細には、ＤＩＶ１５は、スペクトラム拡散変調制御回路（ＳＳＣ）１６によって生成されたパターンに従って分周比を所定時間ごとに切り替え、平均的に周波数変調を実現する。ＳＳＣ１６は、クロック信号ＦＢＣＬＫに基づいてＤＩＶ１５の分周比切り替えのためのランダムパターンを生成する。ＳＳＣ１６として、２次〜４次のΔΣ変調回路を用いるのが一般的である。
ＳＳＣ−ＰＬＬ１０のループバンド幅ωｎは、
ωｎ＝√（Ｋｖｃｏ／２πＮ×Ｉｃｐ／Ｃ）・・・（１）
という近似式で表される。ただし、ＩｃｐはＣＰ１２のチャージ電流、ＣはＬＰＦ１３におけるフィルタ容量（不図示）の容量値、ＫｖｃｏはＶＣＯ１４のゲイン、ＮはＤＩＶ１５の分周比である。キャリブレーション回路１９は、基準クロック信号ＲＥＦＣＬＫの周波数（入力周波数ｆｒｅｆ）に応じてＫｖｃｏを調整する回路部分１９１及びＩｃｐ／Ｃを調整する回路部分１９２を備えている。これにより、ＳＳＣ−ＰＬＬ１０のループバンド幅を適応的に変化させることができるようになっている。以下、ＣＰ１２、ＬＰＦ１３、ＶＣＯ１４及びキャリブレーション回路１９のそれぞれの構成及び動作について説明する。
（電圧制御発振器の構成例）
図２は、ＶＣＯ１４の回路構成例を示す。リング発振器１４１は、与えられたバイアス電流Ｉｂｉａｓに応じた周波数で発振してクロック信号ＣＫＯＵＴを出力する。ＶＩ変換回路１４２は、バイアス電流Ｉｂｉａｓを生成する。バイアス電流Ｉｂｉａｓは、カレントミラー回路１４３から出力される。カレントミラー回路１４３の入力側には、サイズの異なる５つのＮｃｈトランジスタＭＮ１〜ＭＮ５と、キャリブレーション回路１９の回路部分１９１から出力される５ビット制御信号ＲＥＧ１［４：０］の各ビットによってスイッチング制御されるスイッチ群が接続されている。トランジスタＭＮ１〜ＭＮ５のゲートには共通の電圧が印加される。また、トランジスタＭＮ５のサイズを１（Ｗ＝１）とすると、トランジスタＭＮ４のサイズは２（Ｗ＝２）、トランジスタＭＮ３のサイズは４（Ｗ＝４）、トランジスタＭＮ２のサイズは８（Ｗ＝８）、トランジスタＭＮ１のサイズは１６（Ｗ＝１６）となっている。これにより、ＶＩ変換回路１４２の電圧電流変換ゲインを３２（＝２５）段階に切り替え可能となっている。すなわち、ＶＣＯ１４のゲインは３２段階に切り替え可能となっている。
図３は、制御信号ＲＥＧ１の変化に対するＶＣＯ１４のゲインの変化を表す。制御信号ＲＥＧ１の値を大きくするとゲインは大きくなり、制御信号ＲＥＧ１の値を小さくするとゲインは小さくなる。このように、ＶＣＯ１４のゲインは制御信号ＲＥＧ１の値にほぼ比例する。
図２に戻り、セレクタ回路１４４は、キャリブレーション回路１９から出力される制御信号ＶＨ及びＶＬに従って、Ｈ電圧（例えば、１．５Ｖ）、Ｌ電圧（例えば、１．２５Ｖ）及びループフィルタ回路１３から出力電圧Ｖｃの中からいずれか一つを選択してトランジスタＭＮ１〜ＭＮ５のゲートに供給する。具体的には、信号ＶＨがアクティブのときにはＨ電圧が、信号ＶＬがアクティブのときにはＬ電圧が、信号ＶＨ及びＶＬがいずれもインアクティブのときには電圧Ｖｃがされる。Ｈ電圧及びＬ電圧は、ＶＣＯ１４内部又は外部の図示しない電圧生成回路によって生成される。なお、ＳＳＣ−ＰＬＬ１０の通常動作時にはＶＣＯ１４には電圧Ｖｃが入力され、ＶＣＯ１４は電圧Ｖｃにほぼ比例した周波数で発振する。
スタートアップ回路１４５は、信号ＳＴＵＰによってスイッチング制御されるスイッチと、それに接続された電流源とからなる。スタートアップ回路１４５は、後述するスタートアップシーケンスの期間、カレントミラー回路１４３にオフセット電流を通電してＳＳＣ−ＰＬＬ１０がスタートアップ時にデッドロック状態に陥るのを防止する。
なお、制御信号ＲＥＧ１のビット数は５以外でもよい。ビット数が多いほどＶＣＯ１４のゲイン設定の精度が上がる。また、ＶＩ変換回路１４２をＰｃｈトランジスタを用いて構成し、カレントミラー回路１４３をＮｃｈトランジスタを用いて構成してもよい。あるいは、ＶＩ変換回路１４２をＰｃｈトランジスタを用いて構成し、カレントミラー回路１４３をＮｃｈトランジスタ及びＰｃｈトランジスタを混在させて構成してもよい。
（キャリブレーション回路の構成例１）
図４は、キャリブレーション回路１９における回路部分１９１の構成例を示す。タイマ回路１９１１は、基準クロック信号ＲＥＦＣＬＫの周波数に応じた時間を計時する。具体的には、タイマ回路１９１１は、基準クロック信号ＲＥＦＣＬＫのパルスを所定数Ｎ１だけカウントする。このように、カウントすべきパルス数を固定値にしておくことで、タイマ回路１９１１は、入力周波数が高い場合には短い時間を、入力周波数が低い場合には長い時間を計時する。すなわち、タイマ回路１９１１は、入力周波数に比例した時間を計時する。カウンタ回路１９１２は、タイマ回路１９１１が動作している間、フィードバッククロック信号ＦＢＣＬＫのパルスをカウントする。メモリ回路１９１３は、ＶＣＯ１４の制御電圧としてＨ電圧が入力されたときのカウント回路１９１２のカウント値を記憶する。メモリ回路１９１４は、ＶＣＯ１４の制御電圧としてＬ電圧が入力されたときのカウント回路１９１２のカウント値を記憶する。減算器１９１５は、メモリ回路１９１３及び１９１４に記憶されたカウント値の差分を算出する。比較器１９１６は、減算器１９１５の出力と目標値Ｎ２とを比較する。そして、制御回路１９１７は、比較器１９１６の出力に基づいて、制御信号ＲＥＧ１を出力してＶＣＯ１４のゲインを調整する。また、制御回路１９１７は、制御信号ＶＨ及びＶＬを出力してセレクタ回路１４４を制御する。
なお、タイマ回路１９１１には基準クロック信号ＲＥＦＣＬＫに代えてその分周クロック信号を入力するようにしてもよい。同様に、カウンタ回路１９１２にはフィードバッククロック信号ＦＢＣＬＫに代えてＳＳＣ−ＰＬＬ１０の出力クロック信号ＣＫＯＵＴ又はその分周クロック信号を入力するようにしてもよい。また、上記構成はあくまでも一例であり、制御回路１９１７は、セレクタ回路１４４を制御してＶＣＯ１４にＨ電圧及びＬ電圧のそれぞれを入力したときのカウンタ回路１９１２のカウント値の差分が目標値Ｎ２に近づくようにＶＣＯ１４のゲインを調整するものであればよい。
制御信号ＲＥＧ１の値は、比較器１９１６から出力される、減算器１９１５の出力が目標値よりも大きいか否かを示す１ビット情報に基づいて、二分探索により決定するのが効率的である。図５は、二分探索によるＶＣＯ１４のゲイン決定のフローを示す。まず、制御信号ＲＥＧ１のＭＳＢを“１”、他を“０”にする。そして、ＶＣＯ１４にＨ電圧を入力し（制御信号ＶＨ＝Ｈ）、タイマ回路１９１１が所定時間（Ｔ１∝ｆｒｅｆ）を計時する間のフィードバッククロック信号ＦＢＣＬＫのパルス数をカウントする（カウント数＝ＮＨ）。その後、ＶＣＯ１４にＬ電圧を入力し（制御信号ＶＬ＝Ｈ）、タイマ回路１９１１が所定時間（Ｔ１∝ｆｒｅｆ）を計時する間のフィードバッククロック信号ＦＢＣＬＫのパルス数をカウントする（カウント数＝ＮＬ）。そして、これらカウント数の差分ΔＮが目標値Ｎ２よりも大きいか否かを判定し、大きい場合には制御信号ＲＥＧ１のＭＳＢを“０”、次のビットを“１”にし、小さい場合にはＭＳＢの次のビットを“１”にしてから、ＶＣＯ１４にＨ電圧を入力するステップに戻る。上記の判定動作を５回繰り返すことで制御信号ＲＥＧ１の最適値が決定される。
上記構成のＶＣＯ１４及びキャリブレーション回路１９によって、ＶＣＯ１４のゲインが入力周波数に応じて適応的に変化することについて説明する。入力周波数がｆｒｅｆ１のとき、比較器１９１６に入力される目標値Ｎ２は、
Ｎ２＝Ｋ１×ΔＶ×Ｔ１・・・（２）
となる。ただし、Ｋ１は入力周波数がｆｒｅｆ１のときのＶＣＯ１４のゲイン、ΔＶはＨ電圧とＬ電圧との電位差、Ｔ１はタイマ回路１９１１が計時する時間である。時間Ｔ１は入力周波数ｆｒｅｆ１をＮ１分周していると考えると、
Ｎ２＝Ｋ１×ΔＶ×Ｎ１／ｆｒｅｆ１・・・（３）
となる。これを変形すると、
Ｋ１＝（１／Ｎ１）×（Ｎ２／ΔＶ）×ｆｒｅｆ１・・・（４）
となる。ここで、ΔＶは固定値であるため、Ｎ１とＮ２を固定値にすることでゲインＫ１を入力周波数ｆｒｅｆ１に比例させることができる。
一方、入力周波数がｆｒｅｆ２のときにもＮ１とＮ２を固定値にすることで、ＶＣＯ１４のゲインＫ２は、
Ｋ２＝（１／Ｎ１）×（Ｎ２／ΔＶ）×ｆｒｅｆ２・・・（５）
となり、ゲインＫ２を入力周波数ｆｒｅｆ２に比例させることができる。そして、式（４）と式（５）から、
Ｋ２／Ｋ１＝ｆｒｅｆ２／ｆｒｅｆ１・・・（６）
が導かれる。すなわち、ＶＣＯ１４のゲイン比は入力周波数比として表される。なお、Ｎ１、Ｎ２及びΔＶのうち少なくとも一つを変更することで、ＶＣＯ１４のゲインと入力周波数との関係を切り替えることができる。
（チャージポンプ回路の構成例）
図６は、ＣＰ１２の回路構成例を示す。ＰＦＤ１１から出力された信号ＵＰ及びＤＮによってそれぞれ出力制御される電流源１２１及び１２２は、いずれも、キャリブレーション回路１９の回路部分１９２から出力される５ビット制御信号ＲＥＧ２［４：０］に従って、ＣＰ１２のチャージ電流を３２（＝２５）段階に切り替え可能となっている。図７は、制御信号ＲＥＧ２の変化に対するＣＰ１２のチャージ電流の変化を表す。制御信号ＲＥＧ２の値を大きくするとチャージ電流は大きくなり、制御信号ＲＥＧ２の値を小さくするとチャージ電流は小さくなる。このように、ＣＰ１２のチャージ電流は制御信号ＲＥＧ２の値にほぼ比例する。なお、チャージ電流の多段階切り替えは、例えば、２のベキ乗の電流比の関係にある複数の電流源と、それら電流源に接続され、制御信号ＲＥＧ２の各ビットによってスイッチング制御されるスイッチ群とを用いて容易に実現可能である。
なお、制御信号ＲＥＧ２のビット数は５以外でもよい。ビット数が多いほどＣＰ１２のチャージ電流設定の精度が上がる。
（キャリブレーション回路の構成例２）
図８は、キャリブレーション回路１９における回路部分１９２の構成例を示す。発振器１９２１は、ＣＰ１２のレプリカであるレプリカチャージポンプ回路（レプリカＣＰ）１９２２及びフィルタ容量１９２３を有しており、レプリカＣＰ１９２２のチャージ電流Ｉｃｐ及びフィルタ容量１９２３の容量値Ｃに応じた周波数（Ｉｃｐ／２Ｃ）で発振する。タイマ回路１９２４は、基準クロック信号ＲＥＦＣＬＫの周波数に応じた時間を計時する。具体的には、タイマ回路１９２４は、基準クロック信号ＲＥＦＣＬＫのパルスを所定数Ｎ３だけカウントする。カウンタ回路１９２５は、タイマ回路１９２４が動作している間、発振器１９２１の出力クロック信号ＣＫＯＵＴ２のパルスをカウントする。比較器１９２６は、カウンタ回路１９２５のカウント値と目標値Ｎ４とを比較する。そして、制御回路１９２７は、比較器１９２６の出力に基づいて、制御信号ＲＥＧ２を出力してレプリカＣＰ１９２２のチャージ電流を調整する。また、制御回路１９２７は、ＣＰ１２及びレプリカＣＰ１９２２のそれぞれのチャージ電流を共通の制御信号ＲＥＧ２で設定する。この場合、ＬＰＦ１３におけるフィルタ容量に対して容量値を切り替える制御を行う必要はない。
なお、レプリカＣＰ１９２２はＣＰ１２と同じサイズで構成してもよいし、より小さなサイズで構成してもよい。同様に、フィルタ容量１９２３はＬＰＦ１３における図示しないフィルタ容量と同じサイズで構成してもよいし、より小さなサイズで構成してもよい。要するに、レプリカＣＰ１９２２のチャージ電流とフィルタ容量１９２３の容量値との比をＣＰ１２のチャージ電流とＬＰＦ１３におけるフィルタ容量の容量値との比が同じであればよい。これにより、ＳＳＣ−ＰＬＬ１０のループバンド幅を左右するＣＰ１２のチャージ電流の調整を、発振器１９２１の発振周波数の調整に置き換えて実施することができる。
また、タイマ回路１９２４には基準クロック信号ＲＥＦＣＬＫに代えてその分周クロック信号を入力するようにしてもよい。同様に、カウンタ回路１９２５にはクロック信号ＣＫＯＵＴ２に代えてその分周クロック信号を入力するようにしてもよい。また、上記構成はあくまでも一例であり、制御回路１９２７は、カウンタ回路１９２５のカウント値が目標値Ｎ４に近づくようにレプリカＣＰ１９２２のチャージ電流を調整するものであればよい。
制御信号ＲＥＧ２の値は、比較器１９２６から出力される、カウンタ回路１９２５のカウント値が目標値よりも大きいか否かを示す１ビット情報に基づいて、二分探索により決定するのが効率的である。図９は、二分探索による発振器１９２１の発振ゲイン決定のフローを示す。まず、制御信号ＲＥＧ２のＭＳＢを“１”、他を“０”にする。そして、タイマ回路１９２４が所定時間（Ｔ２∝ｆｒｅｆ）を計時する間のクロック信号ＣＫＯＵＴ２のパルス数をカウントする（カウント数＝Ｎ）。その後、そのカウント数が目標値Ｎ４よりも大きいか否かを判定し、大きい場合には制御信号ＲＥＧ２のＭＳＢを“０”、次のビットを“１”にし、小さい場合にはＭＳＢの次のビットを“１”にしてから、クロック信号ＣＫＯＵＴ２のパルス数をカウントするステップに戻る。上記の判定動作を５回繰り返すことで制御信号ＲＥＧ２の最適値が決定される。
上記構成のＣＰ１２及びキャリブレーション回路１９によって、ＣＰ１２のチャージ電流が入力周波数に応じて適応的に変化することについて説明する。入力周波数がｆｒｅｆ１のとき、比較器１９２６に入力される目標値Ｎ４は、
Ｎ４＝Ｉ１’／２Ｃ×Ｔ２・・・（７）
となる。ただし、Ｉ１’は入力周波数がｆｒｅｆ１のときのレプリカＣＰ１９２２のチャージ電流、Ｃはフィルタ容量１９２３の容量値、Ｔ２はタイマ回路１９２４が計時する時間である。レプリカＣＰ１９２２のチャージ電流Ｉ１’はＣＰ１２のチャージ電流Ｉ１の１／ｎ（Ｉ１’＝Ｉ１／ｎ）であるとし、また、時間Ｔ２は入力周波数ｆｒｅｆ１をＮ３分周していると考えると、
Ｎ４＝（Ｉ１／ｎ）／２Ｃ×Ｎ３／ｆｒｅｆ１・・・（８）
となる。これを変形すると、
Ｉ１＝ｎ×２Ｃ×Ｎ４／Ｎ３×ｆｒｅｆ１・・・（９）
となる。ここで、ｎ及びＣは固定値であるため、Ｎ３とＮ４を固定値にすることでチャージ電流Ｉ１を入力周波数ｆｒｅｆ１に比例させることができる。
一方、入力周波数がｆｒｅｆ２のときにもＮ３とＮ４を固定値にすることで、ＣＰ１２のチャージ電流Ｉ２は、
Ｉ２＝ｎ×２Ｃ×Ｎ４／Ｎ３×ｆｒｅｆ２・・・（１０）
となり、チャージ電流Ｉ２を入力周波数ｆｒｅｆ２に比例させることができる。そして、式（９）と式（１０）から、
Ｉ１／Ｉ２＝ｆｒｅｆ２／ｆｒｅｆ１・・・（１１）
が導かれる。すなわち、ＣＰ１２のチャージ電流比は入力周波数比として表される。なお、Ｎ３及びＮ４のうち少なくとも一つを変更することで、ＣＰ１２のチャージ電流と入力周波数との関係を切り替えることができる。
（ループフィルタ回路の構成例）
図１０は、２次ＲＣ構成のＬＰＦ１３の回路構成例を示す。図１１は、３次ＲＣ構成のＬＰＦ１３の回路構成例を示す。３次ＲＣ構成は、２次ＲＣ構成と比べて、周波数のカットオフ特性はよくなるが、位相余裕のマージンが小さくなるためワイドレンジの入力周波数には不向きである。いずれの構成においても、フィルタ容量１３１は、キャリブレーション回路１９の回路部分１９２から出力される５ビット制御信号ＲＥＧ２［４：０］に従って、容量値を３２（＝２５）段階に切り替え可能となっている。なお、フィルタ容量１３１の容量値の多段階切り替えは、例えば、２のベキ乗の容量比の関係にある複数のキャパシタと、それらキャパシタに接続され、制御信号ＲＥＧ２の各ビットによってスイッチング制御されるスイッチ群とを用いて容易に実現可能である。
なお、制御信号ＲＥＧ２のビット数は５以外でもよい。ビット数が多いほどフィルタ容量１３１の容量値設定の精度が上がる。
（キャリブレーション回路の構成例３）
図１２は、キャリブレーション回路１９における回路部分１９２の構成例を示す。上記のキャリブレーション回路の構成２と異なる点についてのみ説明する。発振器１９２１は、チャージポンプ回路（ＣＰ）１９２２’及びフィルタ容量１３１のレプリカであるレプリカフィルタ容量（レプリカＣ）１９２３’を有しており、ＣＰ１９２２’のチャージ電流Ｉｃｐ及びレプリカＣ１９２３’の容量値Ｃに応じた周波数（Ｉｃｐ／２Ｃ）で発振する。制御回路１９２７は、比較器１９２６の出力に基づいて、制御信号ＲＥＧ２を出力してレプリカＣ１９２３’の容量値を調整する。また、制御回路１９２７は、フィルタ容量１３１及びレプリカＣ１９２３’のそれぞれの容量値を共通の制御信号ＲＥＧ２で設定する。この場合、ＣＰ１２に対してチャージ電流を切り替える制御を行う必要はない。
なお、ＣＰ１９２２’はＣＰ１２と同じサイズで構成してもよいし、より小さなサイズで構成してもよい。同様に、レプリカＣ１９２３’はフィルタ容量１３１と同じサイズで構成してもよいし、より小さなサイズで構成してもよい。要するに、ＣＰ１９２２’のチャージ電流とレプリカＣ１９２３’の容量値との比をＣＰ１２のチャージ電流とフィルタ容量１３１の容量値との比が同じであればよい。これにより、ＳＳＣ−ＰＬＬ１０のループバンド幅を左右するフィルタ容量１３１の容量値の調整を、発振器１９２１の発振周波数の調整に置き換えて実施することができる。
上記構成のＬＰＦ１３及びキャリブレーション回路１９によって、フィルタ容量１３１の容量値の逆数が入力周波数に応じて適応的に変化することについて説明する。入力周波数がｆｒｅｆ１のとき、比較器１９２６に入力される目標値Ｎ４は、
Ｎ４＝Ｉｃｐ／２Ｃ１’×Ｔ２・・・（１２）
となる。ただし、ＩｃｐはＣＰ１９２２’のチャージ電流、Ｃ１’は入力周波数がｆｒｅｆ１のときのレプリカＣ１９２３’の容量値、Ｔ２はタイマ回路１９２４が計時する時間である。レプリカＣ１９２３’の容量値Ｃ１’はフィルタ容量１３１の容量値Ｃ１の１／ｎ（Ｃ１’＝Ｃ１／ｎ）であるとし、また、時間Ｔ２は入力周波数ｆｒｅｆ１をＮ３分周していると考えると、
Ｎ４＝Ｉｃｐ／（２Ｃ１／ｎ）×Ｎ３／ｆｒｅｆ１・・・（１３）
となる。これを変形すると、
１／Ｃ１＝２／ｎ／Ｉｃｐ×Ｎ４／Ｎ３×ｆｒｅｆ１・・・（１４）
となる。ここで、ｎ及びＩｃｐは固定値であるため、Ｎ３とＮ４を固定値にすることで容量値Ｃ１の逆数を入力周波数ｆｒｅｆ１に比例させることができる。
一方、入力周波数がｆｒｅｆ２のときにもＮ３とＮ４を固定値にすることで、フィルタ容量１３１の容量値Ｃ２の逆数は、
１／Ｃ２＝２／ｎ／Ｉｃｐ×Ｎ４／Ｎ３×ｆｒｅｆ２・・・（１５）
となり、容量値Ｃ２の逆数を入力周波数ｆｒｅｆ２に比例させることができる。そして、式（１４）と式（１５）から、
Ｃ２／Ｃ１＝ｆｒｅｆ２／ｆｒｅｆ１・・・（１６）
が導かれる。すなわち、フィルタ容量１３１の容量値の逆数比は入力周波数比として表される。なお、Ｎ３及びＮ４のうち少なくとも一つを変更することで、フィルタ容量１３１の容量値と入力周波数との関係を切り替えることができる。
以上のキャリブレーションによって、ＳＳＣ−ＰＬＬ１０では、プロセスばらつきによってＣＰ１２のチャージ電流、ＬＰＦ１３におけるフィルタ容量の容量値、ＶＣＯ１４のゲインがばらついても、それらが規定値となるようにフィードバックがかかって制御信号ＲＥＧ１及びＲＥＧ２の値が設定される。すなわち、ＳＳＣ−ＰＬＬ１０では、入力周波数に応じてループバンド幅を適応的に変化させることができるだけではなく、プロセスばらつきを吸収することができる。例えば、プロセスがＷＯＲＳＴ条件に振れると、制御信号ＲＥＧ１の値はＴＹＰ条件のときよりも大きくなるように設定され、プロセスがＢＥＳＴ条件に振れると、制御信号ＲＥＧ１の値はＴＹＰ条件のときよりも小さくなるように設定される。
（ＳＳＣ−ＰＬＬのスタートアップ手順）
ＳＳＣ−ＰＬＬ１０は次のように起動させる。まず、キャリブレーション回路１９を動作させて、ＶＣＯ１４のゲインの調整（ＶＣＯキャリブレーションシーケンス）、及びＣＰ１２のチャージ電流及びＬＰＦ１３におけるフィルタ容量の容量値のいずれか一方の調整（ＣＰ／ＬＰＦキャリブレーションシーケンス）を行う。これら二つのシーケンスのいずれを先に実行してもよい。また、ＶＣＯキャリブレーションシーケンスを実行している間はＬＰＦ１３の出力はＶＣＯ１４に入力されないため、これら二つのシーケンスを同時に実行してもよい。
これら二つのシーケンスを順次実行する場合には、キャリブレーション回路１９における回路部分１９１及び１９２の相当部分を共用できるため、キャリブレーション回路１９の回路面積を小さくすることができる。一方、これら二つのシーケンスを同時に実行する場合には、回路部分１９１及び１９２を別個独立に設けなければならないが、より早くキャリブレーションを完了することができる。
ＶＣＯキャリブレーションシーケンス及びＣＰ／ＬＰＦキャリブレーションシーケンスが終了すると、次に、スタートアップシーケンスを実行する。スタートアップシーケンスでは、図２に示したスタートアップ回路１４５において信号ＳＴＵＰをアクティブにしてＶＣＯ１４にオフセット電流を通電する。これにより、ＶＣＯ１４の出力がハイインピーダンス状態となることが回避され、ＳＳＣ−ＰＬＬ１０はオフセット電流で決定される所定の周波数でロック（プリロック）となる。なお、一般に、ＳＳＣ−ＰＬＬにはロック状態を検知するロック検出器が設けられているが、スタートアップシーケンスでプリロックされる周波数は、このロック検出器によって検出されないようにすることが望ましい。プリロックが検出されてしまうと、不要なデータが出力されるおそれがあるからである。
ＶＣＯ１４の位相ノイズを低減するために、オフセット電流の通電は所定時間後に停止する。その後、ＳＳＣ−ＰＬＬ１０はスペクトラム拡散制御を行わない状態で通常のロック状態へ移行する。そして、上記のロック検出器によってロックが検出されるとスペクトラム拡散制御を有効にする。この一連の手順により、ＳＳＣ−ＰＬＬ１０はデッドロックに陥ることなく安定的に起動することができる。
なお、本実施形態に係るＳＳＣ−ＰＬＬ１０を、基準クロック信号ＲＥＦＣＬＫにスペクトラム拡散変調をかけたり（例えば、２段構成のＰＬＬや高速インタフェースにおける受信回路）、ＶＣＯ１４の制御電圧Ｖｃにスペクトラム拡散変調をかけたりするように変形してもよい。また、入力周波数やスペクトラム拡散変調周波数が固定されている場合においてもプロセスばらつきの吸収効果は有効である。また、キャリブレーション回路１９からアナログ制御信号を出力して、ＣＰ１２、ＬＰＦ１３及びＶＣＯ１４はそのアナログ制御信号に従って制御されるようにしてもよい。
また、図１に示したキャリブレーション回路１９において、回路部分１９１及び１９２のいずれか一方を省略してもよい。すなわち、Ｋｖｃｏ（ＫｖｃｏはＶＣＯ１４のゲイン）及びＩｃｐ／Ｃ（ＩｃｐはＣＰ１２のチャージ電流、ＣはＬＰＦ１３におけるフィルタ容量の容量値）のいずれか一方のみを入力周波数に比例して変化させるようにしても上述した効果が奏される。しかし、この場合、式（１）からわかるように、ＳＳＣ−ＰＬＬ１０のループバンド幅は入力周波数の１／２乗でしか変化させることができない。すなわち、入力周波数の変化に対するループバンド幅の変化の度合いが比較的小さい。このため、調整対象回路をかなり広い範囲で可変としなければならなくなるが、これは、電源電圧の低電圧化が進むと実現が困難となるおそれがある。一方、Ｋｖｃｏ及びＩｃｐ／Ｃのいずれも入力周波数に比例して変化させることで、ＳＳＣ−ＰＬＬ１０のループバンド幅を入力周波数に比例して変化させることができるようになる。これにより、ＶＣＯ１４のゲイン、ＣＰ１２のチャージ電流及びＬＰＦ１３におけるフィルタ容量の容量値のそれぞれの可変範囲を狭くすることができる。
（電子機器の実施形態１）
図１３は、本発明の一実施形態に係る電子機器（データ送信装置）の構成を示す。データ送信装置（Ｔｘ）１００は、上記のＳＳＣ−ＰＬＬ１０、パラレルシリアル変換回路（Ｐ／Ｓ）１０１及びドライバ回路１０２を備えている。Ｐ／Ｓ１０１は、図示しないデジタルブロックからの１２５Ｍｂｐｓの１０ビットパラレル信号を受けて、これを１２５０Ｍｂｐｓのシリアル信号に変換する。ドライバ回路１０２は、そのシリアル信号をケーブルを介して別チップの受信側に送信する（信号ＴＤ及びＮＴＤ）。ＳＳＣ−ＰＬＬ１０は、基準クロック信号ＲＥＦＣＬＫからスペクトラム拡散されたクロック信号ＣＫＯＵＴを生成し、それをＰ／Ｓ１０１に供給する。ＳＳＣ−ＰＬＬ１０は、入力周波数がワイドレンジに変化しても（例えば、１２５ＭＨｚ〜１２５０ＭＨｚ）、ジッタと歪みの双方を抑制したクロック信号ＣＫＯＵＴを生成することができる。これにより、Ｔｘ１００のＥＭＩを低減することができる。
（電子機器の実施形態２）
図１４は、本発明の一実施形態に係る電子機器（データ受信装置）の構成を示す。データ受信装置（Ｒｘ）２００は、上述のＳＳＣ−ＰＬＬ１０、レシーバ回路２０１、クロックデータリカバリ回路（ＣＤＲ）２０２及びシリアルパラレル変換回路（Ｓ／Ｐ）２０３を備えている。レシーバ回路２０１は、ケーブルを介して別チップから送られてくる１２５Ｍｂｐｓのシリアル信号ＲＤ及びＮＲＤを受信して増幅する。ＣＤＲ２０２は、ＳＳＣ−ＰＬＬ１０から供給されるクロック信号ＣＫＯＵＴを基準として、レシーバ回路２０１から入力されたシリアル信号からクロック信号とデータを再生する。Ｓ／Ｐ２０３は、ＣＤＲ２０２から入力された１２５０Ｍｂｐｓのシリアル信号を１２５Ｍｂｐｓの１０ビットパラレル信号に変換して、図示しないデジタルブロックに送信する。ＳＳＣ−ＰＬＬ１０は、基準クロック信号ＲＥＦＣＬＫからスペクトラム拡散されたクロック信号ＣＫＯＵＴを生成する。ＳＳＣ−ＰＬＬ１０は、入力周波数がワイドレンジに変化しても（例えば、１２５ＭＨｚ〜１２５０ＭＨｚ）、ジッタと歪みの双方を抑制したクロック信号ＣＫＯＵＴを生成することができる。これにより、Ｒｘ２００のＥＭＩを低減することができる。
本発明に係るＳＳＣ−ＰＬＬは、入力周波数がワイドレンジに変化してもジッタと歪みの双方を抑制したクロック信号を生成することができるため、低ＥＭＩが求められるデータ送受信システムや無線通信システムなどに有用である。

Claims (17)

  1. 入力された基準クロック信号に基づいて、スペクトラム拡散されたクロック信号を出力するスペクトラム拡散制御ＰＬＬ回路であって、
    当該ＰＬＬ回路の出力クロック信号に基づくフィードバッククロック信号と前記基準クロック信号との位相差に応じて、チャージ電流の吐き出し及び吸い込みを切り替えるチャージポンプ回路と、
    前記チャージポンプ回路から出力されるチャージ電流によって充放電されるフィルタ容量を有するループフィルタ回路と、
    入力された制御電圧に応じた周波数で発振する電圧制御発振器と、
    前記基準クロック信号の周波数に応じて、前記チャージポンプ回路のチャージ電流、前記フィルタ容量の容量値、及び前記電圧制御発振器のゲインの少なくとも一つを調整するキャリブレーション回路とを備え、
    前記電圧制御発振器は、
    第１及び第２の電圧及び前記ループフィルタ回路の出力電圧の中からいずれか一つを前記制御電圧として選択するセレクタ回路を有するものであり、
    前記キャリブレーション回路は、
    前記基準クロック信号の周波数に応じた時間を計時するタイマ回路と、
    前記タイマ回路が動作している間、当該ＰＬＬ回路の出力クロック信号又はその分周クロック信号のパルスをカウントするカウンタ回路と、
    前記セレクタ回路を制御して前記電圧制御発振器に前記第１及び第２の電圧をそれぞれ入力したときの前記カウンタ回路のカウント値の差分が目標値に近づくように前記電圧制御発振器のゲインを調整する制御回路とを有するものである
    ことを特徴とするスペクトラム拡散制御ＰＬＬ回路。
  2. 請求項１に記載のスペクトラム拡散制御ＰＬＬ回路において、
    前記キャリブレーション回路は、
    前記電圧制御発振器に前記第１及び第２の電圧が入力されたときの前記カウンタ回路のカウント値をそれぞれ記憶する第１及び第２のメモリ回路と、
    前記第１及び第２のメモリ回路に記憶されたカウント値の差分を算出する減算器と、
    前記減算器の出力と前記目標値とを比較する比較器とを有するものであり、
    前記制御回路は、前記比較器の出力に基づいて、前記電圧制御発振器のゲインを調整する
    ことを特徴とするスペクトラム拡散制御ＰＬＬ回路。
  3. 請求項２に記載のスペクトラム拡散制御ＰＬＬ回路において、
    前記キャリブレーション回路は、デジタル制御信号を出力して前記電圧制御発振器のゲインを切り替えるものであり、
    前記比較器は、比較結果として、前記減算器の出力が前記目標値よりも大きいか否かを示す１ビット情報を出力するものであり、
    前記制御回路は、前記比較器の比較結果に基づいて、二分探索により、前記デジタル制御信号の値を決定するものである
    ことを特徴とするスペクトラム拡散制御ＰＬＬ回路。
  4. 請求項１に記載のスペクトラム拡散制御ＰＬＬ回路において、
    前記タイマ回路は、前記基準クロック信号又はその分周クロック信号のパルスを所定数カウントする
    ことを特徴とするスペクトラム拡散制御ＰＬＬ回路。
  5. 請求項４に記載のスペクトラム拡散制御ＰＬＬ回路において、
    前記所定数、前記第１の電圧、前記第２の電圧及び前記目標値の少なくとも一つは可変である
    ことを特徴とするスペクトラム拡散制御ＰＬＬ回路。
  6. 入力された基準クロック信号に基づいて、スペクトラム拡散されたクロック信号を出力するスペクトラム拡散制御ＰＬＬ回路であって、
    当該ＰＬＬ回路の出力クロック信号に基づくフィードバッククロック信号と前記基準クロック信号との位相差に応じて、チャージ電流の吐き出し及び吸い込みを切り替えるチャージポンプ回路と、
    前記チャージポンプ回路から出力されるチャージ電流によって充放電されるフィルタ容量を有するループフィルタ回路と、
    入力された制御電圧に応じた周波数で発振する電圧制御発振器と、
    前記基準クロック信号の周波数に応じて、前記チャージポンプ回路のチャージ電流、前記フィルタ容量の容量値、及び前記電圧制御発振器のゲインの少なくとも一つを調整するキャリブレーション回路とを備え、
    前記キャリブレーション回路は、
    前記チャージポンプ回路のレプリカであるレプリカチャージポンプ回路、及び前記レプリカチャージポンプ回路から出力されるチャージ電流によって充放電される第２のフィルタ容量を有し、前記レプリカチャージポンプ回路のチャージ電流及び前記第２のフィルタ容量の容量値に応じた周波数で発振する発振器と、
    前記基準クロック信号の周波数に応じた時間を計時するタイマ回路と、
    前記タイマ回路が動作している間、前記発振器の出力クロック信号又はその分周クロック信号のパルスをカウントするカウンタ回路と、
    前記カウンタ回路のカウント値が目標値に近づくように前記レプリカチャージポンプ回路のチャージ電流を調整する制御回路とを有するものであり、
    前記制御回路は、共通の制御信号で、前記チャージポンプ回路及びレプリカチャージポンプ回路のそれぞれのチャージ電流を設定する
    ことを特徴とするスペクトラム拡散制御ＰＬＬ回路。
  7. 請求項６に記載のスペクトラム拡散制御ＰＬＬ回路において、
    前記キャリブレーション回路は、
    前記カウンタ回路のカウント値と前記目標値とを比較する比較器を有するものであり、
    前記制御回路は、前記比較器の出力に基づいて、前記レプリカチャージポンプ回路のチャージ電流を調整する
    ことを特徴とするスペクトラム拡散制御ＰＬＬ回路。
  8. 請求項７に記載のスペクトラム拡散制御ＰＬＬ回路において、
    前記キャリブレーション回路は、デジタル制御信号を出力して前記チャージ電流を切り替えるものであり、
    前記比較器は、比較結果として、前記カウンタ回路のカウント値が前記目標値よりも大きいか否かを示す１ビット情報を出力するものであり、
    前記制御回路は、前記比較器の比較結果に基づいて、二分探索により、前記デジタル制御信号の値を決定するものである
    ことを特徴とするスペクトラム拡散制御ＰＬＬ回路。
  9. 請求項６に記載のスペクトラム拡散制御ＰＬＬ回路において、
    前記タイマ回路は、前記基準クロック信号又はその分周クロック信号のパルスを所定数カウントする
    ことを特徴とするスペクトラム拡散制御ＰＬＬ回路。
  10. 請求項９に記載のスペクトラム拡散制御ＰＬＬ回路において、
    前記所定数及び前記目標値の少なくとも一つは可変である
    ことを特徴とするスペクトラム拡散制御ＰＬＬ回路。
  11. 入力された基準クロック信号に基づいて、スペクトラム拡散されたクロック信号を出力するスペクトラム拡散制御ＰＬＬ回路であって、
    当該ＰＬＬ回路の出力クロック信号に基づくフィードバッククロック信号と前記基準クロック信号との位相差に応じて、チャージ電流の吐き出し及び吸い込みを切り替えるチャージポンプ回路と、
    前記チャージポンプ回路から出力されるチャージ電流によって充放電されるフィルタ容量を有するループフィルタ回路と、
    入力された制御電圧に応じた周波数で発振する電圧制御発振器と、
    前記基準クロック信号の周波数に応じて、前記チャージポンプ回路のチャージ電流、前記フィルタ容量の容量値、及び前記電圧制御発振器のゲインの少なくとも一つを調整するキャリブレーション回路とを備え、
    前記キャリブレーション回路は、
    第２のチャージポンプ回路、及び前記フィルタ容量のレプリカであり、前記第２のチャージポンプ回路から出力されるチャージ電流によって充放電されるレプリカフィルタ容量を有し、前記第２のチャージポンプ回路のチャージ電流及び前記レプリカフィルタ容量の容量値に応じた周波数で発振する発振器と、
    前記基準クロック信号の周波数に応じた時間を計時するタイマ回路と、
    前記タイマ回路が動作している間、前記発振器の出力クロック信号又はその分周クロック信号のパルスをカウントするカウンタ回路と、
    前記カウンタ回路のカウント値が目標値に近づくように前記レプリカフィルタ容量の容量値を調整する制御回路とを有するものであり、
    前記制御回路は、共通の制御信号で、前記フィルタ容量及びレプリカフィルタ容量のそれぞれの容量値を設定する
    ことを特徴とするスペクトラム拡散制御ＰＬＬ回路。
  12. 請求項１１に記載のスペクトラム拡散制御ＰＬＬ回路において、
    前記キャリブレーション回路は、
    前記カウンタ回路のカウント値と前記目標値とを比較する比較器を有するものであり、
    前記制御回路は、前記比較器の出力に基づいて、前記レプリカフィルタ容量の容量値を調整する
    ことを特徴とするスペクトラム拡散制御ＰＬＬ回路。
  13. 請求項１２に記載のスペクトラム拡散制御ＰＬＬ回路において、
    前記キャリブレーション回路は、デジタル制御信号を出力して前記フィルタ容量の容量値を切り替えるものであり、
    前記比較器は、比較結果として、前記カウンタ回路のカウント値が前記目標値よりも大きいか否かを示す１ビット情報を出力するものであり、
    前記制御回路は、前記比較器の比較結果に基づいて、二分探索により、前記デジタル制御信号の値を決定するものである
    ことを特徴とするスペクトラム拡散制御ＰＬＬ回路。
  14. 請求項１１に記載のスペクトラム拡散制御ＰＬＬ回路において、
    前記タイマ回路は、前記基準クロック信号又はその分周クロック信号のパルスを所定数カウントする
    ことを特徴とするスペクトラム拡散制御ＰＬＬ回路。
  15. 請求項１４に記載のスペクトラム拡散制御ＰＬＬ回路において、
    前記所定数及び前記目標値の少なくとも一つは可変である
    ことを特徴とするスペクトラム拡散制御ＰＬＬ回路。
  16. 請求項１、６、及び１１のいずれか一つに記載のスペクトラム拡散制御ＰＬＬ回路のスタートアップ方法であって、
    前記キャリブレーション回路を動作させて前記電圧制御発振器のゲインを調整する第１のステップと、
    前記キャリブレーション回路を動作させて前記チャージポンプ回路のチャージ電流及び前記フィルタ容量の容量値のいずれか一方を調整する第２のステップと、
    前記第１及び第２のステップの後に、前記電圧制御発振器に、所定期間、オフセット電流を通電する第３のステップとを備えた
    ことを特徴とするスペクトラム拡散制御ＰＬＬ回路のスタートアップ方法。
  17. 請求項１、６、及び１１のいずれか一つに記載のスペクトラム拡散制御ＰＬＬ回路を備え、
    前記スペクトラム拡散制御ＰＬＬ回路から出力されるスペクトラム拡散されたクロック信号に同期して動作する
    ことを特徴とする電子機器。
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Families Citing this family (39)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7965117B2 (en) * 2009-05-06 2011-06-21 Freescale Semiconductor, Inc. Charge pump for phase locked loop
TW201104382A (en) * 2009-07-27 2011-02-01 Univ Nat Taiwan Spread spectrum clock generator with programmable spread spectrum
CN101640524B (zh) * 2009-08-27 2011-08-10 四川和芯微电子股份有限公司 一种扩频时钟产生电路
JP2011107750A (ja) * 2009-11-12 2011-06-02 Renesas Electronics Corp 半導体集積回路装置
JP5491969B2 (ja) * 2010-05-31 2014-05-14 ローム株式会社 トランスミッタ、インタフェイス装置、車載通信システム
JP2012039496A (ja) * 2010-08-10 2012-02-23 Sony Corp クロック生成回路および電子機器
US8436686B2 (en) * 2010-09-20 2013-05-07 Taiwan Semiconductor Manufacturing Company, Ltd. Method and apparatus for efficient time slicing
TWI446141B (zh) * 2010-11-09 2014-07-21 Nuvoton Technology Corp 時脈校正方法與裝置以及電子裝置
KR101738875B1 (ko) * 2011-02-16 2017-05-24 삼성디스플레이 주식회사 코오스 로킹 검출기 및 이를 포함하는 지연 로킹 루프
US9401722B2 (en) * 2011-06-20 2016-07-26 Texas Instruments Incorporated Autoconfigurable phase-locked loop which automatically maintains a constant damping factor and adjusts the loop bandwidth to a constant ratio of the reference frequency
US8988122B2 (en) * 2011-09-30 2015-03-24 Intel Corporation Apparatus and method for performing spread-spectrum clock control
US9204581B2 (en) * 2011-11-14 2015-12-01 Mediatek Inc. Method for performing chip level electromagnetic interference reduction, and associated apparatus
CN102404062B (zh) * 2011-12-02 2014-02-12 四川和芯微电子股份有限公司 扩频时钟信号检测系统及方法
JP5727961B2 (ja) * 2012-03-30 2015-06-03 ルネサスエレクトロニクス株式会社 半導体装置及びバラツキ情報取得プログラム
CN102868399B (zh) * 2012-10-11 2015-01-21 广州润芯信息技术有限公司 锁相环频率综合器和锁相环失锁检测及调节方法
TWM480212U (zh) * 2013-08-16 2014-06-11 Min-Chuan Lin 多路讀取電壓頻率轉換積體電路
JP6159221B2 (ja) * 2013-10-17 2017-07-05 株式会社東芝 Ｃｄｒ回路、および、シリアル通信インターフェイス回路
EP2884642B1 (en) * 2013-12-11 2016-10-19 Nxp B.V. DC-DC voltage converter and conversion method
EP2884643B1 (en) * 2013-12-11 2022-07-13 Nxp B.V. DC-DC voltage converter and conversion method
CN104734696B (zh) 2013-12-24 2017-11-03 上海东软载波微电子有限公司 锁相环频率校准电路及方法
WO2015172372A1 (en) * 2014-05-16 2015-11-19 Lattice Semiconductor Corporation Fractional-n phase locked loop circuit
JP6331918B2 (ja) * 2014-09-19 2018-05-30 三菱電機株式会社 位相同期回路
CN104243888B (zh) * 2014-09-28 2018-03-23 联想(北京)有限公司 一种数据处理方法及显示终端
US9356609B1 (en) 2014-12-19 2016-05-31 Telefonaktiebolaget L M Ericsson (Publ) Phase switching PLL and calibration method
JP2016174199A (ja) * 2015-03-16 2016-09-29 株式会社東芝 位相同期回路
FR3044098B1 (fr) * 2015-11-19 2017-12-22 St Microelectronics Sa Procede et dispositif de mesure de la frequence d'un signal
US9634561B1 (en) 2016-01-07 2017-04-25 Freescale Semiconductor, Inc. Programmable charge pump
CN107222211B (zh) * 2016-03-22 2020-10-16 宏碁股份有限公司 扩频时钟产生电路
CN106209087B (zh) * 2016-06-28 2019-04-16 上海晶曦微电子科技有限公司 锁相环路中压控振荡器的校准系统及方法
CN106936428A (zh) * 2017-02-24 2017-07-07 苏州威发半导体有限公司 锁相环电路中自动频率控制的实现方法
CN107277415A (zh) * 2017-06-08 2017-10-20 晶晨半导体(上海)股份有限公司 一种提高高清晰度多媒体接口的抗电磁干扰能力的方法
CN109391264A (zh) * 2017-08-02 2019-02-26 上海华虹挚芯电子科技有限公司 锁相环路中压控振荡器的校准系统及方法
US10291386B2 (en) 2017-09-29 2019-05-14 Cavium, Llc Serializer/deserializer (SerDes) lanes with lane-by-lane datarate independence
US10447253B2 (en) 2017-12-13 2019-10-15 Megachips Corporation High performance PLL based on PVT independent stable oscillator
US10447283B1 (en) * 2018-05-29 2019-10-15 Speedlink Technology Inc. Broadband phase locked loop for multi-band millimeter-wave 5G communication
CN110289853B (zh) * 2019-07-19 2024-05-14 加特兰微电子科技(上海)有限公司 振荡器、锁相环以及雷达系统
CN113452348A (zh) * 2020-03-25 2021-09-28 矽恩微电子(厦门)有限公司 展频时脉产生系统
US11736113B2 (en) * 2021-07-09 2023-08-22 Taiwan Semiconductor Manufacturing Company, Ltd. Automatic hybrid oscillator gain adjustor circuit
US12093131B2 (en) * 2023-01-17 2024-09-17 Silicon Motion, Inc. Interface circuit, memory controller and method for calibrating signal processing devices in an interface circuit

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006180428A (ja) * 2004-12-24 2006-07-06 Matsushita Electric Ind Co Ltd 位相同期回路
JP2006197308A (ja) * 2005-01-14 2006-07-27 Renesas Technology Corp クロック生成方法とクロック生成回路
JP2007049277A (ja) * 2005-08-08 2007-02-22 Renesas Technology Corp 位相同期回路およびそれを用いた半導体集積回路装置

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6980581B1 (en) * 2000-07-18 2005-12-27 Cypress Semiconductor Corp. Adaptive spread spectrum
US6552618B2 (en) * 2000-12-13 2003-04-22 Agere Systems Inc. VCO gain self-calibration for low voltage phase lock-loop applications
JP3808338B2 (ja) * 2001-08-30 2006-08-09 株式会社ルネサステクノロジ 位相同期回路
US7042253B2 (en) * 2004-05-24 2006-05-09 Industrial Technology Research Institute (Itri) Self-calibrating, fast-locking frequency synthesizer
US7095287B2 (en) * 2004-12-28 2006-08-22 Silicon Laboratories Inc. Method and apparatus to achieve a process, temperature and divider modulus independent PLL loop bandwidth and damping factor using open-loop calibration techniques
US7323944B2 (en) * 2005-04-11 2008-01-29 Qualcomm Incorporated PLL lock management system
US7315218B1 (en) * 2005-12-28 2008-01-01 Sun Microsystems, Inc. Method and apparatus to center the frequency of a voltage-controlled oscillator
US7633347B2 (en) * 2007-03-08 2009-12-15 02Micro International Limited Apparatus and method for operating a phase-locked loop circuit

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006180428A (ja) * 2004-12-24 2006-07-06 Matsushita Electric Ind Co Ltd 位相同期回路
JP2006197308A (ja) * 2005-01-14 2006-07-27 Renesas Technology Corp クロック生成方法とクロック生成回路
JP2007049277A (ja) * 2005-08-08 2007-02-22 Renesas Technology Corp 位相同期回路およびそれを用いた半導体集積回路装置

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