JP2007049277A - 位相同期回路およびそれを用いた半導体集積回路装置 - Google Patents

Abstract

【課題】プロセスばらつき、環境変動によらず、所望の特性を満足する自動調整できる位相同期回路を提供すること。
【解決手段】位相同期回路は、位相周波数比較器１、チャージポンプ２、ループフィルタ３、分周器６、セレクタ７、電圧制御発振器８を備えている。分周器６は、出力信号と基準信号を入力して出力信号を分周して帰還信号を出力するとともに出力信号から選択信号とトリミング信号とリミット信号を出力する。電圧制御発振器８は、制御電圧と基準電圧とトリミング信号とリミット信号を入力して制御電圧に応じて出力信号周波数を変え、出力信号の上限周波数を制限できるとともに、トリミング信号によって制御電圧に対して出力する出力信号の周波数感度と、リミット信号によって出力信号の上限周波数を変えることができる。
【選択図】 図１

Description

本発明は、位相同期回路およびそれを用いた半導体集積回路装置、例えば記録再生装置やインタフェース装置に使用される半導体集積回路装置に関する。

一般に半導体集積回路装置には、論理回路の処理クロックを生成したり、あるいは送信信号クロックを生成する目的で、位相同期回路（PLL）が搭載される。半導体集積回路装置に搭載される位相同期回路（PLL）は、アナログ回路（特に電圧制御発振器（VCO））を備えており、このPLL が所望の特性を満たすように自動的に調整するキャリブレーション技術が知られている。例えば、特許文献１乃至特許文献３に、PLL のキャリブレーション技術が開示されている。

特開２０００−４９５９７号公報 特開平０６−１５２４０１号公報 特開２００３−７８４１０号公報

PLLには、半導体集積回路装置が所望の特性を満たすように製品の出荷時等に調整できるキャリブレーション機能が必要とされている。
また、記録再生装置に搭載された位相同期回路（PLL）は、HDD/CD/DVD/BD (Blu-ray Disk) などの記録媒体へのアクセスにおいて、ドライブに内蔵されアクセス速度を決めるクロックを生成したり、半導体集積回路装置とホストPCとの伝送において、伝送速度を決めるクロックを生成する。さらに、光ディスク装置やハードディスク装置等の記憶メディアをパーソナルコンピュータ等のコンピュータに接続するためのインタフェース装置にも、クロックを生成するための位相同期回路が用いられている。

このような半導体集積回路装置、記録再生装置あるいはインタフェース装置における位相同期回路が所望の特性を満たすように、これらの製品の出荷時等に調整できるキャリブレーション機能が必要である。

特に、アナログデジタル混載信号処理LSI（以後、アナデジ混載LSIと称す）において、アナログ回路に比べてデジタル回路の最高動作周波数が低く、位相同期回路は、アナログ回路の最高動作周波数に制限を加えることが必要となる。

ところで、一般に、汎用アナデジ混載LSIは、量産工程で製造されるために、プロセスばらつきや環境変動に耐えられなければならない。特にアナデジ混載LSIには論理回路の処理クロックを生成するためや送信信号クロックを生成する目的でPLLが搭載される。このPLLに含まれるアナログ回路（特にVCO）は上記プロセスばらつきでその特性が大きく変化する。特に微細プロセスなどのプロセスばらつきが大きい場合や、自動車部品として用いられる場合などの温度変化が大きい使用環境を想定する場合は、同一設計では、VCOが所望の特性を満足することができない場合がある。そこで、製品の出荷時等に所望の特性を満たすように自動的に調整するキャリブレーション技術が適用されている。

従来のキャリブレーション技術には、特許文献１及び２に開示されたようなリングVCO以外のトリミングを行う閉ループキャリブレーション方式と、特許文献３に開示されたようなリングVCO内のトリミングを行う開ループキャリブレーション方式とがある。

まず、特許文献１では、位相同期回路に、制御発振器に流れる電流を最適化するキャリブレーション回路を追加し、このキャリブレーション回路でキャリブレーションすることによってロックレンジ内に制御発振器の発信周波数を設定している。

また、特許文献２の位相同期回路は、電圧-電流変換器から電流制御発振器に供給する電流を調節するゲイン調節器を有し、VCOのゲインを調節することによって、製造時のばらつきを補償している。

また、特許文献３の例では、リングVCO内の遅延回路の容量の自動調整を行う自動トリミングPLLを備えている。自動トリミングPLLは、周波数位相周波数比較器と、チャージポンプと、低域通過フィルタと、ループフィルタと、参照電圧（VREF）とループフィルタを選択信号（S）によって選択するセレクタと、制御電圧（Vc）とトリミング信号（T）を入力して、トリミング信号によって周波数特性を調整させて、制御電圧（Vｃ）に応じた発振周波数を出力するVCO」と、VCOの出力周波数を分周して、分周信号を帰還信号（Fｂ）として出力して、さらに、分周結果から、前記選択信号とトリミング信号を出力する分周器（DIV）を含んで構成される。VCOは、電源が入力されると、セレクタは参照電圧を選択して、PLLループはオープンループになる。この状態で、分周器はVCOの出力信号をカウントしてカウント結果からトリミング信号を更新していく。VCOが所望の特性を満足できるようになると、S=０として、セレクタ７はループフィルタを選択して、PLLループがクローズドループに設定され、周波数ロックがかかる。

しかし、従来のキャリブレーション技術では、発振周波数が高速になったとき、分周器の最高動作速度より発振周波数が高速であると、分周器が正常に動作できないことが原因で、PLLがロックしないことがある。

特に、製造プロセスのばらつきや環境変動によって、最高動作速度より発振周波数が高速となり、PLLのロックしない事態が発生し得ると考えられる。

また、半導体集積回路装置では製造プロセス微細化に伴う１/ｆ雑音が大きくなっており、特に、リング-オシレータ VCOでは１/ｆ雑音が支配要因となっている。そのため、１/ｆ雑音による雑音特性劣化を低減するVCOが必要である。

また、PLLの周波数特性の設定に際しては、雑音の低減やロックアップ時間の短縮という要求に対しても配慮する必要がある場合もある。

本発明の目的は、製造プロセスのばらつきや環境変動の影響があっても、常に所望の周波数特性を出力するPLLを提供することにある。

本発明の他の目的は、常に所望の周波数特性を出力するとともに、雑音の低減やロックアップ時間にも配慮した特性を設定できるPLLを提供することにある。

本発明の他の目的は、製造プロセスのばらつきや環境変動の影響があっても常に所望の周波数特性を出力すると共に、低雑音のインターフェース装置を提供することである。

本発明の他の目的は、製造プロセスのばらつきや環境変動の影響があっても常に所望の周波数特性を出力すると共に、低雑音の記録再生回路を提供することである。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次の通りである。
本発明の位相同期回路は、位相周波数比較器とチャージポンプとループフィルタとセレクタと電圧制御発振器と分周器と調整ユニットとを具備してなり、基準信号と前記分周器から出力される帰還信号とを前記位相周波数比較器にて比較して位相差信号として出力し、該位相差信号を前記チャージポンプと前記ループフィルタ及び前記セレクタとを通して制御電圧として前記電圧制御発振器に入力することにより、該電圧制御発振器の出力信号の周波数と位相とが所定の値に制御されるよう構成され、前記電圧制御発振器は、前記制御電圧に対する前記出力信号の周波数感度及び前記出力信号の上限周波数を任意の値に設定できる機能を備え、前記調整ユニットは、調整用信号により前記電圧制御発振器の出力信号の周波数感度及び上限周波数を調整する機能を有する、ことを特徴とする。

本発明によれば、VCOの周波数感度と上限周波数を自動調整する位相同期回路で、かつ、VCOはその上限周波数を論理回路の最高動作周波数よりも低い値に設定できるので、微細プロセスで顕著なプロセスばらつきや、環境変動による特性の変動が起こったとしても、低周波から高周波まで広い周波数範囲の信号に対して所望の特性を満足するPLLを安価に提供することが可能となる。

以下、本発明の好適な実施形態について、添付図面を参照しながら詳細に説明する。

まず、本発明に係る自動調整位相同期回路（PLL）の実施例１について、図１〜図１４で説明する。
図１は、本実施例におけるPLLの全体の構成を説明するためのブロック図である。
本実施例のPLLは、位相周波数比較器１、分周器６、セレクタ７、及び電圧制御発振器（VCO）８を備えている。位相周波数比較器１は、基準信号（Fref）と帰還信号（Fb）を入力して位相比較信号を出力する。２はこの位相比較信号を入力してパルス信号を出力するチャージポンプ、３はこのパルス信号を直流信号にするループフィルタである。

分周器６は、分周ユニット（DIV）とキャリブレーションユニット（又は調整ユニット、CAL）から構成されている。分周器６の分周ユニット（DIV）は、電圧制御発振器（VCO）８の出力信号（Fvco）と基準信号（Fref）を入力とし、出力信号（Fvco）を分周して帰還信号（Fb）を出力する機能を有する。キャリブレーションユニット（CAL）は、基準信号（Fref）と帰還信号（Fb）から、キャリブレーション時の調整用信号すなわち選択信号（S）とトリミング信号（T）及びリミット信号（L）を出力する機能を有する。

分周ユニット（DIV）とキャリブレーションユニット（CAL）は、コンピュータとこのコンピュータ上で動作し所定の演算処理を実行するプログラムで構成することができる。演算処理に必要な情報や演算結果は、メモリ(図示略)に保持される。

なお、本実施例では、分周ユニット（DIV）とキャリブレーションユニット（CAL）を１つの分周器６として一体的に構成したものとして説明する。ただし、後で述べる実施例のように、分周器６を分周ユニット（DIV）のみで構成し、キャリブレーションユニット（CAL）は分周器６とは別の部材として独立に構成しても良いことは言うまでも無い。

セレクタ７は、ループフィルタ３から出力された直流信号と第１の参照電圧（VREF1）と第２の参照電圧（VREF２）とを選択信号（S）によって選択して、制御電圧（Vc）として出力する。

電圧制御発振器（VCO）８は、リミット機能を持つ電圧電流変換回路を備えており、上限周波数の自動トリミングが可能に構成されている。すなわち、制御電圧（Vc）と基準電圧（VLIM）、及び分周器６から与えられるトリミング信号（T）とリミット信号（L）を入力として、制御電圧に応じて出力信号（Fvco）の周波数を変えるとともに、出力信号の上限周波数が制限される。電圧制御発振器（VCO）８は、トリミング信号によって制御電圧に対して出力する出力信号の周波数特性の感度を、また、リミット信号によって出力信号（Fvco）の上限周波数を、夫々変えることができる。

図２に、本実施例のPLLにおける分周器６の第１の構成例を示す。分周器６は、図１の分周ユニット（DIV）に対応するカウンタ６２と、キャリブレーションユニット（CAL）に対応するキャリブレーション回路６４から成る。カウンタ６２は、VCO８の出力信号と基準信号と選択信号を入力して帰還信号とカウント結果（N）を出力する。キャリブレーション回路６４は、カウント結果を入力して、カウント結果から選択信号、トリミング信号、リミット信号を出力する。

カウンタ６２は、基準信号によってカウント区間を生成して、生成したカウント区間内でVCO８の出力信号をカウントする。このカウント結果は、キャリブレーション回路６４に出力する。また、選択信号SがS=0のときは、帰還信号を出力して、カウントは行わない。一方、選択信号SがS＝１、２のときは、帰還信号は出力せず、カウントを行う。

図３に、図２のキャリブレーション回路６４の構成例を示す。キャリブレーション回路６４は、ステートマシーン６４１、６４２、６４３から成る。ステートマシーン６４１は、カウント結果と選択信号からトリミング信号を決定する。ステートマシーン６４２は、カウント結果と選択信号からリミット信号を決定する。ステートマシーン６４３は、カウント結果から選択信号を決定する。

本実施形態のPLLは、分周器６のキャリブレーション回路６４により電圧制御発振器（VCO）８の周波数特性が調整されるキャリブレーション期間と、VCO８調整終了後の通常PLLの収束動作を行うPLL収束期間の２つの動作状態をとる。

まず、キャリブレーション期間について説明する。キャリブレーション期間では、VCO８の出力信号が所定の周波数を満たすまで判定が繰り返されてトリミング信号、リミット信号が更新される。この動作について詳しく説明する。

キャリブレーションが開始されると、選択信号がS=1となり、分周器６は帰還信号を出力しなくなり、セレクタ７は第１の参照電圧を選択してPLLループをオープンループする。また、トリミング信号、リミット信号をリセットして、それぞれ、T=0、L=Xとする。この状態で、分周器６は出力信号の周波数の判定を開始する。

分周器６は、出力信号の周波数が所定の周波数以下であると判断すると、トリミング信号を更新して、T=1として再度出力信号の周波数を判定する。分周器６は出力信号の周波数が所定の周波数以上になるまで、トリミング信号を更新する。

トリミング信号を更新して、出力信号が所定の周波数以上に設定されたら、分周器６は選択信号を更新して、S=２とする。

このとき、セレクタ７は第２の参照電圧を選択する。さらに、分周器６は、トリミング信号として上記動作で出力信号の周波数が所定の周波数以上になったときの値を設定し、リミット信号はL=0にリセットして、帰還信号は出力をしない状態とする。この状態で、分周器６は出力信号の周波数の判定を開始する。

分周器６は、出力信号の周波数が所定の周波数以下であると判断すると、リミット信号を更新して、L=1として再度出力信号の周波数を判定する。分周器６は出力信号の周波数が所定の周波数以上になるまで、リミット信号を更新する。

リミット信号を更新して、出力信号が所定の周波数以上に設定されたら、分周器６は選択信号をリセットして、S=０とする。

このとき、セレクタ７はループフィルタを選択して、分周器６はトリミング信号、リミット信号を上記動作で出力信号の周波数が所定の周波数以上になったときの値を設定して、帰還信号を出力してPLLループをクローズドループに設定する。この状態で、PLLは収束期間に移行する。

次に、上記動作を実現するVCO８の具体的な構成例とその動作を説明する。

まず、図４にVCO８の第１の構成例を示す。VCO８は、制御電圧とトリミング信号とリミット信号と基準電圧を入力して制御信号を出力する電圧電流変換回路８１と、制御信号によって遅延量を調整して出力信号の周波数を制御する電流制御発振器（ICO）５２から成る。ICO５２は、制御信号で遅延量を調整できる遅延回路５２１をリング状に接続したリング発振器で構成され、差動信号をシングル信号に変換する差動シングル変換器５２２をリング発振器の出力に接続されている。

図５に、VCO８の遅延回路５２１の構成例を示す。遅延回路５２１は、PMOSトランジスタ５２１１〜５２１５と、NMOSトランジスタ５２１６〜５２１７によって構成される。制御信号をゲートから受けて電流源として働くPMOSトランジスタ５２１１は、駆動電流であるそのドレイン電流をPMOSトランジスタ5212〜５２１５に出力する。PMOSトランジスタ５２１２、５２１５はそれぞれ、NMOSトランジスタ５２１６、５２１７とペアになり差動インバータを形成する。また、PMOSトランジスタ５２１３、５２１４は、ラッチを構成して、前記差動インバータの出力ノードに接続されている。

図６に、VCO８の電圧電流変換回路８１の第１の構成例を示す。電圧電流変換回路８１は、制御電圧とトリミング信号Tとリミット信号Lと基準電圧VLIMを入力して判定電圧Voを出力する電流コンパレータ８１１と、判定電圧と制御電圧とトリミング信号を入力して、制御信号Vpとして出力する電流減算器８１２から成る。

次に、この電圧電流変換回路８１の動作を説明する。
電流コンパレータ８１１の基本動作は、制御電圧と基準電圧を比較して、
Vc > VLIM のとき、Vo＝Vc−VLIM
Vc < VLIM のとき、Vo＝0
を出力する。

トリミング信号は、上記比較動作時の制御電圧Vcの値を調整する。一方、リミット信号は、上記比較動作時の基準電圧VLIMの値を調整する。

図７に、電圧電流変換回路８１における電流コンパレータ８１１の第１の構成例を示す。電流コンパレータ８１１は、PMOSトランジスタ８１１１〜８１１４と、NMOSトランジスタ８１１５〜８１１７と、トリミングNMOSトランジスタ８１１８〜８１１９から成る。

制御電圧Vcは、トリミングNMOSトランジスタ８１１８のゲートに入力される。

図８に、トリミングNMOSトランジスタ８１１８（８１１９）の構成例を示す。トリミングNMOSトランジスタ８１１８は、NMOSトランジスタ５１１２〜５１１４とセレクタ５１１１から成る。トリミングNMOSトランジスタ８１１８は、入力された制御電圧Vcを電流Icに変換して出力し、トリミング信号Tの大きさによって、その変換する値を変えることができる。

図８のトリミングNMOSで用いられているセレクタの回路の構成例を図９に示す。セレクタ５１１１は、インバータ５１１１４と、NMOSトランジスタ５１１１１、５１１１３とPMOSトランジスタ５１１１２から成る。セレクタ５１１１はスイッチになっており、トリミング信号Tはハイの時、Vcを出力して、トリミング信号Tがロウの時、グランドを選択する。

図７に示した電流コンパレータ８１１の第１の構成例では、制御電圧VcがトリミングNMOSトランジスタ８１１８に入力されて電流Icを生成する。ここで、トリミング信号Tによって、Icはその大きさを調整することが可能である。PMOSトランジスタ８１１１、８１１２はカレントミラーになっており、IcをPMOSトランジスタ８１１２のドレイン電流に伝達する。基準電圧VLIMはNMOSトランジスタ８１１５のドレインに電流Ilimとして入力される。NMOSトランジスタ８１１５とトリミングNMOSトランジスタ８１１９はカレントミラーを形成しており、NMOSトランジスタ８１１５のドレイン電流がミラー比倍されてトリミングNMOSトランジスタ８１１９のドレイン電流となる。

ここで、リミット信号Lは、このミラー比を変更することで、トリミングNMOSトランジスタ８１１９のドレイン電流を変更する。PMOSトランジスタ８１１２のドレインとトリミングNMOSトランジスタ８１１９のドレインの接続点で、電流の引き算が行われる。

PMOSトランジスタ８１１２のドレイン電流がトリミングNMOSトランジスタ８１１９のドレイン電流より小さいとき、PMOSトランジスタ８１１２のドレイン電流は全てトリミングNMOSトランジスタ８１１９のドレインに流れて、NMOSトランジスタ８１１６には流れない。よって、NMOSトランジスタ８１１６はオフして、NMOSトランジスタ８１１７、PMOSトランジスタ８１１３、８１１４もオフする。

一方、PMOSトランジスタ８１１２のドレイン電流がトリミングNMOSトランジスタ８１１９のドレイン電流より大きいとき、PMOSトランジスタ８１１２のドレイン電流はトリミングNMOSトランジスタ８１１９のドレインに流れて、両者の差分電流(Ic−ILIM)がNMOSトランジスタ８１１６に流れる。NMOSトランジスタ８１１６、８１１７はミラー比１：１でカレントミラーを形成しており、NMOSトランジスタ８１１７のドレイン電流は、上記差分電流が流れる。PMOSトランジスタ８１１３、８１１４は同じくミラー比１：１のカレントミラーを形成しており、NMOSトランジスタ８１１７のドレイン電流がPMOSトランジスタ８１１４のドレイン電流となり、判定電圧Voとして出力される。

図１０に、図６の電圧電流変換回路８１の第１の構成例で用いられている電流減算器８１２の構成例を示す。電流減算器８１２はPMOSトランジスタ８１２１とトリミングNMOSトランジスタ８１２２から構成されている。

トリミングNMOSトランジスタ８１２２は、前記電流コンパレータ８１１のトリミングNMOSトランジスタ８１１８と同様の動作を行う。トリミングNMOSトランジスタ８１２２のドレインはPMOSトランジスタ８１２１と接続されている。接続点では、前記判定電圧Voも接続されていて、電流の引き算が行われている。今、ここで、トリミングNMOSトランジスタ８１２２のドレイン電流をIc、判定電圧の電流値をIc-Ilimとすると、PMOSトランジスタ８１２１のドレイン電流は、Ic-(Ic-Ilim)=Ilimとなる。一方、判定電圧の電流値が０のときは、PMOSトランジスタ８１２１のドレイン電流は、Ic-(０)=Icとなる。

上述した電流コンパレータ８１１、電流減算器８１２によって、リミット機能を備え、かつ、上記トリミング動作を実現するVCO８を実現することが可能となる。

次に、図１１ないし図１３により、上記分周器６のキャリブレーション回路６４による自動トリミング動作、すなわち、自動調整位相同期回路におけるトリミング信号による電圧制御発生器の周波数感度のトリミング方法を説明する。

まず、図１２Ａに、電圧制御発生器の出力信号（Fvco）とトリミング信号T及び第１の参照電圧（VREF1）の関係の一例を示す。下限値Ａはノイズ、上限値Ｃはセットリング時間等を考慮して設定される。トリミング信号Tは、第１の参照電圧で上下の許容範囲（Ａ−Ｃ）内の感度Ｔbになるようにセットされる。

この場合、制御電圧に対して出力する出力信号の周波数感度の設定作業は、制御電圧に対して電圧制御発生器が出力する出力信号の周波数感度が低い状態、例えばＴａから順次高い側へと進めて上下の許容範囲（Ａ−Ｃ）内の感度Ｔbに設定しても良く、感度の高い状態、例えばＴｃから順次行ってＴbに設定しても良い。

この例では、電圧制御発振器に関して、トリミング信号によって、感度の低い側から開始して、制御電圧に対して出力する出力信号の周波数感度を設定する。次に、設定された感度に対して、リミット信号によって、出力信号の上限周波数を設定する。

次に、図１１のトリミングフローで、図１の自動調整位相同期回路の動作のシーケンスを説明する。キャリブレーションが開始されると、選択信号がS=1となり、分周器６は帰還信号を出力しなくなる。また、トリミング信号T、リミット信号Lをリセットして、それぞれ、T=0、L=Xとする（Ｓ１００）。

ここで、図１２Ｂに、電圧制御発生器の出力信号（Fvco）とトリミング信号T及び第１の参照電圧（VREF1）の関係の一例を示す。トリミング信号T=0は、制御電圧に対して出力する出力信号の周波数感度が最も低い状態である。

この状態で、カウンタ（CNT）６２は、カウント区間内で出力信号のカウントを開始する（Ｓ１０１）。

カウント結果Nを入力されたキャリブレーション回路（CAL）６４は、判定を行う（Ｓ１０２）。

キャリブレーション回路（CAL）６４のステートマシーン６４１は、カウント結果Nが所定の値A以下であると判断すると、トリミング信号Tを更新して、すなわちT=T+1を出力して、再度カウントを行う。カウント結果Nが所定の値A以上になるまで、換言すると、トリミング信号Tが第１の参照電圧（VREF1）で所定の感度特性になるまで、トリミング信号を更新する（Ｓ１０３）。

このトリミング信号Tは、電圧制御発生器８の電圧電流変換回路８１に入力される。すなわち、図９に示したトリミングNMOSトランジスタのセレクタの回路において、制御電圧VcはNMOSトランジスタ５１１２のゲートに入力され、NMOSトランジスタ５１１３、５１１４にはセレクタ５１１１を介して入力される。トリミング信号Tはセレクタ５１１１の選択信号になっており、図８の実施例では、T=0ではセレクタは全てオフになりNMOSトランジスタ５１１３、５１１４は選択されない。上記Ｓ１０３でトリミング信号Tが更新された場合、T=1でNMOSトランジスタ５１１３が選択され、NMOSトランジスタ５１１４は選択されない。T=2でNMOSトランジスタ５１１４が選択され、NMOSトランジスタ５１１３は選択されない。T=３でNMOSトランジスタ５１１３、５１１４ともに選択される、という動作を行う。

トリミング信号を順次更新して、VCO８の出力信号が所定の周波数特性の感度に設定されたら、分周器６は選択信号を更新して、S=２とする。すなわち、トリミング信号Tを更新して、カウント結果Nが図１２のCount＝Ａに対応する所定の値A以上に設定されたら、ステートマシーン６４３は選択信号を更新して、S=２とする（Ｓ１０４）。

このとき、ステートマシーン６４１は、トリミング信号Tを上記Count＝Ａの条件を満たしたときの値Tに固定し、この値をメモリに保持する。

次に、自動調整位相同期回路におけるリミット信号による電圧制御発生器の上限周波数のトリミング方法を説明する。

カウンタ６２は、トリミング信号Tを上記のように固定した状態で、カウント区間内における出力信号のカウントを開始する（Ｓ１０５）。

カウント結果を入力されたキャリブレーション回路６４は、判定を行う（Ｓ１０６）。

図１３Ａに、VCO８の出力信号（Fvco）とリミット信号L及び第２の参照電圧（VREF２）の関係の一例を示す。

ステートマシーン６４２はカウント結果Nが所定の値B以下であると判断すると、リミット信号を更新して、L=L+1を出力して（Ｓ１０７）、再度カウントを行う。第２の参照電圧（VREF２）におけるカウント結果Nが所定の値B以上になるまで、トリミング信号を更新する。

トリミング信号を更新して、カウント結果Nが例えばL=２で所定の値B以上に設定されたら、ステートマシーン６４３は選択信号を更新して、S=０とする（Ｓ１０８）。

このとき、キャリブレーション回路６４は、トリミング信号、リミット信号(L=２)を上記動作で出力信号のカウント値が所定の値以上になったときの値を設定し、メモリに保持して、カウンタ６２はカウント動作を終了する。

そして、帰還信号を出力してPLLループをクローズドループに設定する。この状態で、PLLは収束期間に移行する。

なお、L=２は、分周器が誤動作しない動作限界よりも小さい値に設定する必要があり、所定の値Bを僅かに上回っていれば良い。

図１３Ｂに、本実施例に基いてトリミングされた自動調整位相同期回路（PLL）における周波数特性の一例を示す。

本実施例によれば、微細プロセスで顕著なプロセスばらつきや、環境変動による特性の変動が起こったとしても、PLLはキャリブレーションにより上限周波数が常にLに設定される。これにより、PLLの発振周波数が分周器の最高動作速度よりも高速になることはない。従って、分周器が正常に動作しないためにPLLがロックしない、という事態の発生は避けられる。

また、PLLの周波数特性の感度と上限周波数とは、個別に設定できる。そのため、例えば、PLLの雑音やロックアップ時間に配慮して周波数特性の感度を設定したのち、この周波数特性の感度に対して所定の上限周波数を設定することで、低周波から高周波まで広い周波数範囲の信号に対して所望の特性を満足するPLLを提供できる。

なお、VCOの周波数特性の感度と上限周波数の設定の順序は、図１１の例に限定されるものではなく、VCOの上限周波数を設定した後、周波数特性の感度を決定するように順序を逆にしても良い。

このように、本実施例によれば、VCOの周波数特性の感度と上限周波数を自動調整する位相同期回路で、かつ、VCOは上限周波数を論理回路の最高動作周波数よりも低い値に設定することにより、微細プロセスで顕著なプロセスばらつきや、環境変動、による特性の変動が起こったとしても、低周波から高周波まで広い周波数範囲の信号に対して所望の特性を満足するPLLを量産し安価に提供することが可能となる。

なお、本実施例に関して、分周器やVCOの具体的な構成は、以下に一例を述べるように種々の変形が可能である。

［変形例１］
実施例１の変形例として、図１４に、分周器６の第２の構成例を示す。第２の分周器６は、VCO８の出力信号を入力して分周結果を出力するプリスケーラ６３と、プリスケーラ６３の分周結果と基準信号と選択信号を入力して帰還信号とカウント結果（N）を出力するカウンタ６２と、カウント結果を入力して、カウント結果から選択信号、トリミング信号、リミット信号を出力するキャリブレーション回路６４から成る。

第２の分周器６の動作は第１の分周器６と同様である。第２の分周器は、カウンタ６２の最高動作速度がVCO８の出力信号周波数よりも低いときに、高速分周器であるプリスケーラ６３によって周波数を落としてからカウンタ６２に信号を入力するために用いる構成である。

［変形例２］
実施例１の電流コンパレータの他の変形例を図１５〜図１７で説明する。まず、図１５で電流コンパレータ８１１の第２の構成例を示す。電流コンパレータ８１１の第２の構成例は、トリミングPMOSトランジスタ８１１aと、PMOSトランジスタ８１１b〜８１１dと、トリミングNMOSトランジスタ８１１eから成る。

ここで、図１６にトリミングPMOSトランジスタの構成例を示す。トリミングPMOSトランジスタはPMOSトランジスタ８１１a１、８１１a２とセレクタ８１１a３から成る。

入力信号はセレクタ８１１a３を介してPMOSトランジスタ８１１a１、８１１a２に入力される。リミット信号Lはセレクタ８１１a３の選択信号になっており、図１５の実施例では、L=0ではセレクタは全てオフになりPMOSトランジスタ８１１a１、８１１a２は選択されない。L=1でPMOSトランジスタ８１１a１が選択され、PMOSトランジスタ８１１a２は選択されない。L=2でPMOSトランジスタ８１１a２が選択され、PMOSトランジスタ８１１a１は選択されない。L=３でPMOSトランジスタ８１１a１、８１１a２ともに選択される、という動作を行う。

この動作を実現するためのセレクタ８１１a３の構成例を図１７に示す。セレクタ８１１a３は、インバータ８１１a３１と、NMOSトランジスタ８１１a３２とPMOSトランジスタ８１１a３２、８１１a３３から成る。セレクタ８１１a３はスイッチになっており、リミット信号Lはハイの時、入力信号を出力して、リミット信号Lがロウの時、電源電圧を選択する。

トリミングNMOSトランジスタ８１１eは、前記第１の電流コンパレータ８１１のトリミングNMOSトランジスタ８１１８と同様の動作を行う。

基準電圧VLIMはPMOSトランジスタ８１１ｂのドレインに電流Ilimとして入力される。PMOSトランジスタ８１１ｂとトリミングPMOSトランジスタ８１１aはカレントミラーを形成しており、PMOSトランジスタ８１１ｂのドレイン電流がミラー比倍されてトリミングPMOSトランジスタ８１１aのドレイン電流となる。ここで、リミット信号Lはこのミラー比を変更することで、トリミングPMOSトランジスタ８１１aのドレイン電流を変更する。トリミングPMOSトランジスタ８１１aのトリミングNMOSトランジスタ８１１eのドレインの接続点で、電流の引き算が行われる。

トリミングNMOSトランジスタ８１１eのドレイン電流がトリミングPMOSトランジスタ８１１aのドレイン電流より小さいとき、PMOSトランジスタ８１１cはオフして、PMOSトランジスタ８１１ｄもオフする。

一方、トリミングNMOSトランジスタ８１１eのドレイン電流がトリミングPMOSトランジスタ８１１aのドレイン電流より大きいとき、トリミングNMOSトランジスタ８１１eのドレイン電流とトリミングPMOSトランジスタ８１１aのドレイン電流の差分電流がPMOSトランジスタ８１１cに流れる。PMOSトランジスタ８１１c、８１１ｄはミラー比１：１でカレントミラーを形成しており、PMOSトランジスタ８１１ｄのドレイン電流は、上記差分電流が流れ、判定電圧Voとして出力される。

［変形例３］
実施例１の電圧電流変換回路の他の変形例を図１８〜図２０で説明する。まず、図１８に電圧電流変換回路８１の第２の構成例を示す。第２の電圧電流変換回路８１は制御電圧とトリミング信号とリミット信号と基準電圧を入力して変換電圧と判定電圧を出力する電流コンパレータ８１３と、判定電圧と変換電圧を入力して、制御信号として出力する電流減算器８１４から成る。

以下に、第２の電圧電流変換回路８１の動作を説明する。
電流コンパレータ８１１の基本動作は、制御電圧と基準電圧を比較して、
Vc > VLIM のとき、Vo＝Vc−VLIM
Vc < VLIM のとき、Vo＝0
を出力する。

トリミング信号は上記比較動作時の制御電圧Vcの値を調整する。一方、リミット信号は上記比較動作時の基準電圧VLIMの値を調整する。

図１９に電流コンパレータ８１３の構成例を示す。電流コンパレータ８１３はPMOSトランジスタ８１３１〜８１３２と、NMOSトランジスタ８１３５〜８１３６と、トリミングNMOSトランジスタ８１３３〜８１３４から成る。

制御電圧VcはトリミングNMOSトランジスタ８１３３のゲートに入力される。

トリミングNMOSトランジスタ８１３３は、前記電流コンパレータ８１１のトリミングNMOSトランジスタ８１１８と同様の動作を行う。PMOSトランジスタ８１３１、８１３２はカレントミラーになっており、IcをPMOSトランジスタ８１３２のドレイン電流に伝達する。基準電圧VLIMはNMOSトランジスタ８１３５のドレインに電流Ilimとして入力される。NMOSトランジスタ８１３５とトリミングNMOSトランジスタ８１３４はカレントミラーを形成しており、NMOSトランジスタ８１３５のドレイン電流がミラー比倍されてトリミングNMOSトランジスタ８１３４のドレイン電流となる。ここで、リミット信号Lはこのミラー比を変更することで、トリミングNMOSトランジスタ８１３４のドレイン電流を変更する。PMOSトランジスタ８１３２のドレインとトリミングNMOSトランジスタ８１３４のドレインの接続点で、電流の引き算が行われる。

PMOSトランジスタ８１３２のドレイン電流がトリミングNMOSトランジスタ８１３４のドレイン電流より小さいとき、PMOSトランジスタ８１３２のドレイン電流は全てトリミングNMOSトランジスタ８１３４のドレインに流れて、NMOSトランジスタ８１３６には流れない。よって、NMOSトランジスタ８１３６はオフする。

一方、PMOSトランジスタ８１３２のドレイン電流がトリミングNMOSトランジスタ８１３４のドレイン電流より大きいとき、PMOSトランジスタ８１３２のドレイン電流はトリミングNMOSトランジスタ８１３４のドレインに流れて、両者の差分電流がNMOSトランジスタ８１１３６に流れ、判定電圧Voとして出力される。

また、PMOSトランジスタ８１３１のドレイン電圧は変換電圧Vcpとして出力される。

図２０に、図１８の電圧電流変換回路８１の第２の構成例で用いられている電流減算器８１４の構成例を示す。電流減算器８１４はPMOSトランジスタ８１４１、８１４２とNMOSトランジスタ８１４３、８１４４、８１４５から構成されている。

NMOSトランジスタ８１４３のゲートに前記判定電圧Voが入力される。PMOSトランジスタ８１４１のゲートに前記変換電圧Vcpが入力される。NMOSトランジスタ８１４３のドレインはPMOSトランジスタ８１４１と接続されている。接続点では、電流の引き算が行われている。今、ここで、NMOSトランジスタ８１４３のドレイン電流をIc、PMOSトランジスタ８１４１のドレイン電流をIc-Ilimとすると、NMOSトランジスタ８１４４のドレイン電流は、Ic-(Ic-Ilim)=Ilimとなる。一方、判定電圧Voが０のときは、NMOSトランジスタ８１４４のドレイン電流は、Ic-(０)=Icとなる。

上述した電流コンパレータ８１３、電流減算器８１４によって、リミット機能を備え、かつ、上記トリミング動作を実現するVCO８を実現することが可能となる。

［変形例４］
実施例１の電圧電流変換回路の他の変形例を図２１〜図２２で説明する。まず、図２１で電圧電流変換回路８１の第３の構成例を示す。第３の電圧電流変換回路８１は制御電圧とトリミング信号とリミット信号と基準電圧を入力して判定電圧を出力する電流コンパレータ８１１と、判定電圧と制御電圧とトリミング信号を入力して、制御信号（Vp、Vn）として出力する電流減算器５３から成る。

図２２に、図２１の第３の電圧電流変換回路８１で用いられている電流減算器５３の構成例を示す。電流減算器５３は図１０に示す電流減算器８１２において制御電圧Vpと同じ電圧をNMOSトランジスタ５３４からも制御電圧Vnとして出力するためにPMOSトランジスタ５３３を備えた構成となっている。動作は前記電流減算器８１２と同様である。

［変形例５］
実施例１の他の変形例を図２３〜図２４で説明する。まず、図２３で電圧電流変換回路８１の第４の構成例を示す。第４の電圧電流変換回路８１は制御電圧とトリミング信号とリミット信号と基準電圧を入力して変換電圧と判定電圧を出力する電流コンパレータ８１３と、判定電圧と変換電圧を入力して、制御信号（Vp、Vn）として出力する電流減算器８１５から成る。

図２４に、図２３の第４の電圧電流変換回路８１で用いられている電流減算器８１５の構成例を示す。電流減算器８１５は、図２０に示す電流減算器８１４において制御電圧Vpと同じ電圧をNMOSトランジスタ８１５７からも制御電圧Vnとして出力するためにPMOSトランジスタ８１５３を備えた構成となっている。動作は前記電流減算器８１４と同様である。

次に、本発明の第２の実施形態（実施例２）について図２５〜図３２を参照しながら詳細に説明する。

まず、本発明に係る位相同期回路（PLL）の一実施例について説明する。図２５に、本実施形態におけるPLLの構成を示す。

本実施形態のPLLは、
基準信号（Fref）と帰還信号（Fb）を入力して位相比較信号を出力する位相周波数比較器１と、
前記位相比較信号を入力してパルス信号を出力するチャージポンプ２と、
前記パルス信号を直流信号にするループフィルタ３と、
前記直流信号と第１の参照電圧（VREF1）と第２の参照電圧（VREF２）とを選択信号（S）によって選択して制御電圧（Vc）として出力するセレクタ７と、
前記制御電圧と基準電圧（VLIM）とトリミング信号（T）とリミット信号（L）とゲイン信号（G）を入力して、前記制御電圧に応じて出力信号（Fvco）の周波数を変え、出力信号の上限周波数を制限できるとともに、トリミング信号によって制御電圧に対して出力する出力信号の周波数感度と、リミット信号によって出力信号の上限周波数と、ゲイン信号によって上限周波数制限特性を変えることができる電圧制御発振器（VCO）aと、
前記出力信号と前記基準信号を入力して出力信号を分周して前記帰還信号を出力するとともに、前記出力信号から前記選択信号と前記トリミング信号と前記リミット信号と前記ゲイン信号を出力する分周器９、
から構成される。

図２６に、分周器９の第１の構成例を示す。分周器９は、VCOaの出力信号と基準信号と選択信号を入力して帰還信号とカウント結果（N）を出力するカウンタ（分周ユニット）６２と、カウント結果を入力して、カウント結果から選択信号、トリミング信号、リミット信号、ゲイン信号を出力するキャリブレーション回路（キャリブレーションユニット）９１から成る。

本実施形態のPLLは、VCOaの周波数特性が調整されるキャリブレーション期間と、VCOa調整終了後の通常PLLの収束動作を行うPLL収束機関の２つの動作状態をとる。

まず、キャリブレーション期間について説明する。キャリブレーション期間では、VCOaの出力信号が所定の周波数を満たすまで判定が繰り返されてトリミング信号、リミット信号、ゲイン信号が更新される。この動作について詳しく説明する。

キャリブレーションが開始されると、選択信号がS=1となり、分周器９は帰還信号を出力しなくなり、セレクタ７は第１の参照電圧を選択してPLLループをオープンループする。また、トリミング信号、リミット信号、ゲイン信号をリセットして、それぞれ、T=0、L=X、G=Xとする。この状態で、分周器９は出力信号の周波数の判定を開始する。

分周器９は出力信号の周波数が所定の周波数以下であると判断すると、トリミング信号を更新して、T=1として再度出力信号の周波数を判定する。分周器９は出力信号の周波数が所定の周波数以上になるまで、トリミング信号を更新する。

トリミング信号を更新して、出力信号が所定の周波数以上に設定されたら、次に、分周器９はトリミング信号を上記動作で出力信号の周波数が所定の周波数以上になったときの値を設定して、リミット信号をL=0にリセットする。この状態で、分周器９は出力信号の周波数の判定を開始する。

分周器９は出力信号の周波数が所定の周波数以下であると判断すると、リミット信号を更新して、L=1として再度出力信号の周波数を判定する。分周器９は出力信号の周波数が所定の周波数以上になるまで、リミット信号を更新する。

リミット信号を更新して、出力信号が所定の周波数以上に設定されたら、このときのカウント値をN1として記憶しておく。また、分周器９は選択信号を更新して、S=２とする。

このとき、セレクタ７は第２の参照電圧を選択する。さらに、分周器９はトリミング信号を上記動作で出力信号の周波数が所定の周波数以上になったときの値を設定して、リミット信号を上記動作で出力信号の周波数が所定の周波数以上になったときの値を設定してゲイン信号はG=Xにリセットして、帰還信号は出力をしない状態とする。この状態で、分周器９は出力信号の周波数の判定を開始する。

分周器９は出力信号の周波数が所定の周波数以下であると判断すると、リミット信号を更新して、L=L+1として再度出力信号の周波数を判定する。分周器９は出力信号の周波数が所定の周波数以上になるまで、リミット信号を更新する。

リミット信号を更新して、出力信号が所定の周波数以上に設定されたら、次に、このときのカウント値N2と上記記憶したカウント値N1を比較する。比較結果がN2＜N1のとき、ゲイン信号を更新して、G=X-1とする。比較結果がN2＞N1となるまでゲイン信号の更新を行い、比較結果がN2＞N1となれば、分周器９は選択信号をリセットして、S=０とする。

このとき、セレクタ７はループフィルタを選択して、分周器９はトリミング信号、リミット信号、ゲイン信号は上記動作で出力信号の周波数が所定の周波数以上になったときの値を設定して、帰還信号を出力してPLLループをクローズドループに設定する。この状態で、PLLは収束期間に移行する。

次に、上記動作を実現するVCOaの構成と動作を説明する。
図２７にVCOaの第１の構成例を示す。VCOaは制御電圧とトリミング信号とリミット信号と基準電圧を入力して制御信号を出力する電圧電流変換回路a1と、制御信号によって遅延量を調整して出力信号の周波数を制御する電流制御発振器（ICO）５２から成る。ICO５２は、制御信号で遅延量を調整できる遅延回路５２１をリング状に接続したリング発振器で構成され、差動信号をシングル信号に変換する差動シングル変換器５２２をリング発振器の出力に接続されている。遅延回路５２１は、例えば、図５に示す回路構成をとるものが用いられる。

図２８に、電圧電流変換回路a１の第１の構成例を示す。電圧電流変換回路a１は制御電圧とトリミング信号とリミット信号と基準電圧を入力して判定電圧を出力する電流コンパレータa１１と、判定電圧と制御電圧とトリミング信号を入力して、制御信号として出力する電流減算器８１２から成る。

以下に、電圧電流変換回路a１の動作を説明する。
電流コンパレータa１１の基本動作は、制御電圧と基準電圧を比較して、
Vc > VLIM のとき、Vo＝Vc−VLIM
Vc < VLIM のとき、Vo＝0
を出力する。

トリミング信号は上記比較動作時の制御電圧Vcの値を調整する。リミット信号は上記比較動作時の基準電圧VLIMの値を調整する。ゲイン信号は判定電圧Voの特性を調整する。

図２９に電流コンパレータa１１の第１の構成例を示す。電流コンパレータa１１はPMOSトランジスタa１１１〜a１１３と、トリミングPMOSトランジスタa１１４と、NMOSトランジスタa１１５〜a１１７と、トリミングNMOSトランジスタa１１８〜a１１９から成る。

制御電圧Vcは、トリミングNMOSトランジスタa１１８のゲートに入力される。

図２９のトリミングNMOSトランジスタa１１８では、入力された制御電圧Vcを電流に変換して出力し、トリミング信号Tの大きさによって、その変換する値を変えることができる。

図２９の電流コンパレータ８１１の第１の構成例では、制御電圧VcがトリミングNMOSトランジスタ８１１８に入力されて電流Icを生成する。ここで、トリミング信号TによってIcは大きさを調整することが可能である。PMOSトランジスタa１１１、a１１２はカレントミラーになっており、IcをPMOSトランジスタa１１２のドレイン電流に伝達する。基準電圧VLIMはNMOSトランジスタa１１５のドレインに電流Ilimとして入力される。NMOSトランジスタa１１５とトリミングNMOSトランジスタa１１９はカレントミラーを形成しており、NMOSトランジスタa１１５のドレイン電流がミラー比倍されてトリミングNMOSトランジスタa１１９のドレイン電流となる。ここで、リミット信号Lはこのミラー比を変更することで、トリミングNMOSトランジスタa１１９のドレイン電流を変更する。PMOSトランジスタa１１２のドレインとトリミングNMOSトランジスタa１１９のドレインの接続点で、電流の引き算が行われる。

PMOSトランジスタa１１２のドレイン電流がトリミングNMOSトランジスタa１１９のドレイン電流より小さいとき、PMOSトランジスタa１１２のドレイン電流は全てトリミングNMOSトランジスタa１１９のドレインに流れて、NMOSトランジスタa１１６には流れない。よって、NMOSトランジスタa１１６はオフして、NMOSトランジスタa１１７、PMOSトランジスタa１１３、トリミングPMOSトランジスタa１１４もオフする。

一方、PMOSトランジスタa１１２のドレイン電流がトリミングNMOSトランジスタa１１９のドレイン電流より大きいとき、PMOSトランジスタa１１２のドレイン電流はトリミングNMOSトランジスタa１１９のドレインに流れて、両者の差分電流がNMOSトランジスタa１１６に流れる。NMOSトランジスタa１１６、a１１７はミラー比１：１でカレントミラーを形成しており、NMOSトランジスタa１１７のドレイン電流は、上記差分電流が流れる。PMOSトランジスタa１１３とトリミングPMOSトランジスタa１１４はカレントミラーを形成しており、PMOSトランジスタa１１３のドレイン電流がミラー比倍されてトリミングPMOSトランジスタa１１４のドレイン電流となる。ここで、ゲイン信号Gはこのミラー比を変更することで、トリミングPMOSトランジスタa１１４のドレイン電流を変更する。

トリミングPMOSトランジスタa１１４のドレイン電流が判定電圧Voとして出力される。

次に、図３０〜図３２で、第2の実施例の動作について、詳細に説明する。
まず、図３０に、上記分周器６の動作を説明するためのシーケンスを示す。
キャリブレーションが開始されると、選択信号がS=1となり、分周器９は帰還信号を出力しなくなる。また、トリミング信号、リミット信号、ゲイン信号をリセットして、それぞれ、T=0、L=X、G=Xとする(Ｓ２００)。この状態で、この状態で、カウンタ６２はカウント区間内で出力信号のカウントを開始する(Ｓ２０１)。

カウント結果を入力されたキャリブレーション回路９１は、判定を行う(Ｓ２０２)。すなわち、図３１Ａに示すように、第１の参照電圧(VREF1）において、トリミング信号T に対応するVCOaの出力周波数が所定の値Aを超えているかを、判定する。

キャリブレーション回路９１は、カウント結果Nが所定の値A以下であると判断すると、トリミング信号を更新して、T=T+1を出力して(Ｓ２０３)、再度カウントを行う。カウント結果Nが所定の値A以上になるまで、トリミング信号を更新する(Ｓ２０１〜Ｓ２０３)。

トリミング信号を更新して、カウント結果Nが所定の値A以上に設定されたら、次に、分周器９はトリミング信号を上記動作で出力信号の周波数が所定の周波数以上になったときの値を設定し、この値をメモリに保持する (Ｓ２０４) 。そして、リミット信号をL=0にリセットする。この状態で、分周器９は出力信号の周波数の判定を開始する(Ｓ２０５)。

キャリブレーション回路９１は、カウント結果Nが所定の値A以下であると判断すると(Ｓ２０６)、次に、リミット信号を更新して、L=1として再度出力信号の周波数を判定する(Ｓ２０７)。分周器９は出力信号の周波数が所定の値A以上になるまで、リミット信号を更新する(Ｓ２０５〜Ｓ２０７)。すなわち、図３１Bに示すように、第2の参照電圧(VREF2）において、リミット信号L に対応するVCOaの出力周波数が所定の値Aを超えているかを、判定する。

リミット信号を更新して、出力信号が所定の周波数以上に設定されたら、このときのカウント値をN1として記憶しておく。また、分周器９は選択信号を更新して、S=２とする。このとき、分周器９はトリミング信号を上記動作で出力信号の周波数が所定の周波数以上になったときの値（Ｔ）を設定し、リミット信号を上記動作で出力信号の周波数が所定の周波数以上になったときの値（Ｌ）を設定し、ゲイン信号はG=Xにリセットして、帰還信号は出力をしない状態とする(Ｓ２１０)。

この状態で、分周器９は出力信号の周波数の判定を開始する(Ｓ２１１)。すなわち、図３２に示すように、第2の参照電圧(VREF2）において、ゲイン信号はG に対応するVCOaの出力周波数が所定の値Bを超えているかを、判定する。

キャリブレーション回路９１は、カウント結果Nが所定の値B以下であると判断すると、リミット信号を更新して、L=L+1として再度出力信号の周波数を判定する。分周器９は出力信号の周波数が所定の値B以上になるまで、リミット信号を更新する(Ｓ２１１〜Ｓ２１３)。

リミット信号を更新して、出力信号が所定の値B以上に設定されたら、次に、このときのカウント値N2と上記記憶したカウント値N1を比較する(Ｓ２１４)。比較結果がN2＜N1のとき、ゲイン信号を更新して、G=X-1とする(Ｓ２１５)。比較結果がN2＞N1となるまでゲイン信号の更新を行い(Ｓ２１１〜Ｓ２１５)、比較結果がN2＞N1となれば、分周器９は選択信号をリセットして、S=０とする(Ｓ２１６)。

このとき、セレクタ７はループフィルタを選択して、分周器６はトリミング信号、リミット信号、ゲイン信号は上記動作で出力信号の周波数が所定の周波数以上になったときの値を設定して、帰還信号を出力してPLLループをクローズドループに設定する。この状態で、PLLは収束期間に移行する。

本実施例によれば、VCOの周波数感度と上限周波数を自動調整する位相同期回路で、かつ、VCOは上限周波数を論理回路の最高動作周波数よりも低い値に設定することにより、微細プロセスで顕著なプロセスばらつきや、環境変動、による特性の変動が起こったとしても、低周波から高周波まで広い周波数範囲の信号に対して所望の特性を満足するPLLを量産し安価に提供することが可能となる。

［変形例６］
実施例２の変形例として、図３３に電流コンパレータa１１の第２の構成例を示す。電流コンパレータa１１の第２の構成例は、トリミングPMOSトランジスタa１１a、a１１bと、PMOSトランジスタa１１c〜a１１dと、トリミングNMOSトランジスタa１１eから成る。

トリミングNMOSトランジスタa１１eは、前記第１の電流コンパレータ８１１のトリミングNMOSトランジスタ８１１８と同様の動作を行う。

基準電圧VLIMはPMOSトランジスタa１１cのドレインに電流Ilimとして入力される。PMOSトランジスタa１１cとトリミングPMOSトランジスタa１１aはカレントミラーを形成しており、PMOSトランジスタa１１cのドレイン電流がミラー比倍されてトリミングPMOSトランジスタa１１aのドレイン電流となる。ここで、リミット信号Lはこのミラー比を変更することで、トリミングPMOSトランジスタa１１aのドレイン電流を変更する。トリミングPMOSトランジスタa１１aのトリミングNMOSトランジスタa１１eのドレインの接続点で、電流の引き算が行われる。

トリミングNMOSトランジスタa１１eのドレイン電流がトリミングPMOSトランジスタa１１aのドレイン電流より小さいとき、PMOSトランジスタa１１dはオフして、トリミングPMOSトランジスタa１１bもオフする。

一方、トリミングNMOSトランジスタa１１eのドレイン電流がトリミングPMOSトランジスタa１１aのドレイン電流より大きいとき、トリミングNMOSトランジスタa１１eのドレイン電流とトリミングPMOSトランジスタa１１aのドレイン電流の差分電流がPMOSトランジスタa１１dに流れる。PMOSトランジスタa１１dとトリミングPMOSトランジスタa１１bはカレントミラーを形成しており、PMOSトランジスタa１１dのドレイン電流がミラー比倍されてトリミングPMOSトランジスタa１１ｂのドレイン電流となる。ここで、ゲイン信号Gはこのミラー比を変更することで、トリミングPMOSトランジスタa１１ｂのドレイン電流を変更する。

トリミングPMOSトランジスタa１１ｂのドレイン電流が判定電圧Voとして出力される。

電流減算器８１２は上述したもとの同様の構成を用いることで、リミット機能を備え、かつ、上記トリミング動作を実現するVCOaを実現することが可能となる。ゲイン信号による上限周波数特性を調整できることで、プロセスばらつきによる負のリミット特性になるために、PLLロック点が2点存在する不安定なロック動作に入ることを防ぐことが可能になる。

［変形例７］
実施例２の変形例を図３４〜図３５に示す。
まず、図３４に電圧電流変換回路a１の第２の構成例を示す。第２の電圧電流変換回路a１は制御電圧とトリミング信号とリミット信号と基準電圧を入力して変換電圧と判定電圧を出力する電流コンパレータ８１３と、ゲイン信号と判定電圧と変換電圧を入力して、制御信号として出力する電流減算器a１４から成る。

第２の電圧電流変換回路a１の動作は第１の電圧電流変換回路a１と同様であるため省略する。

図３５に、図３４の第２の電圧電流変換回路a１で用いられる電流減算器a13の構成例を示す。
電流減算器a１３はPMOSトランジスタa１３１、a１３２とトリミングNMOSトランジスタa１３３、NMOSトランジスタa１３４、a１３５から構成されている。

トリミングNMOSトランジスタa１３３のゲートに前記判定電圧Voが入力される。PMOSトランジスタa１３１のゲートに前記変換電圧Vcpが入力される。トリミングNMOSトランジスタa１３３のドレインはPMOSトランジスタa１３１と接続されている。接続点では、電流の引き算が行われている。今、ここで、NMOSトランジスタa１３３のドレイン電流をIc、PMOSトランジスタa１３１のドレイン電流をIc-Ilimとすると、NMOSトランジスタa１３４のドレイン電流は、Ic-(Ic-Ilim)=Ilimとなる。一方、判定電圧Voが０のときは、NMOSトランジスタa１３４のドレイン電流は、Ic-(０)=Icとなる。

トリミングNMOSトランジスタa１３３のドレイン電流はゲイン信号で調整できる。

上述した電流減算器a１３によって、リミット機能を備え、かつ、上記トリミング動作を実現するVCOaを実現することが可能となる。ゲイン信号による上限周波数特性を調整できることで、プロセスばらつきによる負のリミット特性になるために、PLLロック点が2点存在する不安定なロック動作に入ることを防ぐことが可能になる。

［変形例８］
実施例２の変形例として、図３６に、電圧電流変換回路a１の第３の構成例を示す。第３の電圧電流変換回路a１は制御電圧とトリミング信号とリミット信号とゲイン信号と基準電圧を入力して判定電圧を出力する電流コンパレータa１１と、判定電圧と制御電圧とトリミング信号を入力して、制御信号（Vp、Vn）として出力する電流減算器５３から成る。

［変形例９］
実施例２の変形例を図３７〜図３８で説明する。まず、図３７に、電圧電流変換回路a１の第４の構成例を示す。第４の電圧電流変換回路a１は制御電圧とトリミング信号とリミット信号と基準電圧を入力して変換電圧と判定電圧を出力する電流コンパレータ８１３と、ゲイン信号と判定電圧と変換電圧を入力して、制御信号（Vp、Vn）として出力する電流減算器a14から成る。

図３８に、電流減算器a14の回路図を示す。電流減算器a１５は、図３５に示す電流減算器a１３において制御電圧Vpと同じ電圧をNMOSトランジスタa１４７からも制御電圧Vnとして出力するためにPMOSトランジスタa１４３を備えた構成となっている。動作は前記電流減算器a１３と同様である。

［変形例１０］
図３９には、実施例２の変形例として、分周器９の第２の構成例を示す。第２の分周器９は、VCOaの出力信号を入力して分周結果を出力するプリスケーラ６３と、プリスケーラ６３の分周結果と基準信号と選択信号を入力して帰還信号とカウント結果（N）を出力するカウンタ６２と、カウント結果を入力して、カウント結果から選択信号、トリミング信号、リミット信号、ゲイン信号を出力するキャリブレーション回路９１から成る。

第２の分周器６の動作は第１の分周器９と同様である。第２の分周器は、カウンタ６２の最高動作速度がVCOaの出力信号周波数よりも低いときに、高速分周器であるプリスケーラ６３によって周波数を落としてからカウンタ６２に信号を入力するために用いる構成である。

次に、本発明に係る位相同期回路（PLL）の第３の実施形態（実施例３）について、図４０を参照しながら詳細に説明する。この実施形態は、分周ユニット（DIV）とキャリブレーションユニット（CAL）を別部材として設けた点に特徴がある。

図４０は、本実施形態におけるPLLの構成を示す図である。
本実施形態のPLLは、
基準信号（Fref）と帰還信号（Fb）を入力して位相比較信号を出力する位相周波数比較器１と、
前記位相比較信号を入力してパルス信号を出力するチャージポンプ２と、
前記パルス信号を直流信号にするループフィルタ３と、
前記直流信号と第１の参照電圧（VREF1）と第２の参照電圧（VREF２）とを選択信号（S）によって選択して制御電圧（Vc）として出力するセレクタ７と、
前記制御電圧と基準電圧（VLIM）とトリミング信号（T）とリミット信号（L）を入力して、前記制御電圧に応じて出力信号（Fvco）の周波数を変え、出力信号の上限周波数を制限できるとともに、トリミング信号によって制御電圧に対して出力する出力信号の周波数感度と、リミット信号によって出力信号の上限周波数を変えることができる電圧制御発振器（VCO）８と、
前記出力信号と前記基準信号を入力して出力信号を分周して前記帰還信号とカウント結果を出力する分周器（カウンタ）すなわち分周ユニット（DIV）６２と、
前記カウント結果から前記選択信号と前記トリミング信号と前記リミット信号を出力するキャリブレーション回路すなわちキャリブレーションユニット（CAL）６４、
から構成される。

本実施例によれば、VCOの周波数感度と上限周波数を自動調整する位相同期回路で、かつ、VCOは上限周波数を論理回路の最高動作周波数よりも低い値に設定することにより、微細プロセスで顕著なプロセスばらつきや、環境変動、による特性の変動が起こったとしても、低周波から高周波まで広い周波数範囲の信号に対して所望の特性を満足するPLLを量産し安価に提供することが可能となる。

本実施例のPLLの動作は、実施例１に示したPLLと同様である。
特に、本実施例では、キャリブレーション回路６４を個別に持つことで、高速論理部である分周器（カウンタ）６２と、低速論理部であるキャリブレーション回路６４をLSI内部で別の部分で持つことが可能になることから、レイアウト上融通が利きやすいPLLを構成することが可能となる。

本発明の第４の実施形態（実施例４）に係る位相同期回路（PLL）について、図４１を参照しながら詳細に説明する。図４１は、本実施形態におけるPLLの構成を示す図である。

本実施形態のPLLは、
基準信号（Fref）と帰還信号（Fb）を入力して位相比較信号を出力する位相周波数比較器１と、
前記位相比較信号を入力してパルス信号を出力するチャージポンプ２と、
前記パルス信号を直流信号にするループフィルタ３と、
前記直流信号と第１の参照電圧（VREF1）と第２の参照電圧（VREF２）とを選択信号（S）によって選択して制御電圧（Vc）として出力するセレクタ７と、
前記制御電圧と基準電圧（VLIM）とトリミング信号（T）とリミット信号（L）とゲイン信号（G）を入力して、前記制御電圧に応じて出力信号（Fvco）の周波数を変え、出力信号の上限周波数を制限できるとともに、トリミング信号によって制御電圧に対して出力する出力信号の周波数感度と、リミット信号によって出力信号の上限周波数と、ゲイン信号によって上限周波数制限特性を変えることができる電圧制御発振器（VCO）aと、
前記出力信号と前記基準信号を入力して出力信号を分周して前記帰還信号とカウント結果を出力する分周器（カウンタ）６２と、
前記カウント結果から前記選択信号と前記トリミング信号と前記リミット信号とゲイン信号を出力するキャリブレーション回路９１、
から構成される。

本実施例のPLLの動作は、実施例１に示したPLLと同様である。
本実施例によれば、VCOの周波数感度と上限周波数を自動調整する位相同期回路で、かつ、VCOは上限周波数を論理回路の最高動作周波数よりも低い値に設定することにより、微細プロセスで顕著なプロセスばらつきや、環境変動、による特性の変動が起こったとしても、低周波から高周波まで広い周波数範囲の信号に対して所望の特性を満足するPLLを安価に量産することが可能となる。

特に、本実施例は、キャリブレーション回路６４を個別に持つことで、高速論理部である分周器（カウンタ）６２と、低速論理部であるキャリブレーション回路９１をLSI内部で別の部分で持つことが可能になることから、レイアウト上融通が利きやすいPLLを構成することが可能となる。

本発明の第５の実施形態（実施例５）に係る位相同期回路（PLL）について、図４２を参照しながら詳細に説明する。図４２は、本実施形態におけるPLLの構成を示す図である。

本実施形態のPLLは、
基準信号（Fref）と帰還信号（Fb）を入力して位相比較信号を出力する位相周波数比較器１と、
前記位相比較信号を入力してパルス信号を出力するチャージポンプ２と、
前記パルス信号を直流信号にするループフィルタ３と、
前記直流信号と第１の参照電圧（VREF1）と第２の参照電圧（VREF２）と外部電圧１と外部電圧２を選択信号（S）によって選択して制御電圧（Vc）として出力するセレクタ７１と、
前記制御電圧と基準電圧（VLIM）とトリミング信号（T）とリミット信号（L）とゲイン信号（G）を入力して、前記制御電圧に応じて出力信号（Fvco）の周波数を変え、出力信号の上限周波数を制限できるとともに、トリミング信号によって制御電圧に対して出力する出力信号の周波数感度と、リミット信号によって出力信号の上限周波数と、ゲイン信号によって上限周波数制限特性を変えることができる電圧制御発振器（VCO）aと、
前記出力信号と前記基準信号を入力して出力信号を分周して前記帰還信号とカウント結果を出力する分周器（カウンタ）６２と、
前記カウント結果から前記選択信号と前記トリミング信号と前記リミット信号とゲイン信号を出力するキャリブレーション回路９１と、
LSI外部から手動トリミングと自動トリミングのモードを選択するモード選択信号（M）をキャリブレーション回路９１とセレクタ７１に出力するレジスタh、
から構成される。

本実施例のPLLの動作は、実施例２に示したPLLと同様である。
本実施例によれば、VCOの周波数感度と上限周波数を自動調整する位相同期回路で、かつ、VCOは上限周波数を論理回路の最高動作周波数よりも低い値に設定することにより、微細プロセスで顕著なプロセスばらつきや、環境変動、による特性の変動が起こったとしても、低周波から高周波まで広い周波数範囲の信号に対して所望の特性を満足するPLLを安価に量産することが可能となる。

特に、本実施例は、外部からモード選択信号を入力することで、手動トリミングと自動トリミングを選択してPLLの調整を行うことが可能となることが特徴である。

次に、本発明の第６の実施形態（実施例６）に係る位相同期回路（PLL）について、図４３を参照しながら詳細に説明する。図４３は、本実施形態におけるPLLの構成を示す図である。

本実施形態のPLLは、
基準信号（Fref）と帰還信号（Fb）を入力して位相比較信号を出力する位相周波数比較器１と、
前記位相比較信号を入力してパルス信号を出力するチャージポンプ２と、
前記パルス信号を直流信号にするループフィルタ３と、
前記直流信号と第１の参照電圧（VREF1）と第２の参照電圧（VREF２）とを選択信号（S）によって選択して制御電圧（Vc）として出力するセレクタ７と、
前記制御電圧と基準電圧（VLIM）とトリミング信号（T）とリミット信号（L）とゲイン信号（G）を入力して、前記制御電圧に応じて出力信号（Fvco）の周波数を変え、出力信号の上限周波数を制限できるとともに、トリミング信号によって制御電圧に対して出力する出力信号の周波数感度と、リミット信号によって出力信号の上限周波数と、ゲイン信号によって上限周波数制限特性を変えることができる電圧制御発振器（VCO）aと、
前記出力信号と前記基準信号と分周数（N）を入力して、入力された分周数に応じて出力信号を分周して前記帰還信号を出力するとともに、前記出力信号から前記選択信号と前記トリミング信号と前記リミット信号と前記ゲイン信号を出力する分周器kと、
前記基準信号を入力して、分周数変調信号（W）を出力する波形生成部iと、
前記分周数変調信号（W）を入力して、分周数変調信号を変調信号である前記分周数（N）として分周器kに出力する変調器j、から構成される。

本実施例の自動トリミング動作は実施例２に記載のPLLと同一であるため省略する。本実施例によれば、VCOの周波数感度と上限周波数を自動調整する位相同期回路で、かつ、VCOは上限周波数を論理回路の最高動作周波数よりも低い値に設定することにより、微細プロセスで顕著なプロセスばらつきや、環境変動、による特性の変動が起こったとしても、低周波から高周波まで広い周波数範囲の信号に対して所望の特性を満足するPLLを安価に量産することが可能となる。
特に、本実施例では、波形生成部i、変調器j、分周器kを持つことで、フラクショナルPLLや、スペクトラム拡散PLLを実現することができることを特徴とする。

図４４に、本発明の第７の実施形態（実施例７）に係るインタフェース装置を示す。本実施形態では、実施形態１〜６に示した位相同期回路がインタフェース装置に用いられる。すなわち、本実施形態では、上記位相同期回路を用いてシリアルパラレル変換装置に供給するクロック信号を生成する。

一般に、光ディスク装置やハードディスク装置等の記憶メディアをパーソナルコンピュータ等のコンピュータに接続するためのインタフェースとして、標準規格のＡＴＡ（Advanced Technology Attachment）がある。ＡＴＡを使用することにより、各種の記憶メディアが同じコマンドや制御ソフトウエアのもとで、コンピュータに接続される。本実施形態では、記憶メディアとして光ディスク装置が採り上げられ、同装置がホストコンピュータとＡＴＡ（ATAPI）で接続される。

図４４において、光ディスク装置は、
光ディスクeと、
光ディスクeに光ビームを照射してデータの読出、書込を行なう光ピックアップ（pick-up）dと、
光ピックアップdへの書込データ及び読出データの処理を行なう信号処理装置（READWRITE）b2と、
信号処理装置b2のデータをホストコンピュータ（ＨＯＳＴ）cへ入出力するためのＡＴＡインタフェース装置（ATAPI）b1と、
基準電圧を与える基準電圧生成器（BGR）b3と、
基準信号を与える水晶発振子f
を含んで構成される。

信号処理装置b2及びＡＴＡインタフェース装置b1は、それぞれ半導体集積回路装置によって構成することが可能である。

以下にＡＴＡインタフェース装置b1について説明する。

シリアライザb14は、信号処理装置b2から送信データを、第２のPLL（b15）から入力されたクロック（CLK）を入力され、送信信号（RX）をホストコンピュータcに出力する。

ホストコンピュータcの送信信号（TX）を受信したクロックデータリカバリ（CDR）ｂ１は、第１のPLL（b13）からクロック（CLK）を入力されて、再生データ（DATA）と再生クロック（CLK）を生成してデシリアライザ（DES）ｂ１１に出力する。デシリアライザｂ１１は、再生データ（DATA）と再生クロック（CLK）から受信データを生成して信号処理装置b2に出力する。

ここで、第１、第２のＰＬＬ(b１３)、(b15)には、実施形態１〜６に示したPLLを用いることができる。基準信号は水晶発振子fから入力され、第１の参照電圧、基準電圧は基準電圧生成器b3から与えられる。第２の参照電圧は、基準電圧生成器b3から与えられても良いが、電源電圧を用いることが最適である。

本実施例によれば、微細プロセスで顕著なプロセスばらつきや、環境変動による特性の変動が起こったとしても、インタフェース装置内のPLLはキャリブレーションにより上限周波数が常にLに設定されるので、分周器が正常に動作しないためにPLLがロックしない、という事態の発生は避けられる。

また、第１、第２のＰＬＬの周波数特性の感度と上限周波数とは、いずれも個別に設定できる。そのため、例えば、図４５に示すように、第１、第２のＰＬＬに対して個々に雑音やロックアップ時間に配慮して周波数特性の感度T21、T22を設定したのち、これらの周波数特性の感度に対して所定の上限周波数L21、L22を設定することで、低周波から高周波まで広い周波数範囲の信号に対して所望の特性を満足するインタフェース装置を提供できる。

このように、本実施例によれば、微細プロセスで顕著なプロセスばらつきや、環境変動、による特性の変動が起こったとしても、低周波から高周波まで広い周波数範囲の信号に対して所望の特性を満足するインタフェース装置を量産し安価に提供することが可能となる。

なお、本実施形態では、メディア側が光ディスク装置、ホスト側がホストコンピュータであるが、本発明はそのような組合せに限定されない。例えば、メディア側がハードディスク装置等の記憶メディア一般、ホスト側がネットワークサーバ、ＤＶＤ（Digital Versatile Disk）レコーダ等の組合せに適用可能である。

図４６に、本発明の第８の実施形態（実施例８）に係る記録再生装置の構成例を示す。本実施形態では、実施形態１〜６の位相同期回路が記録再生装置に用いられる。本実施形態の記録再生装置は、論理回路に供給するクロック信号を上記実施形態１〜６の位相同期回路を用いて生成する。

一般に、光ディスク装置やハードディスク装置等の記憶メディアをパーソナルコンピュータ等のコンピュータに接続するためのインタフェースとして、標準規格のＡＴＡ（Advanced Technology Attachment）がある。ＡＴＡを使用することにより、各種の記憶メディアが同じコマンドや制御ソフトウエアの基で、コンピュータに接続される。本実施形態では、記憶メディアとして光ディスク装置が採り上げられ、同装置がホストコンピュータとＡＴＡで接続される。

図４６において、光ディスク装置は、光ディスクeと、光ディスクeに光ビームを照射してデータの読出、書込を行なう光ピックアップ（pick-up）dと、光ピックアップdへの書込データの処理を行う書込み論理回路（LOGIC）b21と書込み倍速を決定するPLLｂ２２、及び読出データの処理を行なう読込み論理回路（LOGIC）b23と読込み倍速を決定する信号処理回路（PRML）、信号処理装置b２のデータをホストコンピュータ（ＨＯＳＴ）ｂ１へ入出力するためのＡＴＡインタフェース装置ｂ１とを含んで構成される。信号処理装置ｂ２、及びＡＴＡインタフェース装置ｂ１は、それぞれ半導体集積回路装置によって構成することが可能である。

以下に信号処理装置ｂ２について説明する。
インターフェース装置ｂ１から入力された信号は書込み論理回路ｂ２１で処理されて光ピックアップdに出力される。このとき、書込み論理回路の処理クロックをPLLｂ２２が生成する。

一方、光ピックアップから出力された読込みデータを入力された読込み論理回路は、信号を処理してインターフェース装置ｂ１に信号を出力する。このとき、読込み論理回路の処理クロックを信号処理回路ｂ２４が生成する。

ここで、ＰＬＬb２２には、実施形態１〜６に示したPLLを用いることができる。基準信号は水晶発振子fから入力され、第１の参照電圧、基準電圧は基準電圧生成器b3から与えられる。第２の参照電圧は、基準電圧生成器b3から与えても良いが、電源電圧を用いることが最適である。

本実施例によれば、微細プロセスで顕著なプロセスばらつきや、環境変動による特性の変動が起こったとしても、記録再生装置のPLLはキャリブレーションにより上限周波数が常にLに設定されるので、分周器が正常に動作しないためにPLLがロックしない、という事態の発生は避けられる。

また、PLLの周波数特性の感度と上限周波数とは、個別に設定できる。そのため、例えば、PLLの雑音やロックアップ時間に配慮して周波数特性の感度を設定したのち、この周波数特性の感度に対して所定の上限周波数を設定することで、低周波から高周波まで広い周波数範囲の信号に対して所望の特性を満足する記録再生装置を提供できる。

このように、本実施例によれば、PLLのVCOの周波数感度と上限周波数を自動調整する位相同期回路で、かつ、VCOは上限周波数を論理回路の最高動作周波数よりも低い値に設定することにより、微細プロセスで顕著なプロセスばらつきや、環境変動、による特性の変動が起こったとしても、低周波から高周波まで広い周波数範囲の信号に対して所望の特性を満足する記録再生装置を量産し安価に提供することが可能となる。

なお、本実施形態では、メディア側が光ディスク装置、ホスト側がホストコンピュータであるが、本発明はそのような組合せに限定されない。例えば、メディア側がハードディスク装置等の記憶メディア一般、ホスト側がネットワークサーバ、ＤＶＤ（Digital Versatile Disk）レコーダ等の組合せに適用可能である。

本発明に係る自動調整位相同期回路の実施形態１を説明するためのブロック図。 図１の自動調整位相同期回路で用いられている分周器の第１の構成例を説明するためのブロック図。 図２の分周器で用いられているキャリブレーション回路の構成例を説明するためのブロック図。 図１の自動調整位相同期回路で用いられている電圧制御発振器の第１の構成例を説明するためのブロック図。 図４の遅延回路の構成例を示すブロック図。 図４の電圧制御発振器で用いられている電圧電流変換回路の第１の構成例を説明するためのブロック図。 図６の電圧電流変換回路で用いられている電流コンパレータの第１の構成例を説明するための回路図。 図７の第１の電流コンパレータで用いられているトリミングNMOSの構成例を説明するための回路図。 図８のトリミングNMOSで用いられているセレクタの構成例を説明するための回路図。 図６の電圧電流変換回路で用いられている電流減算器の第１の構成例を説明するための回路図。 図１の自動調整位相同期回路の動作のシーケンスを説明するためのトリミングフロー。 図１の自動調整位相同期回路におけるトリミング信号による電圧制御発生器の周波数感度のトリミング方法を説明するための図。 図１の自動調整位相同期回路におけるトリミング信号による電圧制御発生器の周波数感度のトリミング方法を説明するための図。 図１の自動調整位相同期回路におけるリミット信号による電圧制御発生器の上限周波数のトリミング方法を説明するための図。 本実施例に基いてトリミングされた自動調整位相同期回路（PLL）における周波数特性の一例を示す図。 図１の自動調整位相同期回路で用いられている分周器の第２の構成例を説明するためのブロック図。 図６の電圧電流変換回路で用いられている電流コンパレータの第２の構成例を説明するための回路図。 図１５の第２の電流コンパレータで用いられているトリミングPMOSトランジスタの構成例を説明するための回路図。 図１６のトリミングPMOSトランジスタで用いられているセレクタの構成例を説明するための回路図。 図４の電圧制御発振器で用いられている電圧電流変換回路の第２の構成例を説明するためのブロック図。 図１８の第２の電圧電流変換回路で用いられている電流コンパレータの構成例を説明するための回路図。 図１８の第２の電圧電流変換回路で用いられている電流減算器の構成例を説明するための回路図。 図４の電圧制御発振器で用いられている電圧電流変換回路の第３の構成例を説明するためのブロック図。 図２１の第３の電圧電流変換回路で用いられている電流減算器の構成例を説明するための回路図。 図４の電圧制御発振器で用いられている電圧電流変換回路の第４の構成例を説明するためのブロック図。 図２３の電圧電流変換回路で用いられている電流減算器の構成例を説明するための回路図。 本発明に係る自動調整位相同期回路の実施形態２を説明するためのブロック図。 図２５の自動調整位相同期回路で用いられている分周器の第１の構成例を説明するためのブロック図。 図２５の自動調整位相同期回路で用いられている電圧制御発振器の第１の構成例を説明するためのブロック図。 図２７の電圧制御発振器で用いられている電圧電流変換回路の第１の構成例を説明するためのブロック図。 図２８の第１の電圧電流変換回路で用いられている電流コンパレータの第１の構成例を説明するための回路図。 図２５の自動調整位相同期回路の動作のシーケンスを説明するためのトリミングフロー。 図２５の自動調整位相同期回路におけるトリミング信号による電圧制御発生器の周波数感度のトリミング方法を説明するための図。 図２５の自動調整位相同期回路におけるリミット信号による電圧制御発生器の上限周波数のトリミング方法を説明するための図。 図２５の自動調整位相同期回路におけるリミット信号による電圧制御発生器のゲインのトリミング方法を説明するための図。 図２９の第１の電圧電流変換回路で用いられている電流コンパレータの第２の構成例を説明するための回路図。 図２７の電圧制御発振器で用いられている電圧電流変換回路の第２の構成例を説明するためのブロック図。 図３４の電圧電流変換回路で用いられている電流減算器の構成例を説明するための回路図。 図２７の電圧制御発振器で用いられている電圧電流変換回路の第３の構成例を説明するためのブロック図。 図２７の電圧制御発振器で用いられている電圧電流変換回路の第４の構成例を説明するためのブロック図。 図３７の電圧電流変換回路で用いられている電流減算器の構成例を説明するための回路図。 図２５の自動調整位相同期回路で用いられている分周器の第２の構成例を説明するためのブロック図。 本発明に係る自動調整位相同期回路の実施形態３を説明するためのブロック図。 本発明に係る自動調整位相同期回路の実施形態４を説明するためのブロック図。 本発明に係る自動調整位相同期回路の実施形態５を説明するためのブロック図。 本発明に係る自動調整位相同期回路の実施形態６を説明するためのブロック図。 本発明に係る自動調整位相同期回路を用いたインターフェース装置の実施形態を説明するためのブロック図。 図４４のインターフェース装置におけるリミット信号による電圧制御発生器のトリミング方法を説明するための図。 本発明に係る自動調整位相同期回路を用いた記録再生装置を説明するためのブロック図。

符号の説明

１・・・位相周波数比較器、
２・・・チャージポンプ
３・・・ループフィルタ
４、５１１１、７、８１１a３・・・セレクタ
５、８、a・・・電圧制御発振器
５１、５３、８１、a１・・・電圧電流変換器
５２、５４・・・電流制御発振器
８１１a、a１１４、a１１a、a１１b・・・トリミングPMOSトランジスタ
５１１、５３１、８１１８、８１１９、８１２２、８１１e、８１３３、８１３４、a１１８、a１１９、a１１e、a１３３、a１４４・・・トリミングNMOSトランジスタ
５２１、５４１・・・遅延器
５１１１２、５１２、５２１１、５２１２、５２１３、５２１４、５２１５、５４１１、５４１２、５４１３、５４１４、５４１５、５４１９、５４１a、５４１ｂ、５４１ｃ、５３２、５３３、８１１１、８１１２、８１１３、８１１４、８１１a１、８１１a２、８１１a３３、８１１a３４、８１１b、８１１c、８１１d、８１２１、８１３１、８１３２、８１４１、８１４２、８１５１、８１５２、８１５３、a１１１、a１１２、a１１３、a１１c、a１１d、a１３１、a１３２、a１４１、a１４２、a１４３・・・PMOSトランジスタ
５１１１１、５１１１３、５１１２、５１１３、５１１４、５２１６、５２１７、５４１６、５４１７、５４１８、５４１ｄ、５４１e、５４１ｆ、５３４、８１１５、８１１６、８１１７、８１１a３２、８１３５、８１３６、８１４３、８１４４、８１４５、８１５４、８１５５、８１５６、８１５７、a１１５、a１１６、a１１７、a１３４、a１３５、a１４５、a１４６、a１４７・・・NMOSトランジスタ
５１１１４、８１１a３１・・・インバータ
５２２・・・差動シングル変換器
６、９、g、k・・・分周器
６１、６４、９１、・・・キャリブレーション回路
６２・・・カウンタ
６３・・・プリスケーラ
６４１、６４２、６４３・・・ステートマシーン
８１１、８１３、a１１・・・電流コンパレータ
８１２、８１４、８１５、a１３、a１４・・・電流減算器
b・・・LSI
b１・・・インターフェース装置
b１１・・・デシリアライザ
b１２・・・クロックデータリカバリ
b１３、b１５・・・位相同期回路
b１４・・・シリアライザ
b２・・・記録再生装置
b２１、b２３・・・論理回路
b２４・・・信号処理回路
b３・・・バイアス電流生成回路
c・・・ホスト
d・・・ピックアップ
e・・・メディア
f・・・水晶
h・・・レジスタ
i・・・波形生成部
j・・・変調器。

Claims (20)

1. 位相周波数比較器とチャージポンプとループフィルタとセレクタと電圧制御発振器と分周器と調整ユニットとを具備してなり、
   基準信号と前記分周器から出力される帰還信号とを前記位相周波数比較器にて比較して位相差信号として出力し、該位相差信号を前記チャージポンプと前記ループフィルタ及び前記セレクタとを通して制御電圧として前記電圧制御発振器に入力することにより、該電圧制御発振器の出力信号の周波数と位相とが所定の値に制御されるよう構成され、
   前記電圧制御発振器は、前記制御電圧に対する前記出力信号の周波数感度及び前記出力信号の上限周波数を任意の値に設定できる機能を備え、
   前記調整ユニットは、調整用信号により前記電圧制御発振器の出力信号の周波数感度及び上限周波数を調整する機能を有する
   ことを特徴とする位相同期回路。
2. 請求項１において、
   前記調整用信号は、前記制御電圧に対する前記出力信号の周波数感度を設定するトリミング信号と、前記出力信号の上限周波数を設定するリミット信号とを含むことを特徴とする位相同期回路。
3. 請求項１において、
   前記調整用信号は、前記制御電圧に対する前記出力信号の周波数感度を設定するトリミング信号と、前記出力信号の上限周波数を設定するリミット信号と、前記周波数感度及び前記上限周波数に設定された前記出力信号の上限周波数制限特性を設定するゲイン信号とを含むことを特徴とする位相同期回路。
4. 請求項１において、
   前記セレクタは、前記ループフィルタの出力電圧と参照電圧１および参照電圧２とを選択信号によって選択して制御電圧として出力する機能を備え、
   前記電圧制御発振器は、前記制御電圧と基準電圧とトリミング信号とリミット信号とを入力して、前記制御電圧に応じて前記出力信号の周波数を変え、前記制御電圧に対する前記出力信号の周波数感度と、前記出力信号の上限周波数とを設定できる機能を備え、
   前記分周器は前記調整ユニットと一体に構成され、前記出力信号の周波数と位相とが前記制御を開始する前に、前記電圧制御発振器の周波数感度と出力信号の上限周波数とが所望の特性を満たすように自動調整するコントローラを有し、前記出力信号と前記基準信号とを入力し前記出力信号を分周して前記帰還信号を出力する機能を有すると共に、前記出力信号から前記選択信号と前記トリミング信号と前記リミット信号とを出力する機能を備えてなる
   ことを特徴とする位相同期回路。
5. 請求項４において、
   前記分周器は、
   前記出力信号と前記基準信号とを入力して、前記出力信号を所定分周数で分周して前記帰還信号として出力すると共に、前記出力信号を所定時間カウントして、カウント結果を出力するカウンタと、
   前記カウンタから出力されたカウント結果を判定して、前記選択信号と前記トリミング信号と前記リミット信号とを出力するキャリブレーション回路とを含んで成ることを特徴とする位相同期回路。
6. 請求項４において、
   前記電圧制御発振器は、
   前記制御電圧と前記基準電圧と前記トリミング信号と前記リミット信号とを入力して、出力する制御信号を前記トリミング信号と前記リミット信号とに応じて変えることができる電圧電流変換器と、
   前記制御信号に応じて前記出力信号の周波数を制御する電流制御発振器と
   を含んで成ることを特徴とする位相同期回路。
7. 請求項６において、
   前記電圧電流変換回路は、
   前記制御電圧と前記基準電圧と前記トリミング信号と前記リミット信号とを入力して、前記制御電圧と前記基準電圧とを比較して、判定電圧を出力する電流コンパレータと、
   前記判定電圧と前記制御電圧と前記トリミング信号とを入力して、前記制御電圧と前記判定電圧との減算結果を前記制御信号として出力する電流減算器と
   を含んで成ることを特徴とする位相同期回路。
8. 請求項６において、
   前記電圧電流変換回路は、
   前記制御電圧と前記基準電圧と前記トリミング信号と前記リミット信号とを入力して、前記制御電圧を変換した変換電圧と前記基準電圧とを比較して、判定電圧を出力する電流コンパレータと、
   前記変換電圧と前記判定電圧とを入力して、前記変換電圧と前記判定電圧との減算結果を前記制御信号として出力する電流減算器と
   を含んで成ることを特徴とする位相同期回路。
9. 請求項１において、
   前記セレクタは、前記制御電圧と第１の参照電圧および第２の参照電圧とを選択信号によって選択して制御電圧として出力する機能を備え、
   前記電圧制御発振器は、前記制御電圧と基準電圧とトリミング信号とリミット信号とゲイン信号とを入力して、前記制御電圧に応じて出力信号の周波数を変え、出力信号の上限周波数を制限できるとともに、トリミング信号によって制御電圧に対して出力する出力信号の周波数感度を、リミット信号によって出力信号の上限周波数を、およびゲイン信号によって上限周波数制限特性を、それぞれ変えることができる機能を備え、
   前記分周器は前記調整ユニットと一体に構成され、前記出力信号の周波数と位相とが前記制御を開始する前に、前記電圧制御発振器の周波数感度と出力信号の上限周波数と上限周波数制限特性とが所望の特性を満たすように自動調整するコントローラを有し、前記出力信号と前記基準信号とを入力して出力信号を分周して前記帰還信号を出力するとともに、前記出力信号から前記選択信号と前記トリミング信号と前記リミット信号と前記ゲイン信号とを出力する機能を具備してなる
   ことを特徴とする位相同期回路。
10. 請求項９において、
    前記分周器は前記調整ユニットと一体に構成され、
    前記出力信号と前記基準信号とを入力して、前記出力信号を所定分周数で分周して前記帰還信号として出力する機能を有するとともに、
    前記出力信号を所定時間カウントして、カウント結果を出力するカウンタと、前記カウンタから出力されたカウント結果を判定して、前記選択信号と前記トリミング信号と前記リミット信号と前記ゲイン信号とを出力するキャリブレーション回路を備えて成る
    ことを特徴とする位相同期回路。
11. 請求項９において、
    前記電圧制御発振器は、
    前記制御電圧と前記基準電圧と前記トリミング信号と前記リミット信号と前記ゲイン信号とを入力して、出力する制御信号を前記トリミング信号と前記リミット信号と前記ゲイン信号とに応じて変えることができる電圧電流変換器と、前記制御信号に応じて前記出力信号の周波数を制御する電流制御発振器とを含んで成ることを特徴とする位相同期回路。
12. 請求項１１において、
    前記電圧電流変換回路は、
    前記制御電圧と前記基準電圧と前記トリミング信号と前記リミット信号と前記ゲイン信号とを入力して、前記制御電圧と前記基準電圧とを比較して、判定電圧を出力する電流コンパレータと、
    前記判定電圧と前記制御電圧と前記トリミング信号とを入力して、前記制御電圧と前記判定電圧との減算結果を前記制御信号として出力する電流減算器と
    を含んで成ることを特徴とする位相同期回路。
13. 請求項１１において、
    前記電圧電流変換回路は、
    前記制御電圧と前記基準電圧と前記トリミング信号と前記リミット信号と前記ゲイン信号とを入力して、前記制御電圧を変換した変換電圧と前記基準電圧とを比較して、判定電圧を出力する電流コンパレータと、
    前記変換電圧と前記判定電圧とを入力して、前記変換電圧と前記判定電圧との減算結果を前記制御信号として出力する電流減算器と
    を含んで成ることを特徴とする位相同期回路。
14. 請求項１において、
    前記セレクタは、前記制御電圧と第１の参照電圧および第２の参照電圧とを選択信号によって選択して制御電圧として出力する機能を有し、
    前記電圧制御発振器は、前記制御電圧と基準電圧とトリミング信号とリミット信号とを入力して、前記制御電圧に応じて出力信号の周波数を変え、出力信号の上限周波数を制限できるとともに、トリミング信号によって制御電圧に対して出力する出力信号の周波数感度を、およびリミット信号によって出力信号の上限周波数を、それぞれ変えることができる機能を有し、
    前記分周器は、前記基準信号と前記出力信号と前記基準信号とを入力して出力信号を分周して前記帰還信号を出力するとともに前記出力信号を所定時間カウントして、カウント結果を出力する機能を有し、
    前記調整ユニットは、
    前記カウント結果を判定して、前記選択信号と前記トリミング信号と前記リミット信号とを出力するキャリブレーション回路と、
    前記出力信号の周波数と位相とが前記制御を開始する前に、前記電圧制御発振器の周波数感度と出力信号の上限周波数とが所望の特性を満たすように自動調整するコントローラと、
    を具備してなることを特徴とする位相同期回路。
15. 請求項１において、
    前記セレクタは、前記制御電圧と第１の参照電圧および第２の参照電圧とを選択信号によって選択して制御電圧として出力する機能を有し、
    前記電圧制御発振器は、前記制御電圧と基準電圧とトリミング信号とリミット信号とゲイン信号とを入力して、前記制御電圧に応じて出力信号の周波数を変え、出力信号の上限周波数を制限できるとともに、トリミング信号によって制御電圧に対して出力する出力信号の周波数感度を、リミット信号によって出力信号の上限周波数を、ゲイン信号によって上限周波数制限特性を、それぞれ変えることができる機能を有し、
    前記分周器は、前記基準信号と前記出力信号と前記基準信号とを入力して出力信号を分周して前記帰還信号を出力するとともに前記出力信号を所定時間カウントして、カウント結果を出力する機能を有し、
    前記調整ユニットは、
    前記カウント結果を判定して、前記選択信号と前記トリミング信号と前記リミット信号と前記ゲイン信号とを出力するキャリブレーション回路と、
    前記出力信号の周波数と位相とが前記制御を開始する前に、前記電圧制御発振器の周波数感度と出力信号の上限周波数とが所望の特性を満たすように自動調整するコントローラと、
    を具備してなることを特徴とする位相同期回路。
16. 請求項１において、
    前記セレクタは、前記制御電圧と第１の参照電圧、第２の参照電圧、外部電圧１、および外部電圧２とを選択信号によって選択して制御電圧として出力する機能を有し、
    前記電圧制御発振器は、前記制御電圧と基準電圧とトリミング信号とリミット信号とゲイン信号とを入力して、前記制御電圧に応じて出力信号の周波数を変え、出力信号の上限周波数を制限できるとともに、トリミング信号によって制御電圧に対して出力する出力信号の周波数感度を、リミット信号によって出力信号の上限周波数を、ゲイン信号によって上限周波数制限特性を、それぞれ変えることができる機能を有し、
    前記分周器は、前記基準信号と前記出力信号と前記基準信号とを入力して出力信号を分周して前記帰還信号を出力するとともに前記出力信号を所定時間カウントして、カウント結果を出力する機能を有し、
    前記調整ユニットは、
    前記カウント結果を判定して、前記選択信号と前記トリミング信号と前記リミット信号と前記ゲイン信号とを出力するキャリブレーション回路と、
    手動調整と自動調整とを切り替えるための切替信号を与えるレジスタと、
    前記出力信号の周波数と位相とが前記制御を開始する前に、前記電圧制御発振器の周波数感度と出力信号の上限周波数とが所望の特性を満たすように自動調整するコントローラと、
    を具備してなることを特徴とする位相同期回路。
17. 請求項１において、
    前記セレクタは、前記制御電圧と第１の参照電圧および第２の参照電圧とを選択信号によって選択して制御電圧として出力する機能を有し、
    前記電圧制御発振器は、前記制御電圧と基準電圧とトリミング信号とリミット信号とゲイン信号とを入力して、前記制御電圧に応じて出力信号の周波数を変え、出力信号の上限周波数を制限できるとともに、トリミング信号によって制御電圧に対して出力する出力信号の周波数感度を、リミット信号によって出力信号の上限周波数を、ゲイン信号によって上限周波数制限特性を、それぞれ変えることができる機能を有し、
    前記分周器は前記調整ユニットと一体に構成され、前記出力信号と前記基準信号と分周数とを入力して出力信号を分周して前記帰還信号を出力するとともに、前記出力信号から前記選択信号と前記トリミング信号と前記リミット信号と前記ゲイン信号とを出力する機能を有し、
    前記基準信号を入力して変調信号を出力する波形生成部と、
    前記変調信号を入力して、変調信号に変調をかけて分周数として出力する変調器とを具備し、
    前記分周器は、前記出力信号の周波数と位相とが前記制御を開始する前に、前記電圧制御発振器の周波数感度と出力信号の上限周波数と上限周波数制限特性とが所望の特性を満たすように自動調整するコントローラを具備してなる
    ことを特徴とする位相同期回路。
18. 所定の規格に基づいたシリアルの入力信号から再生データと再生クロックとを生成するクロックデータリカバリと、
    前記再生クロックを生成するためのクロックを供給する第１の位相同期回路と、
    前記再生データと前記再生クロックとからシリアルの前記再生データをパラレル変換するパラレル・シリアル変換器と、
    入力されたパラレルの入力信号をシリアル変換して上記所定の規格に基づいて出力するパラレル・シリアル変換器と、
    前記パラレル・シリアル変換器に供給するクロック信号を生成する第２の位相同期回路とを備え、
    前記第１の位相同期回路および前記第２の位相同期回路は、各々、位相周波数比較器とチャージポンプとループフィルタと電圧制御発振器と分周器と調整ユニットとを具備してなり、基準信号と前記分周器から出力される帰還信号とを前記位相周波数比較器にて比較して位相差信号として出力し、該位相差信号を前記チャージポンプと前記ループフィルタとを通して制御電圧として前記電圧制御発振器に入力することにより、該電圧制御発振器の出力信号の周波数と位相とが所定の値に制御されるよう構成され、
    前記調整ユニットは、調整用信号により前記電圧制御発振器の出力信号の周波数と位相とを調整する機能を有し、
    前記電圧制御発振器は、前記調整用信号に基づき、前記制御電圧に対する前記出力信号の周波数感度および前記出力信号の上限周波数を任意の値に制限できる機能を備えてなる
    ことを特徴とする半導体集積回路装置。
19. 請求項１８において、
    前記調整用信号は、前記パラレル・シリアル変換器に供給するクロック信号を生成する位相同期回路および前記再生クロックを生成するためのクロックを供給する位相同期回路の前記各制御電圧に対する前記出力信号の周波数感度を設定するトリミング信号と、前記出力信号の上限周波数を設定するリミット信号とを含むことを特徴とする半導体集積回路装置。
20. クロック信号を生成する位相同期回路と、
    前記クロック信号と入力データ信号とを入力して、前記クロック信号を基準に動作して、書き込みデータを出力する論理回路と、
    読み出しデータを入力して、前記読み出しデータと同期をとった同期クロック信号を出力する信号処理回路と、
    前記同期クロック信号と前記読み出しデータとを入力して前記同期クロック信号を基準に動作して、出力データを出力する論理回路と、
    を具備してなり、
    前記位相同期回路は、位相周波数比較器とチャージポンプとループフィルタと電圧制御発振器と分周器と調整ユニットとを具備してなり、基準信号と前記分周器から出力される帰還信号とを前記位相周波数比較器にて比較して位相差信号として出力し、該位相差信号を前記チャージポンプと前記ループフィルタとを通して制御電圧として前記電圧制御発振器に入力することにより、該電圧制御発振器の出力信号の周波数と位相とが所定の値に制御されるよう構成され、
    前記調整ユニットは、調整用信号により前記電圧制御発振器の出力信号の周波数と位相とを調整する機能を有し、
    前記電圧制御発振器は、前記調整用信号に基づき、前記制御電圧に対する前記出力信号の周波数感度および前記出力信号の上限周波数を任意の値に制限できる機能を備えてなる
    ことを特徴とする半導体集積回路装置。

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