JP2020502949A - クロック発生用の適応発振器 - Google Patents

Abstract

適応発振回路（１２０，２００，８００，１０００）の出力クロック周波数（１０２，２０２，８５０）は、集積回路の電源ライン（２２０，８２０）の雑音に応じて変化する。回路は、調整電源（２１２）とドループ電源（２２２）とに別々に接続された２つの同一の遅延ライン（２１０，８１０，２２０，８２０）を特徴とする。ドループ電源の雑音に応じて、遅延ラインは、出力クロック周波数を変化させる。適応発振回路は、ドループ電源が調整電源未満にドループ又は低下すると、出力クロック周波数を遅くする。適応発振回路は、ドループ電源が調整電源を超えてオーバーシュート又はスイングすると、調整電源によって決定されたレベルで出力クロック周波数をクランプする。【選択図】図１

Description

クロック発生回路は、集積回路の連続したコンポーネントがこれらの設計に従って正確に機能するために、集積回路の連続するコンポーネントにとって安定したクロック信号を供給する必要がある。クロック発生回路は、通常、特定の周波数で集積回路のコンポーネントにシステムクロック信号を供給する発振器である。

安定した入力又はシステムクロック信号を集積回路システムに供給するクロック発振回路の能力は、電源ラインの雑音の影響を受ける場合がある。電源ラインの雑音は、電源電圧を特定の基準電圧レベルから変動させる場合がある。雑音は、例えば、限定されないが、決定論的（deterministic）雑音源及びランダム雑音源を含み得る。決定論的雑音源は、限定されないが、隣接する信号トレース間のクロストーク、電磁干渉放射、基板雑音、多重ゲートスイッチング、及び、同時スイッチングゲート等の雑音を含み得る。ランダム雑音源は、限定されないが、電子流に関連する熱雑音、半導体のポテンシャル障壁に起因するショット雑音、半導体の結晶表面の欠陥に関連するフリッカ雑音等の雑音を含み得る。雑音は、電源電圧を所望の基準電圧レベル未満に低下又はドループさせる場合がある。或いは、電源ラインの雑音は、電源電圧を所望の基準電圧レベルを超えて上昇又はオーバーシュートさせる場合がある。電源ラインの雑音は、集積回路の連続したコンポーネントの安定性及び動作に影響を与えるシステムクロック信号ラインの変動又はジッタをもたらす場合がある。電源ラインの雑音の補償は、通常、２ステップのプロセスである。第１ステップにおいて、システム又は回路は、最初に、電源ラインに雑音が存在するときを検出して示さなければならない。第２ステップにおいて、電源ドループを引き起こす雑音を示したことに応じて、雑音が存在する限り、出力システムクロック周波数を低下させる他の回路への信号を生成しなければならない。システムが電源電圧の雑音を補償し得る他の方法は、余分なマージンを電源電圧に追加することによって、電源ラインのドループ等の変動がある場合、それが余分なマージンによってカバーされ、チップの機能的タイミングを失敗させ得るクロック回路タイミングの違反をもたらさないようにすることである。

しかしながら、２ステップのプロセスは、時間がかかる傾向がある。例えば、回路は、最初に、電圧源ラインの雑音を検出しなければならないが、これは、場合によっては、非常に過渡的であり、１ナノ秒未満しか持続しないことがあるので、検出が非常に難しい。ナノ秒は、検出及び通知するには短い時間である。さらに、電源電圧にマージンを追加すると、集積回路はかなりの電力を消費し、集積回路の電力消費の増加は、エネルギー効率を低下させる。

本開示は、添付の図面を参照することによってより良く理解され、本開示の多くの特徴及び利点が当業者に明らかになるであろう。異なる図面における同じ符号の使用は、類似又は同一のアイテムを示す。

本開示の例示的な実施形態による、適応発振回路を実施し得る例示的なクロック発生システムのブロック図である。 本開示の例示的な実施形態による、図１に示す適応発振回路のアーキテクチャの詳細なブロック図である。 本開示の例示的な実施形態による、図２の適応発振回路の動作の一般的なタイミング図の例示的な実施形態を示す図である。 本開示の例示的な実施形態による、図２の適応発振回路の動作のタイミング図である。 本開示の例示的な実施形態による、電圧の変化に対する適応発振回路の出力クロックの周波数の変化を示す図である。 本開示の例示的な実施形態による、適応発振回路の一般的な動作のフロー図である。 本開示の例示的な実施形態による、適応発振回路の動作の詳細なフロー図である。 本開示の例示的な実施形態による、適応発振回路の周波数制御の実施形態を示す図である。 本開示の例示的な実施形態による、基準電源電圧の実施の詳細図である。 本開示の例示的な実施形態による、適応発振回路の多段実装を示す図である。

１つ以上の実施形態の例示的な実施形態を以下に説明するが、この説明は、本明細書に記載される実施形態の範囲を限定するものとみなされないことを理解されたい。本開示は、現在知られているか存在している任意の数の技術を用いて実施することができる。本開示は、本明細書に図示及び説明された例示的な実施形態、図面及び技術に限定されるべきではなく、これらは、添付の特許請求の範囲及びその均等物の全ての範囲内で変更することができる。図面を簡単且つ明確にするために、適切な場合には、符号を図面間で繰り返して、対応する又は類似する要素を示す場合があることを理解されたい。

本開示は、入力又はコア電源ライン上の雑音に比例して出力クロックの周波数を自動的に調整又は適応させる適応発振回路を提供する。入力又はコア電源は、プロセッサコア、特定用途向け集積回路、及び、チップ上の他のコンポーネントブロックに供給する電圧源である。コア電源の雑音は、チップの遅延時間に影響を与え、チップの最大動作周波数に影響を与える。コア電源ラインの雑音は、限定されないが、雑音、処理アクティビティのスパイク、同時スイッチング、リンギング、及び、ターゲット電源電圧に対して入力電源ラインをドループ又はオーバーシュートさせる他のこのようなイベントによって生じ得る。ターゲット電源電圧は、特定の電圧レベルに調整又は生成される電源電圧である。本開示においては、ターゲット電源を、調整電源と呼ぶ場合がある。本開示においては、入力電源、コア電源又は入力電源ラインは、ドループ電源又はドループ電源ラインとも呼ばれる。ドループ電源の雑音は、信号がソースから宛先まで伝搬する時間に影響を与える場合があり、チップの最大動作周波数にも影響を与える場合がある。

適応発振回路において、様々なコンポーネントのクロッキングを可能にするためにシステムに出力される出力クロックの周波数は、入力電源ラインの雑音に直接関連している。シーケンシャル回路は、回路が接続された電源ラインが、伝搬遅延信号に影響する雑音を有する場合に故障しないように、クロック信号に十分な時間マージンを持たせる必要がある。周波数は、例えば、周波数が電源電圧に従うリング発振器の機能の周波数と同様に、例えば、電圧ドループ又は電圧オーバーシュート等の電源電圧スイング（power supply voltage swings）を追跡又は電源電圧スイングに追従する。例えば、入力電源ラインの雑音によって、電源電圧が、調整された電源電圧レベル未満にドループする場合がある。電圧のドループに応じて、適応発振回路は、出力クロックの周波数又は出力システムクロックが変化する期間を変調する。具体的には、出力クロック周波数は、ドループが持続する間に自動的に低下して、チップ上のシーケンシャル回路がその機能を完了するための時間を増やす。逆に、入力電源ラインの雑音によって、電源電圧が調整された電源電圧レベルをオーバーシュートする場合がある。オーバーシュートに応じて、適応発振回路は、出力クロック周波数をターゲット最大システムクロック周波数にクランプする。

最初に図１を参照すると、本開示の例示的な実施形態による、適応発振回路を実装し得るクロック発生システム１００のブロック図が示されている。システム１００において、周波数ロックループ（ＦＬＬ）１１０は、基準クロックＲｅｆＣｌｋ＿ＦＬＬ１０２をＲｅｆＣｌｋ＿ｃｏｕｎｔｅｒ１５０に入力し、システムクロックＳｙｓＣｌｋ１０１を出力する。ＦＬＬ１１０は、システムオンチップのクロック発生器として機能し、出力システムクロックＳｙｓＣｌｋ１０１は、システムオンチップ内のクロックツリーを駆動する出力発振器クロックである。ＦＬＬ１１０の概要に戻ると、基準クロックカウンタＲｅｆＣｌｋ＿ｃｏｕｎｔｅｒ１５０は、指定された期間内の基準クロックサイクルの数をカウントする。フィードバッククロックカウンタｆｂＣｌｋ＿ｃｏｕｎｔｅｒ１６０は、指定された期間内の適応発振回路（ＡＯＣ）１２０のクロックサイクルの数をカウントする。周波数コントローラ１４０は、基準クロックカウント数とフィードバッククロックカウンタ数とを比較して、周波数制御ワードｆｃｗ［ｘ：０］１４１の形で差を生成する。

周波数コントローラ１４０は、ＦＬＬ１１０の周波数ループを閉じる。一実施形態において、周波数コントローラ１４０は、比例積分（ＰＩ）コントローラを含むことができる。他の実施形態において、周波数コントローラ１４０は、比例積分微分（ＰＩＤ）コントローラを含むことができる。周波数制御ワードｆｃｗ［ｘ：０］１４１は、スペクトル拡散発生器１３０によって変調され、サーモメータエンコーダ１３２，１３４によってサーモメータコードデータ制御信号１３６及びサーモメータコードデータ制御信号１３８に変換されてもよい。適応発振回路１２０は、サーモメータコードデータ制御信号１３６，１３８を入力して、ＡＯＣの基準遅延ライン（図示省略）及びドループ遅延ライン（図示省略）を制御する。サーモメータコードデータ制御信号は、ＡＯＣ１２０の遅延ビット又は遅延オフセットを設定し得る情報を含むことができる。

ＦＬＬ１１０及び適応発振回路１２０は、ドループ電源（図示省略）及び基準電圧（図示省略）によって電力供給される。ＡＯＣ１２０は、ドループ電源又は基準電源によって決定される周波数を有する出力クロックＣｌｏｃｋｏｕｔ１０４を生成する。いくつかの実施形態では、ＦＬＬ１１０は、出力クロックＣｌｏｃｋｏｕｔ１０４の出力周波数を後で分割してシステムクロックＳｙｓＣｌｋ１０１を生成するポスト分周器１８０を含むことができる。ＡＯＣ１２０は、図示されたシステム１００での使用に限定されず、同期設計のクリティカルパスに影響を与える電源の変更を有する他のシステムで使用されてもよいことに留意されたい。

システム１００のＦＬＬ１１０のＡＯＣ１２０の図は、異なる有利な実施形態を実施し得る方法に対する物理的又はアーキテクチャ面での制限を伴うことを意図するものではない。図示したコンポーネントに加えて、及び／又は、これに代えて、他のコンポーネントを使用してもよい。いくつかの有利な実施形態では、いくつかのコンポーネントが不要であってもよい。また、いくつかの機能コンポーネントを示すためにブロックが提示されている。これらのブロックのうち１つ以上は、異なる有利な実施形態で実施される場合、組み合わされてもよいし、及び／又は、異なるブロックに分けられてもよい。

図２は、本開示の例示的な実施形態による、図１に示す適応発振回路（ＡＯＣ）１２０のアーキテクチャの図２００である。ＡＯＣ１２０は、遅延ラインベースの発振器として機能してもよい。遅延ラインベースの発振器は、例えば、リング発振器、デジタル制御発振器等を含むことができるが、これらに限定されない。本開示の１つ以上の例示的な実施形態において、ＡＯＣ１２０は、リング発振器と同様の方法で出力を生成する。

リング発振器は、一連の遅延ステージを閉ループ状に接続する。各ステージの出力を次のステージの入力として使用し、最終ステージからの出力を最初のステージにフィードバックする。各ステージは、特定の伝搬遅延、又は、信号があるステージの入力から同じステージの出力に通過する時間を有する。各ステージの遅延により、回路全体が特定の周波数で自発的に発振を開始する。周波数は、ステージの数と各ステージの遅延とに依存する。リング発振器が発振を開始するためには、結果として得られる遅延ステージのチェーンの論理機能は、信号が最初ステージの入力から最終ステージの出力に進むときに信号極性の変化が生じるように、論理反転機能を示さなければならない。極性の変化は、論理「１」が論理「０」になり、及び／又は、論理「０」が論理「１」になることを意味する。図２の例においては、リング発振チェーンの最終ステージは、エッジ検出器２４０であることに留意されたい。エッジ検出器２４０の出力クロックは、基準遅延ライン２１０及びドループ遅延ライン２２０の両方において第１セル又はコンポーネント（図示省略）を含むＡＯＣ１２０の最初のステージにフィードバックされ且つ同時に入力される。

図２において、ＡＯＣ１２０は、２つの遅延ラインを含むものとして示されている。２つの遅延ラインは、内部遅延コンポーネントの数及びタイプに関して互いに同一であってもよい。内部コンポーネントは、バッファ、インバータ、又は、他のタイプの不連続の要素を含んでもよいが、これらに限定されない。遅延ラインの遅延コンポーネントの数は様々であってもよい。例えば、遅延要素の数を増やすと、出力クロックの最大発振周波数を低下させることができる。

各遅延ラインは、個別の電源接続によって電力が供給される。各遅延ラインへの電源接続は、伝搬遅延、すなわち信号が各遅延ラインを伝搬するのに要する時間を決定する。一実施形態では、第１遅延ラインと第２遅延ラインを通る伝搬遅延は、同じであってもよい。他の実施形態では、第１遅延ラインと第２遅延ラインを通る伝搬遅延は、異なっていてもよい。

最初に、図２００に示すように、第１遅延ラインである基準遅延ライン２１０の電源接続を参照すると、電圧調整器２３０は、許容限界値又は公称限界値内の定電圧又は定常電圧である調整電源２１２を生成する。許容限界値又は公称限界値は、オンチップ又はオフチップで生成することができる基準電源２１４に基づいており、コア電源電圧より高くてもよいし低くてもよい特定のレベルに設定されている。電圧調整器２３０への１つの入力は、電圧調整器２３０の動作電源である電圧調整器電源２１６である。いくつかの実施形態では、電圧調整器２３０は、限定されないが、調整電源２１２を得るために基準電源２１４の過渡雑音を取り除くローパスフィルタ等のフィルタを含むことができる。一実施形態では、基準電源２１４は、コア電源であってもよい。他の実施形態では、コア電源は、ドループ電源２２２に対応してもよい。基準遅延ライン２１０は、電圧検出器２３０から生成される調整電源２１２に接続されている。基準遅延ライン２１０は、エッジ検出器２４０への一方の入力として、遅延信号ＲｅｆＤｌｙ２１８を生成する。

例示的ないくつかの実施形態では、基準電源２１４は、雑音も変化も無く、電圧調整器２３０の出力である調整電源２１２の代わりに、基準遅延ライン２１０に直接接続されてもよい。調整電源２１２は、ドループ電源２２２が雑音に基づいてターゲット電源電圧からどれだけ外側にスイングすることができるかを判別するための比較点又は基準点を提供する。ターゲット電源電圧は、変化も変動も除外したシステム又は回路の標準的な動作電圧である。

第２遅延ラインであるドループ遅延ライン２２０の電源電圧接続を参照すると、ドループ電源２２２は、ドループ遅延ライン２２０に接続する。ドループ電源２２２は、システムオンチップ上の全てのコンポーネントに動作電圧を供給する入力又はコア電源であってもよい。ドループ遅延ライン２２０は、エッジ検出器２４０への別の入力として、遅延信号ＤｒｏｏｐＤｌｙ２２４を生成する。

次に、適応発振回路２００のエッジ検出器２４０の動作を参照すると、エッジ検出器２４０は、２つの信号を入力する。エッジ検出器２４０への１つの入力信号は、基準遅延ライン２１０から出力された遅延信号ＲｅｆＤｌｙ２１８である。エッジ検出器２４０への第２入力信号は、ドループ遅延ライン２２０から出力された遅延信号ＤｒｏｏｐＤｌｙ２２４である。エッジ検出器２４０は、出力クロックＣｌｏｃｋＯｕｔ２０２を生成する。出力クロックＣｌｏｃｋＯｕｔ２０２は、ＡＯＣのシステムに出力されてもよい。ＣｌｏｃｋＯｕｔ２０２は、基準遅延ライン２１０及びドループ遅延ライン２２０の両方の入力へのフィードバックパスも有する。ＣｌｏｃｋＯｕｔ２０２は、フィードバックパスを介して基準遅延ライン２１０及びドループ遅延ライン２２０の両方に同時に伝搬する。極性の変化は、基準遅延ライン２１０及びドループ遅延ライン２２０の内部でも実施されてもよいことに留意されたい。

エッジ検出器２４０は、エッジ検出器２４０への入力の両方が同じ極性である場合にのみ、エッジ検出器２４０の出力ＣｌｏｃｋＯｕｔ２０２をトグルする。例えば、ＲｅｆＤｌｙ２１８及びＤｒｏｏｐＤｌｙ２２４の両方が論理０「０」又は論理１「１」の同じ極性である場合、出力ＣｌｏｃｋＯｕｔ２０２は、極性をトグル又は変更する。信号が例えば限定されないが０から１に変化する場合等のように、第１の規定された状態から異なる第２の規定された状態に変化する場合に、極性の変更が生じると言われる。エッジ検出器２４０の論理演算を表１に示す。

エッジ検出器２４０は、表１に示すエッジ検出器の論理演算に従って動作する１つ以上のコンポーネントによって実装されてもよい。本開示の１つ以上の例示的な実施形態では、エッジ検出器２４０は、マラーＣ素子によって実装されてもよい。動作中、マラーＣ素子の出力は、同じ極性の最新の到着信号のエッジでトグルする。

エッジ検出器２４０の出力ＣｌｏｃｋＯｕｔ２０２は、システムクロックを生成するために出力され、ＡＯＣのリング発振器アーキテクチャに基づいて、基準遅延ライン２１０の入力ステージと、ドループ遅延ライン２２０の入力ステージと、にフィードバックすることができる。ＣｌｏｃｋＯｕｔ２０２が基準遅延ライン２１０及びドループ遅延ライン２２０を通って伝搬し、エッジ検出器２４０の出力に影響を与えるのに要する時間は、各遅延ラインに接続する入力電源電圧に依存する。より具体的には、動作中、ＣｌｏｃｋＯｕｔ２０２は、ＲｅｆＤｌｙ２１８とＤｒｏｏｐＤｌｙ２２４との間の２つの遅延信号のうち、より大きい伝搬遅延を有するか、より遅い遅延信号に従ってトグルする。エッジ検出器は、ドループ遅延ライン２２０でドループを引き起こす雑音が存在する場合、より低い周波数を有するＣｌｏｃｋＯｕｔ２０２を生成する。要するに、出力システムクロックＣｌｏｃｋＯｕｔ２０２の周波数は、基準遅延ライン２１０又はドループ遅延ライン２２０によって決定される。

次に、図３を参照すると、本開示の例示的な実施形態による、適応発振回路の動作の一般的なタイミング図３００の例示的な実施形態が示されている。図示した例では、タイミング図３００は、図２の適応発振回路２００の一実施例である。

図示するように、電圧軸３１０上では、調整電源電圧３２０及びドループ電源電圧３３０は、同じ電圧である。ＣｌｏｃｋＯｕｔ３６０は、エッジ検出器２４０からの出力クロック信号である。図示するように、調整電源３２０及びドループ電源３３０が電圧軸３１０上で同じ電圧レベルである場合、基準遅延ライン２１０及びドループ遅延ライン２２０は、３１２で示すように、ＣｌｏｃｋＯｕｔ３６０を伝搬するのに同じ時間がかかり、３１４で示すように、ＲｅｆＤｌｙ３４０及びＤｒｏｏｐＤｌｙ３５０の極性を変化させる。エッジ検出器２４０の論理演算に基づいて、ＣｌｏｃｋＯｕｔ３６０は、３１６に示すように、直ちにトグルする。

図４は、適応発振回路２００の動作のタイミング図４００の例示的な実施形態を示す図である。例示的な実施形態では、タイミング図４００は、図２の適応発振器アーキテクチャの動作の一実施例である。

例に示すように、ドループ電源電圧レベル４３０は、入力電圧ライン４１０の調整電源電圧レベル４２０に関連して示されている。調整電源電圧４２０は、電圧ライン４１０の固定のレベルで比較的一定のままである。

図示するように、期間４０１の間、ドループ電源４３０は、電圧ライン４１０の調整電源４２０のレベルで比較的一定である。調整電源４２０及びドループ電源４３０が同じ電圧レベルの場合、ＲｅｆＤｌｙ４４０及びＤｒｏｏｐＤｌｙ４５０は、同時に極性を変える。ＲｅｆＤｌｙ４４０及びＤｒｏｏｐＤｌｙ４５０が同じ極性の場合、ＣｌｏｃｋＯｕｔ４６０は、直ちにトグルする。

期間４０２の間、及び、再び期間４０４の間、ドループ電源４３０は、調整電源４２０より低いドループ又はスイングをする。ドループは、雑音又は何等かの他の回路外乱によって生じ得る。調整電源４２０と比べてドループ電源４３０の電圧レベルが低いことによって、ドループ遅延ライン２２０を通る４１２でのＣｌｏｃｋＯｕｔ４６０の４１６までの伝搬遅延は、基準遅延ライン２１０を通る４１２でのＣｌｏｃｋＯｕｔ４６０の４１４までの伝搬遅延よりも長くなる。これにより、４１６で示すように、ＤｒｏｏｐＤｌｙ４５０がＲｅｆＤｌｙ４４０よりも後にトグルし得る。よって、４１８で示すように、ＣｌｏｃｋＯｕｔ４６０は、ＤｒｏｏｐＤｌｙ４５０の極性の変化に追従する。ＤｒｏｏｐＤｌｙ４５０のトグルの遅延は、ＣｌｏｃｋＯｕｔ４６０の周期が延びることに等しい。

期間４０３の間、及び、再び期間４０５の間、ドループ電源４３０は、調整電源４２０よりも高くオーバーシュートするかスイングする。結果として、４２２にてＣｌｏｃｋＯｕｔ４６０がドループ遅延ライン２２０を通って４２６にてＤｒｏｏｐＤｌｙ４５０に伝搬するのに要する時間は、ＣｌｏｃｋＯｕｔ４６０が基準遅延ライン２１０を通って４２４にてＲｅｆＤｌｙ４４０に伝搬するのに要する時間よりも速い。それにもかかわらず、ＣｌｏｃｋＯｕｔの周期は、ＲｅｆＤｌｙ４４０のより遅い伝搬遅延に基づいた速度で、４２８にてトグルする。

要するに、図３及び図４の例示的なタイミング例では、図２に示す適応発振器２００のＣｌｏｃｋＯｕｔ４６０のクロック周期及び周波数は、各電圧レベルに基づいて、より遅い伝搬遅延を有する遅延ラインによって決定される。調整電源４２０及びドループ電源４３０の電圧レベルが同じである理想的な動作では、基準遅延ラインを通る伝搬時間とドループ遅延ラインを通る伝搬時間とが同じである。調整電源４２０に対してドループを引き起こす雑音がドループ電源４３０に存在する本開示の例示的な実施形態では、ドループ遅延ライン２２０を通る伝搬時間は、基準遅延ライン２１０を通る伝搬時間よりも遅い。このような場合、ドループ遅延ライン２２０を通るより遅い遅延が、ＣｌｏｃｋＯｕｔ４６０の出力期間を決定する。調整電源４２０に対してオーバーシュートを引き起こす雑音がドループ電源４３０に存在する本開示の例示的な実施形態では、ドループ遅延ライン２２０を通る伝搬時間は、基準遅延ライン２１０を通る伝搬時間よりも速い。このような場合、基準遅延ライン２１０を通るより遅い遅延が、ＣｌｏｃｋＯｕｔ４６０の出力期間を決定する。

より具体的には、図４は、動作時に、時間４０２，４０４においてドループ電源電圧レベルを調整電源４２０未満にドループさせ得るドループ電源４３０の雑音を示している。電圧が下がると、ＣｌｏｃｋＯｕｔ４６０がドループ遅延ラインを通ってＤｒｏｏｐＤｌｙ４５０に伝搬する時間を、ＣｌｏｃｋＯｕｔ４６０が基準遅延ラインを通ってＲｅｆＤｌｙ４４０に伝搬するのに要する時間よりも長くすることができる。ＣｌｏｃｋＯｕｔ４６０の期間は、ドループがドループ電源４３０に存在する限り、時間４０２の間、延びたままである。したがって、結果として生じるＣｌｏｃｋＯｕｔ４６０の周波数は、ドループ電源４３０によって決定される。

また、図４は、時間４０３，４０５において、ドループ電源電圧レベルを、調整電源４２０を超えてスイング又はオーバーシュートさせ得るドループ電源４３０の雑音を示している。結果として、ＣｌｏｃｋＯｕｔ４６０がドループ遅延ラインを通ってＤｒｏｏｐＤｌｙ４５０に伝搬するのに要する時間は、基準遅延ラインを通ってＲｅｆＤｌｙ４４０に伝搬する時間よりも速くなり得る。この場合、出力クロックＣｌｏｃｋＯｕｔ４６０の周期又は周波数は、伝搬遅延がより遅いＲｅｆＤｌｙ４４０によって決定される。

図５は、本開示の例示的な実施形態による、電圧の変化に対する適応発振回路の出力クロックの周波数の変化を示す図５００である。例示的な実施形態では、Ｃｌｏｃｋｏｕｔ周波数軸５４０は、電圧軸５１０に示すように、電圧の変化に対する周波数の変化を示している。概して、Ｃｌｏｃｋｏｕｔ周波数軸５４０の周波数は、電圧軸５１０のドループ電源を追跡することに留意されたい。図示した例では、周波数５５０は、ドループ電源電圧が低下すると、低下する。代替の実施形態では、周波数５６０，５７０は、ドループ電源電圧が低下すると低下する周波数であることを示しているが、周波数５６０，５７０の周波数低下のレベルは調整可能又はプログラム可能であってもよい。

例示的な実施例では、時間ｔ１ ５７１の間、及び、再び時間ｔ３ ５７４，ｔ５ ５７８の間、ドループ電源５３０は、調整電源５２０未満にドループする。ＡＯＣからのＣｌｏｃｋＯｕｔの周波数５５０は、ドループ電源５３０を追跡するため、遅くなる。プログラム可能な周波数５６０，５７０は、同様に、ドループ電源５３０の低下を追跡するが、所定のプログラムされたレベルで追跡する。例示的な実施例では、時間ｔ２ ５７２、及び、再び時間ｔ４ ５７６において、ドループ電源５３０が調整電源５２０をオーバーシュートする。オーバーシュートの場合、Ｃｌｏｃｋｏｕｔ周波数軸５４０の周波数５５０は、ｔ２ ５７２及びｔ４ ５７６の期間に示すように、調整電源５２０に基づくレベルでクランプする。同様に、プログラム可能な周波数５６０，５７０も、ドループ電源５３０が調整電源５２０をオーバーシュートする期間中、調整電源に基づくレベルでクランプする。

次に、図６を参照すると、本開示の例示的な実施形態による、適応発振回路の動作のフロー図６００が示されている。ブロック６１０において、第１遅延ラインが調整電源に接続され第２遅延ラインがドループ電源に接続される動作条件が確立される。ブロック６２０において、第１遅延ラインからの出力と第２遅延ラインからの出力とが、エッジ検出器に入力される。ブロック６３０において、エッジ検出器は、第１遅延ライン及び第２遅延ラインからエッジ検出器への両方の入力が同じ極性の場合にのみ、出力クロックをトグルする。ブロック６４０において、エッジ検出器からのクロックの出力周波数は、調整電源電圧とドループ電源電圧との関係に基づいて決定される。出力クロックは、システムに出力され、第１遅延ライン及び第２遅延ラインの入力ステージにもフィードバックされる。

図７は、本開示の例示的な実施形態による、適応発振回路の動作の詳細なフロー図７００である。ブロック７１０において、第１遅延ラインが調整電源に接続され、第２遅延ラインがドループ電源に接続される。ブロック７２０において、ドループ電源電圧が調整電源電圧未満にドループするかどうかを判別する。ドループ電源電圧が調整電源電圧未満であると判別したことに応じて、ブロック７３０において、ドループ遅延ラインの遅延が、ドループの持続期間に亘って延ばされる。ブロック７４０において、出力クロックＣｌｏｃｋＯｕｔの周波数は、ドループ遅延ラインに基づいている。ブロック７２０において、ドループ電源電圧が調整電源電圧未満にドループしていないと判別したことに応じて、ブロック７５０において、ドループ電源電圧が調整電源電圧をオーバーシュートしているかどうかが判別される。ドループ電源電圧が調整電源電圧をオーバーシュートしているという判別に応じて、ブロック７６０において、出力クロックの周波数が、調整された電源電圧に基づいてクランプされる。ブロック７７０において、ドループ電源電圧が調整電源電圧より高くないという判別に応じて、システムクロックの出力周波数が調整電源に基づく。

図８は、本開示の例示的な実施形態による、適応発振回路８００の制御の実施形態を示す図である。この例では、基準遅延ライン８１０及びドループ遅延ライン８２０は、互いに同一である。１つ以上の遅延制御ビット８３０，８４０を使用して、各遅延ラインを通る伝搬遅延を制御してもよい。遅延制御ビットは、適応発振回路８００と同じシステムのコントローラから供給されてもよい。本開示の例示的な実施形態では、遅延制御ビット８３０，８４０を、図１の周波数制御ワードｆｃｗ［ｘ：０］１４１によって設定することができる。一実施形態では、遅延制御ビット８３０，８４０の値は、同じであってもよい。他の実施形態においては、遅延制御ビット８３０，８４０の値は、異なっていてもよい。遅延制御ビット８３０，８４０が同じ場合、基準遅延ライン８１０を通る伝搬遅延、及び、ドループ遅延ライン８２０を通る伝搬遅延が同じであり、出力クロックＣｌｏｃｋＯｕｔ８５０の周波数は、基準遅延ライン８１０又はドループ遅延ライン８２０のより遅い遅延によって決定される。

遅延制御ビット８３０，８４０が異なる場合、基準遅延ライン８１０を通る伝搬遅延とドループ遅延ライン８２０を通る伝搬遅延とが異なる。しかしながら、ドループ遅延ライン８２０の伝搬遅延が、適応発振回路の出力クロック周波数のオーバーシュートを制御する閾値内に留まるように、遅延制御ビット８３０，８４０を調整することができる。

図９は、本開示の例示的な実施形態による、基準電源電圧の実施形態９００の詳細な図である。図示するように、電圧調整器９１０は、調整電源９２０を出力する。調整電源９２０の電圧レベルは、電圧調整器９１０の動作によって基準電源９３０と同じレベルに維持される。調整電源９２０の電圧レベルは、電源ラインの変化を最小限に抑えながら、できる限り安定しているべきであることに留意されたい。基準電源電圧は、ドループ電源のより雑音の少ないバージョンであってもよく、ドループ電源は、全てのチップコンポーネント又は何等かの他の入力電圧に電力を供給するコア電源であってもよい。いくつかの実施形態では、電圧調整器は、ドループ電源電圧ラインの雑音を除去するローパスフィルタ９４０を含んでもよい。

図１０は、本開示の例示的な実施形態による、適応発振回路の多段実装１０００を示す図である。図１０例示的な実施形態では、複数の多相クロックを生成するために、複数のＡＯＣブロックをリング発振器フォーマットで一緒に接続することができる。各ＡＯＣブロックは、特定の位相のクロックを出力するステージと考えることができる。各ＡＯＣブロックのリングの各ステージは、特定の位相のクロックを出力することができ、このクロックは、リングの次のステージに入力される。リングの最終ステージの出力クロックＣｌｏｃｋＯｕｔ＿ＰｈＮ１０４０は、リングの最初のステージの入力にフィードバックされる。このリングフォーマットでは、論理反転機能を維持する必要があることに留意されたい。図示した例では、ＣｌｏｃｋＯｕｔ位相出力は、ＣｌｏｃｋＯｕｔ＿Ｐｈ１ １０１０、ＣｌｏｃｋＯｕｔ＿Ｐｈ２ １０２０、ＣｌｏｃｋＯｕｔ＿Ｐｈ３ １０３０、及び、ＣｌｏｃｋＯｕｔ＿ＰｈＮ１０４０として示されているが、各ＣｌｏｃｋＯｕｔ位相出力間で固定のタイミング関係を有する多相クロック出力を表している。ＣｌｏｃｋＯｕｔ位相出力は、限定されないが、分数分周器等のように複数のクロック位相を必要とするコンポーネントのためにシステムで使用されてもよい。

図８〜図１０は、異なる有利な実施形態を実施し得る方法に対する物理的又はアーキテクチャ的な制限を課すことを意味するものではない。図示したコンポーネントに加えて、及び／又は、これらの代わりに、他のコンポーネントを使用してもよい。いくつかのコンポーネントは、いくつかの有利な実施形態では不要な場合もある。また、ブロックは、いくつかの機能コンポーネントを示すために提示されている。これらのブロックの１つ以上は、異なる有利な実施形態で実施される場合に、組み合わせられ、及び／又は、異なるブロックに分割されてもよい。

いくつかの実施形態では、上記の装置及び技術は、図１〜図４を参照して上述した周波数ロックループ等の１つ以上の集積回路（ＩＣ）デバイス（集積回路パッケージ又はマイクロチップとも呼ばれる）を含むシステムに実装される。これらのＩＣデバイスの設計及び製造には、電子設計自動化（ＥＤＡ）及びコンピュータ支援設計（ＣＡＤ）ソフトウェアツールを使用することができる。これらの設計ツールは、通常、１つ以上のソフトウェアプログラムとして表される。１つ以上のソフトウェアプログラムは、回路を製造する製造システムを設計又は適合させるプロセスの少なくとも一部を実行するように１つ以上のＩＣデバイスの回路を表すコード上で動作するようにコンピュータシステムを操作するために、コンピュータシステムによって実行可能なコードを含む。このコードは、命令、データ、又は、命令とデータとの組み合わせを含むことができる。設計ツール又は製造ツールを表すソフトウェア命令は、通常、コンピューティングシステムにアクセス可能なコンピュータ可読記憶媒体に記憶される。同様に、ＩＣデバイスの設計又は製造の１つ以上の段階を表すコードは、同じコンピュータ可読記憶媒体、又は、異なるコンピュータ可読記憶媒体に記憶されてもよいし、そこからアクセスされてもよい。

コンピュータ可読記憶媒体は、命令及び／又はデータをコンピュータシステムに提供するために、使用中にコンピュータシステムによってアクセス可能な任意の非一時的な記憶媒体又は非一時的な記憶媒体の組み合わせを含む。かかる記憶媒体には、限定されないが、光媒体（例えば、コンパクトディスク（ＣＤ）、デジタル多用途ディスク（ＤＶＤ）、ブルーレイ（登録商標）ディスク）、磁気媒体（例えば、フロッピー（登録商標）ディスク、磁気テープ、磁気ハードドライブ）、揮発性メモリ（例えば、ランダムアクセスメモリ（ＲＡＭ）、キャッシュ）、不揮発性メモリ（例えば、読み出し専用メモリ（ＲＯＭ）、フラッシュメモリ）、又は、微小電気機械システム（ＭＥＭＳ）ベースの記憶媒体が含まれ得る。コンピュータ可読記憶媒体は、コンピュータシステムに内蔵されてもよいし（例えば、システムＲＡＭ又はＲＯＭ）、コンピュータシステムに固定的に取り付けられてもよいし（例えば、磁気ハードドライブ）、コンピュータシステムに着脱可能に取り付けられてもよいし（例えば、光学ディスク又はユニバーサルシリアルバス（ＵＳＢ）ベースのフラッシュメモリ）、有線又は無線のネットワークを介してコンピュータシステムに接続されてもよい（例えば、ネットワークアクセス可能なストレージ（ＮＡＳ））。

いくつかの実施形態では、上記の技術のいくつかの態様は、ソフトウェアを実行する処理システムの１つ以上のプロセッサによって実装されてもよい。ソフトウェアは、非一時的なコンピュータ可読記憶媒体に記憶され、又は、非一時的なコンピュータ可読記憶媒体上で有形に具現化された実行可能命令の１つ以上のセットを含む。ソフトウェアは、１つ以上のプロセッサによって実行されると、上記の技術の１つ以上の態様を実行するように１つ以上のプロセッサを操作する命令及び特定のデータを含むことができる。非一時的なコンピュータ可読記憶媒体は、例えば、磁気若しくは光ディスク記憶デバイス、例えばフラッシュメモリ等のソリッドステート記憶デバイス、キャッシュ、ランダムアクセスメモリ（ＲＡＭ）、又は、他の不揮発性メモリデバイス等を含むことができる。非一時的なコンピュータ可読記憶媒体に記憶された実行可能命令は、ソースコード、アセンブリ言語コード、オブジェクトコード、又は、１つ以上のプロセッサによって解釈若しくは実行可能な他の命令フォーマットであってもよい。

上述したものに加えて、概要説明において説明した全てのアクティビティ又は要素が必要とされているわけではなく、特定のアクティビティ又はデバイスの一部が必要とされない場合があり、１つ以上のさらなるアクティビティが実行される場合があり、１つ以上のさらなる要素が含まれる場合があることに留意されたい。さらに、アクティビティが列挙された順序は、必ずしもそれらが実行される順序ではない。また、概念は、特定の実施形態を参照して説明された。しかしながら、当業者であれば、特許請求の範囲に記載されているような本発明の範囲から逸脱することなく、様々な変更及び変形を行うことができるのを理解するであろう。

一実施形態では、適応発振回路の遅延ラインは、限定されないが、並列に接続されたプログラム可能バッファ等の１つ以上のバッファを含んでもよい。実施形態の別の変形例は、遅延ラインの複数のステージの各ステージに並列に接続されたトライステートインバータ等のバッファのアレイを含むことができるが、これに限定されない。各ステージは、特定の位相のクロックを出力することができるエッジ検出器を含む。他の実施形態では、遅延ラインは、ドループ電源の変化又は変化の機能として遅延の感度又は変化量を変更するように調整され得る負荷キャパシタを含むことができる。

さらに別の実施形態では、エッジ検出器を調整電源又はドループ電源に接続することにより、ドループ電源ラインの雑音に対するＡＯＣの出力クロック周波数の感度が決定される。エッジ検出器が調整電源に接続される例示的な実施形態では、エッジ検出器を通る伝搬遅延は、調整電源電圧レベルが安定しているので、安定したままである。ドループ電源ラインは、調整電源ライン未満にドループし、ドループ遅延ラインの伝搬遅延を変化させ、ＡＯＣの出力クロックの周期及び周波数に影響を与える場合がある。ドループ遅延ラインは、調整電源ラインをオーバーシュートし、基準遅延ラインとエッジ検出器との両方を通る伝搬遅延を同じままにし、ＡＯＣの出力クロック周波数のクランプを生じる場合がある。エッジ検出器がドループ電源に接続された別の例示的な実施形態では、ドループ電源ラインは、雑音が原因で調整電源ライン未満にドループする場合がある。これにより、ドループ遅延ライン及びエッジ検出器を通る伝搬遅延を増加させ、ＡＯＣの出力クロックの周波数が高くなる可能性がある。逆に、この例示的な実施形態では、ドループ電源ラインが、雑音のために調整電源ラインをオーバーシュートする場合には、基準遅延ラインの伝搬遅延が変化しないが、エッジ検出器の伝搬遅延が低下し、周波数がクランプされる代わりに、ＡＯＣの出力クロックの周波数オーバーシュートが生じる。

従って、明細書及び図面は、限定的な意味ではなく例示的な意味でみなされるべきであり、このような全ての修正は、本発明の範囲内に含まれることが意図される。

要約すると、ＡＯＣは、リング発振器のように機能し、電源電圧の変動による伝搬遅延の変化に比例して周波数が自動的に調整されるクロックを出力する。ＡＯＣの目的は、チップ上のタイミングマージンを維持し、回路故障を抑制するために、雑音が存在する場合に一時的にクロックを遅くすることである。適応発振回路は、雑音が原因で変動している場合があるドループ電源と直接動作し、ドループを引き起こす雑音が持続する間、クロック周波数を自動的に遅くする。クロック周波数は、ドループ電源ラインのドループを引き起こす雑音に応じて自動的に減衰するが、雑音が、調整電源を超える電圧オーバーシュートをドループ電源で引き起こす場合には、調整電源によって決定される周波数にクランプされる。

利益、他の利点及び問題に対する解決手段を、特定の実施形態に関して上述した。しかし、利益、利点、問題に対する解決手段、及び、何かしらの利益、利点若しくは解決手段が発生又は顕在化する可能性のある特徴は、何れか若しくは全ての請求項に重要な、必須の、又は、不可欠な特徴と解釈されない。さらに、開示された発明は、本明細書の教示の利益を有する当業者には明らかな方法であって、異なっているが同様の方法で修正され実施され得ることから、上述した特定の実施形態は例示にすぎない。添付の特許請求の範囲に記載されている以外に本明細書に示されている構成又は設計の詳細については限定がない。したがって、上述した特定の実施形態は、変更又は修正されてもよく、かかる変更形態の全ては、開示された発明の範囲内にあると考えられることが明らかである。したがって、ここで要求される保護は、添付の特許請求の範囲に記載されている。

Claims (20)

1. 第１遅延信号（２１８）を出力する第１電圧（２１２）に接続された第１遅延ライン（２１０，８１０）と、
   第２遅延信号（２２４）を出力する第２電圧（２２２）に接続された第２遅延ライン（２２０，８２０）と、
   前記第１遅延信号と前記第２遅延信号との関係に基づいて出力クロック（１０４，２０２，８５０）を生成するエッジ検出器（２４０）と、を備える、
   発振回路（１２０，２００，８００）。
2. 前記第１電圧は調整電源電圧であり、前記第２電圧はドループ電源電圧である、
   請求項１の発振回路。
3. 前記第１遅延ライン及び前記第２遅延ラインは、同じ数及びタイプの素子を含む、
   請求項２の発振回路。
4. 前記出力クロックは、前記調整電源電圧と前記ドループ電源電圧との関係によって決定される周波数で発振するクロックである、
   請求項２の発振回路。
5. 前記エッジ検出器は、マラーＣ素子を含む、
   請求項１の発振回路。
6. ドループ電源電圧を受信し、調整電源電圧を出力する電圧調整器を備える、
   請求項１の発振回路。
7. 前記電圧調整器はローパスフィルタを含む、
   請求項６の発振回路。
8. 前記第１遅延ライン及び前記第２遅延ラインは、複数のプログラム可能バッファを含む、
   請求項１の発振回路。
9. クロックツリーを含む集積回路の複数のコンポーネントと、
   前記クロックツリーを駆動するシステムクロック（１０１）を生成する周波数ロックループ回路（１１０）と、
   前記周波数ロックループ回路内の発振回路（１２０，２００，８００，１０００）と、を備えるシステム（１００）であって、
   前記発振回路は、
   第１遅延信号（２１８）を出力する第１電圧（２１２）に接続された第１遅延ライン（２１０，８１０）と、
   第２遅延信号（２２４）を出力する第２電圧（２２２）に接続された第２遅延ライン（２２０，８２０）と、
   前記第１遅延信号と前記第２遅延信号との関係に基づいて出力クロック（１０４，２０２，８５０，１０４０）を生成するエッジ検出器（２４０）と、を備える、
   システム。
10. 前記第１電圧は調整電源電圧であり、前記第２電圧はドループ電源電圧である、
    請求項９のシステム。
11. 前記発振回路の前記第１遅延ライン及び前記第２遅延ラインは、同じ数及び同じタイプの１つ以上の素子を含む、
    請求項１０のシステム。
12. 前記発振回路は、多相であり、互いに固定されたタイミング関係にある複数の出力クロック（１０１０，１０２０，１０３０，１０４０１）を生成する、
    請求項１０のシステム。
13. 前記発振回路は、
    １つ以上のステージを含むリング発振器であって、各ステージは、発振回路を実装し、異なる位相のクロックを生成する、リング発信器を備える、
    請求項１０のシステム。
14. 発振回路（１２０，２００，８００，１０００）のクロック周波数を調整する方法であって、
    第１遅延ライン（２１０，８１０）を調整電源電圧（２１２）に接続することと、
    第２遅延ライン（２２０，８２０）をドループ電源電圧（２２２）に接続することと、
    前記第１遅延ラインからの第１遅延信号（２１８）と、前記第２遅延ラインからの第２遅延信号（２２４）とを、出力クロック（１０４，２０２，８５０）を生成するエッジ検出器（２４０）に入力することであって、結果として生じる前記出力クロックの発信周波数は、前記調整電源電圧と前記ドループ電源電圧との関係に基づいている、ことと、を含む、
    方法。
15. 前記出力クロックは、前記ドループ電源電圧が前記調整電源電圧より大きいことに応じて、前記第１遅延信号に基づく出力周波数でトグルする、
    請求項１４の方法。
16. 前記出力クロックは、前記ドループ電源電圧が前記調整電源電圧未満であることに応じて、前記第２遅延信号に基づく出力周波数でトグルする、
    請求項１４の方法。
17. 前記第１遅延ライン及び前記第２遅延ラインに遅延制御ビットを入力して、前記第１遅延信号及び前記第２遅延信号のうち少なくとも一方の伝搬遅延を制御することを含む、
    請求項１４の方法。
18. 前記第１遅延ラインに対する前記遅延制御ビットの値は、前記第２遅延ラインに対する前記遅延制御ビットの値と等しい、
    請求項１７の方法。
19. 前記第１遅延ラインに対する前記遅延制御ビットの値は、前記第２遅延ラインに対する前記遅延制御ビットの値と異なっている、
    請求項１７の方法。
20. 前記ドループ電源電圧に対する前記発振回路の感度を調整することを含む、
    請求項１４の方法。

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