CN116256624A - 集成电路裕度测量和故障预测设备 - Google Patents

集成电路裕度测量和故障预测设备 Download PDF

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Abstract

本申请题为“集成电路裕度测量和故障预测设备”。本申请公开一种半导体集成电路(IC)，其包括信号路径组合器，该信号路径组合器包括输出路径和多个输入路径。该IC包括延迟电路，该延迟电路具有的输入电连接到输出路径，该延迟电路将输入信号延迟可变延迟时间以输出延迟的信号路径。该IC可以包括电连接到输出路径的第一存储电路和电连接到延迟的信号路径的第二存储电路。该IC包括比较电路，该比较电路将信号路径组合器的输出与延迟的信号进行比较，其中该比较电路包括比较输出，该比较输出以比较数据信号的形式提供到至少一个缓解电路。

Description

集成电路裕度测量和故障预测设备
本申请是于2018年11月15日提交的名称为“集成电路裕度测量和故障预测设备”的中国专利申请201880085236.6的分案申请。
相关申请的交叉引用
本申请要求2017年11月15日提交的美国临时专利申请No.62/586,423的优先权的权益，其全部内容通过整体引用并入本文。
技术领域
本发明涉及集成电路的领域。
背景技术
集成电路(IC)可以包括在诸如硅晶片的平坦半导体衬底上的模拟电子电路和数字电子电路。使用光刻技术将微观晶体管印刷到衬底上，以在非常小的面积内生产数十亿个晶体管的复杂电路，使得使用IC的现代电子电路设计既低成本又具有高性能。IC在工厂(被称为代工厂)的装配线中生产，这些装配线已经使IC(诸如互补金属氧化物半导体(CMOS)IC)的生产商品化。数字IC包含数十亿个晶体管，这些晶体管布置在晶片上的功能单元和/或逻辑单元中，其中数据路径将功能单元互连，从而在功能单元之间传递数据值。如本文中所使用的，术语“数据路径”意指用于在IC的功能单元/逻辑单元之间传递数据信号的一系列并行的电子连接或路径，并且每个数据路径可以包括诸如64、128、256等的特定数量的位路径。在IC设计过程期间，布置功能单元的时序，以便每个功能单元通常可以在单个时钟周期内完成该单元的所需处理。安全因子可以被用于解释各个IC的制造差异以及在IC的计划寿命内可能发生的改变(诸如劣化)。
IC的晶体管随时间推移而劣化称为老化。例如，晶体管随时间推移而劣化导致开关速度缓慢降低，并且在超过设计安全因子时甚至可以导致彻底的电路故障。通常，设计过程将这些延迟合并到设计中，使得IC在它们的正常使用寿命期间将不发生故障，但是环境和使用条件(诸如热量、电压、电流、湿度等)可以加速老化过程。
诸如双极晶体管、金属氧化物半导体场效应晶体管(MOSFET)等的IC晶体管可以用于数字IC中并且可以用作电开关。例如，MOSFET可以具有四个端子(诸如主体、栅极、源极和漏极)，但是通常源极和主体是电连接的。施加到栅极的电压可以确定在源极和漏极之间流动的电流量。薄电介质材料层将栅极电绝缘，并且跨栅极施加的电场可以改变源极和漏极之间下面的半导体沟道的电导性。
使用时，具有比平均电荷载流子更多能量的电荷载流子(诸如，用于负或n沟道MOSFET的电子、或用于正或p沟道MOSFET的空穴)可以游离出源极和漏极之间的导电沟道，并被捕集在绝缘电介质中。称为热载流子注入(HCI)的此过程最终可以在电介质层内积聚电荷，并且因此增加操作晶体管所需的电压。随着阈值电压的增加，晶体管的开关延迟可以变大。
当电压施加到栅极时，发生另一种老化机制，称为偏置温度不稳定性(BTI)的现象。BTI可以引起电介质中电荷的积聚和其他问题外，然而在去除栅极电压后，某些这种影响自发消失。这种恢复发生在几微秒内，因此难以观察晶体管何时受到应力，并且然后仅在消除应力后才能测量所产生的影响。
当施加到栅极的电压在电介质内产生电活性缺陷(称为陷阱)时，另一种老化机制开始起作用。当陷阱数量过多时，这些电荷陷阱可以联合并且在栅极和电流沟道之间形成完全的短路。这种故障称为氧化物击穿或与时间有关的电介质击穿。与导致性能逐渐下降的其他老化机制不同，电介质的击穿可以导致晶体管的灾难性故障，从而导致IC不起作用。
此外，一种称为电迁移的现象可以损坏将晶体管连结在一起或将其链接到外界的铜连接或铝连接。当电流激增使金属原子从电连接中松脱时，可以发生电迁移，并且可以使金属原子与电子一起流动。这将耗尽上游一些原子的金属，同时导致下游金属的积聚。金属的上游变薄增加连接的电阻，有时成为开路。下游沉积可以导致金属凸出其指定的轨道。
IC中另一个与可靠性相关的问题是一种称为应力迁移的现象。这用于描述在机械应力影响下金属原子的流动。
另外，任何缺陷(诸如未建模的现象、随机的制造缺陷等)都可以导致信号路径随时间推移的时序劣化。一些缺陷可能不会出现在测试、验证、初始操作等期间，例如，管芯/IC/产品可以在测试阶段通过所有筛选程序。例如，包括制造缺陷(诸如少于完整的金属覆盖)的通孔将随时间推移而增加其电阻，并在某些时候导致逻辑路径的时序故障。例如，随机制造缺陷可能出现在IC上的任何位置，并且合并多种类型和级别的缺陷，因此设计可能无法合并安全因子以缓解这些缺陷。另一方面，所公开技术的实施例的各方面能够基于在适当的IC通路处的指纹采样预测每个单独的IC的故障，并且通过在IC内抢先替换、纠正和预防措施、通知用户、补偿来缓解故障以增加使用寿命等。
相关技术的前述示例和与之相关的限制旨在进行说明而非排他性的。通过阅读说明书和研究附图，相关领域的其他限制对于本领域技术人员将变得显而易见。
发明内容
结合旨在是示例性和说明性的而非限制范围的系统、工具和方法描述和说明以下实施例及其各方面。
根据实施例，提供了根据权利要求的半导体集成电路(IC)。其可以包括信号路径组合器，该信号路径组合器包括输出路径和多个输入路径。该IC包括延迟电路，该延迟电路具有电连接到输出路径的输入，该延迟电路将输入信号延迟可变延迟时间以输出延迟的信号路径。该IC可以包括电连接到输出路径的第一存储电路和电连接到延迟的信号路径的第二存储电路。该IC包括比较电路，该比较电路将第一存储电路和第二存储电路的输出进行比较，其中比较电路包括电连接到一个或多个缓解电路的第二输出路径。
在一些实施例中，缓解电路是来自由下列项组成的组的一个或多个电路：通知电路、时序延迟测量(或估计)电路、数据传输电路；IC抗老化补偿电路；和故障分析电路。
在一些实施例中，信号路径组合器是来自由下列项组成的组的一个或多个：逻辑XOR组合器、汉明奇偶校验组合器和多路复用器。
在一些实施例中，以等于IC的时钟周期除以签名向量大小的增量的整数倍来设置可变延迟时间，并且其中签名向量大小在1与100,000之间。
在一些实施例中，缓解电路是电子连接到计算机化服务器的数据传输电路，其中计算机化服务器被配置为接收比较数据信号的多个实例，对比较数据信号执行故障预测分析，并且当故障预测分析预测IC在预定时间内发生故障时向缓解模块发送通知。
在一些实施例中，比较数据信号中的至少一些是在可变延迟时间的多个值处生成的。
在一些实施例中，比较数据信号中的至少一些是从可变延迟时间的多个值中的至少一个值的多个实例生成的。
在一些实施例中，故障预测分析包括机器学习分析、趋势分析、多对象跟踪分析和多元分析中的一个或多个。
在一些实施例中，故障预测分析包括从多个不同的IC接收比较数据信号。
在一些实施例中，故障预测分析包括从多个不同的IC接收故障预测分析结果。
在可以与本文描述的任何实施例结合的另一方面中，提供了一种半导体集成电路(IC)，其包括：信号路径组合器，其包括输出和多个输入路径，该输出基于在每个输入路径上接收的相应信号的组合；延迟电路，其具有电连接到信号路径组合器输出的输入，该延迟电路将输入信号延迟可变延迟时间以输出延迟的信号；以及比较电路，其被布置为基于信号路径组合器输出与延迟的信号的比较提供比较输出，其中比较输出以比较数据信号的形式被提供到至少一个缓解电路。
在一些实施例中，缓解电路是来自由下列项组成的组的至少一个电路：通知电路、时序延迟测量电路、数据传输电路、IC抗老化补偿电路；和故障分析电路。
可选地，信号路径组合器是来自由下列项组成的组的至少一个：逻辑XOR组合器、汉明奇偶校验组合器和多路复用器。
在实施例中，IC进一步包括：第一内部存储电路，其电连接到信号路径组合器输出，并且被布置为将存储的信号路径组合器输出作为第一输入提供到比较电路；以及第二内部存储电路，其电连接到延迟的信号，并且被布置为将延迟的信号作为第二输入提供到比较电路。
在某些实施例中，信号路径组合器是第一信号路径组合器，其被布置为从第一数据源接收多个信号，并且比较电路是第一比较电路。然后，IC可以进一步包括：第二信号路径组合器，其包括输出和多个输入路径，第二信号路径组合器输出基于在每个输入路径上接收的相应信号的组合，该信号是从第二数据源接收的；多路复用器，其被配置为接收第一信号路径组合器输出、第二信号路径组合器输出和选择信号，并且基于选择信号选择性地输出第一信号路径组合器输出或第二信号路径组合器输出，多路复用器的输出被提供为延迟电路的输入；第二比较电路，其被布置为基于第二信号路径组合器输出和延迟的信号的比较提供第二比较输出；以及OR门，其被布置为接收第一比较输出和第二比较输出作为输入，并且将输出作为比较数据信号提供到至少一个缓解电路。
IC可选地进一步包括：第一比较存储电路，其被布置为接收第一比较输出并且由第一时钟信号控制；第二比较存储电路，其被布置为接收第二比较输出并且由第二时钟信号控制；并且其中第一比较存储电路被布置为将第一比较输出作为第一输入提供到OR门，并且第二比较存储电路被布置为将第二比较输出作为第二输入提供到OR门。
在一些实施例中，以等于IC的时钟周期除以签名矢量大小的增量的整数倍来设置可变延迟时间，并且其中签名矢量大小在1与100,000之间。
在实施例中，缓解电路是电子连接到计算机化服务器的数据传输电路，其中计算机化服务器被配置为接收比较数据信号的多个实例，对比较数据信号执行故障预测分析，并且当故障预测分析预测IC在预定时间内发生故障时将，向缓解模块发送通知。可选地，比较数据信号中的至少一些是在可变延迟时间的多个值处生成的。优选地，比较数据信号中的至少一些是从可变延迟时间的多个值中的至少一个值的多个实例生成的。
在某些实施例中，故障预测分析包括机器学习分析、趋势分析、多对象跟踪分析和多元分析中的至少一个。
在实施例中，故障预测分析包括从多个不同的IC接收比较数据信号。
在一些实施例中，故障预测分析包括从多个不同的IC接收故障预测分析结果。
在一些实施例中，信号路径组合器的多个输入路径中的每个被配置为接收以下各项中的一个：来自IC中的相应数据源的信号；来自存储器电路的信号；来自由时钟使能分组的多个逻辑电路中的一个的信号。
在另一方面(与本文描述的任何其他实施例组合)，考虑一种使用半导体集成电路(IC)的方法，该方法包括：在信号路径组合器处组合在多个输入路径的每一个上接收的相应信号以提供输出；在延迟电路处将信号路径组合器输出延迟可变延迟时间以输出延迟的信号；以及将信号路径组合器输出与延迟的信号进行比较以提供比较输出，并且将比较输出以比较数据信号的形式提供到至少一个缓解电路。
在一些实施例中，缓解电路是来自由下列项组成的组的至少一个电路：通知电路、时序延迟测量电路、数据传输电路、IC抗老化补偿电路；和故障分析电路。
在实施例中，信号路径组合器是来自由下列项组成的组的至少一个：逻辑XOR组合器、汉明奇偶校验组合器和多路复用器。
可选地，该方法进一步包括：将信号路径组合器输出存储在第一内部存储电路处，并且将来自第一内部存储电路的存储的信号路径组合器输出作为第一输入提供到比较电路；以及将延迟的信号存储在第二内部存储电路处，并且将来自第二内部存储电路的延迟的信号作为第二输入提供到比较电路。
在某些实施例中，信号路径组合器是第一信号路径组合器，其从第一数据源接收多个信号，并且其中比较电路是第一比较电路。然后，该方法可以进一步包括：在第二信号路径组合器处组合在多个输入路径的每一个上接收的相应信号以提供输出，该信号是从第二数据源接收的；在多路复用器处接收第一信号路径组合器输出、第二信号路径组合器输出和选择信号，并且基于该选择信号选择性地输出第一信号路径组合器输出或第二信号路径组合器输出，多路复用器的输出被提供为延迟电路的输入，使得延迟步骤包括在延迟电路处将第一信号路径组合器输出或第二信号路径组合器输出延迟可变延迟时间，以输出延迟的信号；将第二信号路径组合器输出与延迟的信号进行比较以提供第二比较输出；以及在OR门处接收第一比较输出和第二比较输出作为输入，并且将比较数据信号作为输出从OR门输出到至少一个缓解电路。
在一些实施例中，该方法进一步包括：在由第一时钟信号控制的第一比较存储电路处接收第一比较输出；在由第二时钟信号控制的第二比较存储电路处接收第二比较输出；将来自第一比较存储电路的第一比较输出作为第一输入提供到OR门；以及将来自第二比较存储电路的第二比较输出作为第二输入提供到OR门。
在实施例中，以等于IC的时钟周期除以从1到100,000的因子的增量的整数倍来设置可变延迟时间。
在一些实施例中，缓解电路是电子连接到计算机化服务器的数据传输电路，该方法进一步包括：在计算机化服务器处接收比较数据信号的多个实例；在计算机服务器处对比较数据信号执行故障预测分析；当故障预测分析预测IC在预定时间内发生故障时，从计算机服务器向缓解模块发送通知。可选地，比较数据信号中的至少一些是在可变延迟时间的多个值处生成的。优选地，比较数据信号中的至少一些是从可变延迟时间的多个值中的至少一个值的多个实例生成的。
在一些实施例中，故障预测分析包括机器学习分析、趋势分析、多对象跟踪分析和多元分析中的至少一个。
在某些实施例中，故障预测分析包括从多个不同的IC接收比较数据信号。
在实施例中，故障预测分析包括从多个不同的IC接收故障预测分析结果。
可选地，信号路径组合器的多个输入路径中的每一个被配置为接收以下各项中的一个：来自IC中的相应数据源的信号；来自存储器电路的信号；以及来自由时钟使能分组的多个逻辑电路中的一个的信号。
在实施例中，该方法在IC的初始操作下执行。然后，该方法可以进一步包括：基于提供到缓解电路的比较数据信号，测量IC的时序延迟。
在一些实施例中，该方法进一步包括：针对多个延迟时间中的每一个重复组合、延迟和比较的步骤，以便提供多个比较输出；以及基于多个比较输出确定IC的识别特性。可选地，该方法进一步包括：跟踪IC的识别特性随时间推移的改变。
除了上述示例性方面和实施例之外，通过参考附图并通过研究以下具体实施方式，其他方面和实施例将变得显而易见。
附图说明
在附图中示出了示例性实施例。在附图中示出的部件和特征的尺寸通常是为了表示的方便和清楚选择的，并且不一定按比例示出。这些附图在下面列出。
图1示意性地示出用于IC裕度(margin)测量和故障预测的计算机化系统；
图2示出用于IC裕度测量和故障预测的方法的流程图；
图3、图3A和图3B分别示出用于IC裕度测量和故障预测的基于XOR的电路图；
图4示出用于IC裕度测量和故障预测的基于MUX的电路图；
图5示出抗IC老化模式的电路图；
图6示出用于IC裕度测量和故障预测的信号延迟的时序图；
图7示出第一实验的误差与循环时间关系的曲线图；
图8示出第二实验的误差与循环时间关系的曲线图；
图9示出用于IC裕度测量和故障预测的两个信号延迟的时序图；
图10示出第三实验的误差与循环时间关系的曲线图；并且
图11示出单元的裕度映射图。
具体实施方式
本文公开用于确定和预测单独的集成电路的未来故障的方法和设备。还公开了一种从其第一操作和/或随时间推移(例如，自其第一操作或其第一操作之后的任何时间段期间)的IC的时序延迟裕度测量电路。诸如故障预测电路(FPC)或裕度测量和故障预测电路(MFPC)的专用电路(可以是检测器)被放置在沿数字集成电路中的一个或多个数据路径的选定点处(诸如每个数据路径具有一个或多个FPC或MFPC)，其中每个专用电路将多个单独的数据路径组合为较少数量的测试路径。通过将每个测试信号分成两个，并且将延迟电路应用于分离的信号路径中的一个，在功能单元的每个时钟循环期间获取数据路径的每个路径的延迟的指纹或签名。如本文中所使用的，术语“指纹”和/或“签名”是指信号强度的概况(诸如矢量、序列等)，其通过数据路径的信号的组合的时序延迟裕度的测量得到。对于功能单元的每个时钟循环，输出数据路径可以具有不同的数据值。因此，在每个时钟循环期间，可以测试功能单元内的逻辑路径的不同组合，从而产生不同的指纹。通过随时间推移收集大量指纹，可以分析指纹的数据集。指纹数据集的分析可以确定单独的IC的性能和/或预测其未来的故障。
一般而言，可以考虑半导体集成电路(IC)包括：信号路径组合器，其包括多个输入路径(例如，从存储器电路和/或从由时钟使能分组的逻辑电路接收数据源或数据路径上的信号)以及输出，该输出基于在每个输入路径上接收的相应信号的组合；延迟电路，其具有电连接到信号路径组合器输出的输入，该延迟电路将输入信号延迟可变延迟时间以输出延迟的信号；以及比较电路，其被布置为基于信号路径组合器输出与延迟的信号的比较来提供比较输出，其中比较输出以比较数据信号的形式被提供到至少一个缓解电路。信号路径组合器、延迟电路和比较电路的组合可以提供FPC或MFPC。
也可以考虑使用这种IC的方法(例如，其中使用可以包括操作、分析和配置中的一个或多个)。例如，这可以包括用于使用半导体集成电路(IC)的方法。该方法可以包括：在信号路径组合器处组合在多个输入路径中的每一个上接收的相应信号以提供输出；在延迟电路处将信号路径组合器输出延迟可变延迟时间以输出延迟的信号；以及将信号路径组合器输出与延迟的信号进行比较以提供比较输出，并且将比较输出以比较数据信号的形式提供到至少一个缓解电路。
还可以考虑，针对多个延迟时间中的每一个重复组合、延迟和比较的步骤。以这种方式，可以提供多个比较输出。从而可以基于多个比较输出来确定IC的识别特性(即签名或指纹)。通过在不同的时钟循环上重复该过程，可以确定多个这样的指纹。然后，例如通过跟踪指纹随时间推移的改变(使用至少与确定单个指纹所需的时间长度一样长的间隔，并且优选更长的间隔)，可以在不同的时间跟踪指纹。
还可以提供与通过参考IC描述的任何特征实现的步骤相对应的其他可选方法特征。这些示例可以在下面讨论。下面还将讨论特定的实施例，但是还将进一步参考本公开的广义意义或术语。
请注意，数据路径是可以由FPC或MFPC处理的设计风格的一个示例，其他示例可以是存储器电路(FPC/MFPC位于存储器的输出处)和关于某个时钟使能分组在一起的其他逻辑电路。
可选地，本文描述的实施例的各方面可以应用于IC性能的任何可靠性问题，诸如老化、在设计中表现出来并引起劣化的潜在缺陷、IC内部/之间的制造差异、晶圆厂之间的制造差异等。所描述的技术可以从任何源或原因中找出时序延迟的改变，在IC故障导致设备/系统故障之前预测未来的故障，并且在特定的IC故障之前采取纠正和预防措施。尽管在此使用可靠性问题(诸如老化、电迁移等)作为示例，但该技术也可以应用于诸如随机缺陷、系统缺陷、未知缺陷等的潜在缺陷。
可选地，可以以小时间步长改变延迟，从而产生一个或多个时间延迟扫描，以及在每个不同的时间延迟下的关联指纹。分析扫描以确定单独的IC的操作，预测IC的未来故障等。
可选地，可以组合地分析一个或多个数据集(例如来自IC上的信号)以确定数据路径(或等效信号路径)的每个路径、功能单元的每个逻辑处理路径等的操作延迟。
可选地，可以统计分析一个或多个数据集以预测IC的未来故障。例如，以使用故障预测电路测量的一个或多个延迟裕度来分析IC劣化趋势，诸如分析最小延迟裕度随时间推移的改变。
可选地，可以使用机器学习来分析一个或多个数据集，以监测IC的故障，预测IC的未来故障等。
可选地，可以分析一个或多个数据集以设计未来的IC。
可选地，可以组合地分析一个或多个扫描以确定数据路径的每个路径、功能单元的每个逻辑处理路径等的操作延迟。
可选地，可以统计分析一个或多个扫描，以预测IC的未来故障。例如，一个或多个扫描的回归分析确定时序延迟的改变，并且对时序延迟故障值的外推确定故障时间。
可选地，可以使用机器学习来分析一个或多个扫描，以监测IC的故障，预测IC的未来故障等。
可选地，可以分析一个或多个延迟时间扫描以设计未来的IC，其中未来的IC被设计为避免先前的IC的故障。
可选地，在芯片的寿命开始时，使用机器学习来分析一个或多个扫描，例如在寿命开始时IC的时序延迟裕度签名或指纹。签名或指纹可以被用于芯片异常值检测/筛选，即，与允许在大规模制造中检测异常的其他IC相比，特定的IC被给予唯一的标识和签名。
现在参考图1和图2，其分别示意性地示出用于在IC测试(测试仪或系统级)处进行IC故障预测和逻辑路径的裕度测量的计算机化系统100和方法的流程图(200和210)。系统100包括IC 150、计算机101A和连接两者的数据接口连接140。IC 150多个功能单元(如在151、152、153等处)以及它们之间的数据路径(如在141、142A、142B、143A、143B等处，其可以包括综合逻辑)。IC 150包括裕度测量和故障预测电路(MFPC；如在131、132、133等处)，用于从数据路径(如在142A、143A等处)捕获信号，并且确定来自相应数据路径的至少一些信号的延迟时序。MFPC 131、132或133组合201来自数据路径的信号，并且测试202组合信号的一个或多个延迟。IC 150包括数据接口，以用于连接到数据接口连接140，并且将延迟时序发送202到计算机101A。针对数据路径的多个信号和/或针对多个延迟值(诸如改变204延迟)收集的延迟时序数据可以视为延迟时序的指纹。
计算机101A包括一个或多个硬件处理器101B、用户接口120和非临时性计算机可读存储介质102。存储介质包括诸如MFPC数据接收器102A、IC老化分析器102B、IC故障预测器102C等的程序代码，该程序代码包括指令，该指令在(一个或多个)硬件处理器101B上执行时使得(一个或多个)硬件处理器101B使用数据接口110(诸如使用MFPC数据接收器102A)接收211信号延迟数据(即，指纹)。IC老化分析器102B分析212指纹，并且IC故障预测器102C诸如使用用户接口120向操作者通知213状态、故障预测、预防措施等。
可选地，通过IC 150的电路(未示出)分析延迟时序，以确定在故障之前IC 150上的时钟和/或逻辑修改206何时改善IC 150的寿命。可选地，通过IC 150的电路(未示出)分析延迟时序，并且发出关于状态或故障预测的通知206。
可选地，可以在IC测试(测试仪或系统)处生成延迟时序指纹，以提取某个单元中的数据路径的时间零点裕度映射。
在初始操作时可以分析指纹，并且在IC的整个生命周期内对其进行监测，以确定何时可能发生预测的故障。例如，缺陷劣化梯度分析可以确定IC发生故障的未来时间。例如，分析指纹的最小裕度，随时间推移绘制最小裕度，并且将绘制的图外推至裕度延迟为零，来确定预测的故障时间。
现在参考图3，其示出用于IC故障预测的基于XOR的电路图。XOR部件(XOR1)将来自数据路径的信号(诸如64、128、256、512或类似数量的信号)组合成单个信号XOR1_out。XOR1_out被馈送到第一触发器FF2和延迟线D2。延迟的XOR1_out被馈送到第二触发器FF1。FF1和FF2由时钟clk_3激活，并且它们的输出XOR用XOR2组合。对于其中在clk_d1的时间处，XOR1_out和XOR1_out_d2中的一个为逻辑1每个延迟，XOR2_out为逻辑1。
因此，clk_d1的多个实例和/或D1的多个值可以确定沿着组合的(组合学的)逻辑FU1的数据路径的延迟的时序延迟数据，并且因此确定时序延迟的指纹。通过随时间推移分析这些时序延迟，MFPC可以检测到FU1的哪些路径劣化最快和/或老化最快，并且导致IC150出现故障。
XOR1的输出信号可以被视为输入信号的压缩，其保留数据路径的输入信号的最小时序裕度延迟。当输入信号的最小裕度小于与D2相关联的延迟时，XOR2的输出可以为逻辑1。因此，XOR1可以是奇偶校验检查器，即，当输入信号的奇偶校验为逻辑1时，输出为逻辑1。压缩信号(XOR1输出)的每个上升沿可以与输入信号中的一个的上升沿相关联。对于最小时序延迟裕度仅与一个输入相关联的简单情况，XOR1输出的最后上升或下降转变换表示最小裕度。该概念可以通过下面描述的数学证明以及基于事件的仿真来证明。例如，通过仿真可以证明特殊情况(其中若干信号的裕度小于D2、同时切换多个信号等)。
在上面考虑的一般术语中，IC可以进一步包括：第一内部存储电路，其电连接到信号路径组合器输出，并且被布置为将存储的信号路径组合器输出作为第一输入提供到比较电路；以及第二内部存储电路，其电连接到延迟的信号，并且被布置为将延迟的信号作为第二输入提供到比较电路。然而，如现在将要讨论的，这种配置是可选的。
现在参考图3A，与图3中所示的电路图相比，其示出用于IC故障预测的基于XOR的电路图的不同版本。图3A中所示的数据路径具有与图3A所示的结构基本相同的结构。在此版本中，XOR部件XOR1a将来自数据路径的信号(诸如64、128、256、512或类似数量的信号)组合成单个输出信号XOR1aout。XOR1aout作为第一输入被馈送到第二XOR电路XOR2a，并且并行地被馈送到延迟线D2，延迟线D2的输出向第二XOR电路XOR2a提供第二输入。来自第二XOR电路XOR2a的延迟的输出信号XOR2aout被馈送到触发器FF1b。触发器FF1b由时钟(clk1a)激活。对于其中在clk1a的时间处，第二XOR电路XOR2a的两个输入处于不同的逻辑状态的每个延迟，第二输出信号XOR2aout为逻辑1。
现在参考图3B，与图3中所示的电路图相比，其示出用于IC故障预测的基于XOR的电路图的另一不同版本。在该版本中，提供两个基于XOR的故障预测电路，这两个基于XOR的故障预测电路使用一个延迟线电路。换句话说，提供两个数据路径，每个数据路径可以与图3或图3A所示的数据路径一致。第一故障预测电路包括：第一XOR部件XOR1a，其由来自第一数据路径的一组并行输入信号驱动(如以上参考图3或图3A所讨论的)；第二XOR部件XOR2a；以及第一触发器FF1b，其由第一时钟信号clk1a钟控。第二故障预测电路包括：第三XOR部件XOR1b，其由来自第二数据路径的一组并行输入信号驱动(如以上参考图3或图3A所讨论的)；第四XOR部件XOR2b；以及第二触发器FF1b，其由第二时钟信号clk1b钟控。通过在分时模式下，多路复用器mux选择是将第一XOR部件XOR1a的输出还是第三XOR部件XOR1b的输出作为输入提供到公共延迟线D2，公共延迟线D2为两个故障预测电路提供服务。这可以通过使用选择信号In/out sel来控制。另外，两个故障预测电路中的每一个的配置如图3A所示。由第一时钟信号clk1a钟控的第一触发器FF1b的输出和由第二时钟信号clk1b钟控的第二触发器FF1b的输出作为输入被提供到OR门，以生成输出信号MT-out。当多路复用器mux将第一XOR部件XOR1a的输出连接到延迟线D2的输入时，对于其中在第一时钟信号clk1a的时间处，第二XOR部件XOR2a的两个输入处于不同逻辑状态的每个延迟，输出信号MT-out为逻辑1。当多路复用器mux将第三XOR部件XOR1b的输出连接到延迟线D2的输入时，对于其中在第二时钟信号clk1b的时间处，第四XOR部件XOR2b的两个输入处于不同的逻辑状态的每个延迟，输出信号MT-out为逻辑1。
一般而言，可以进一步认为信号路径组合器是第一信号路径组合器，该第一信号路径组合器被布置为从第一数据源接收多个信号(可以是本文讨论的数据路径或其他信号集合)，并且比较电路是第一比较电路。然后，可以认为IC进一步包括第二信号路径组合器，该第二信号路径组合器包括输出和多个输入路径，该第二信号路径组合器输出基于在每个输入路径上接收到的相应信号的组合，这些信号是从第二数据源接收的。然后，可以提供多路复用器，该多路复用器被配置为接收第一信号路径组合器输出、第二信号路径组合器输出并且基于接收到的选择信号选择性地输出第一信号路径组合器输出或第二信号路径组合器输出。多路复用器的输出可以作为输入被提供到延迟电路(使得延迟电路对于第一信号路径组合器和第二信号路径组合器两者是公共的)。该IC可以进一步包括第二比较电路，该第二比较电路被布置为基于第二信号路径组合器输出和延迟的信号的比较来提供第二比较输出(由此延迟的信号可以是第一比较电路和第二比较电路公共的)。OR门可以进一步被布置为接收第一比较输出和第二比较输出作为输入，并且将输出作为比较数据信号提供到至少一个缓解电路。参考方法的方面，其可以进一步包括：在第二信号路径组合器处组合在多个输入路径的每一个上接收的相应信号以提供输出，该信号是从第二数据源接收的；在多路复用器处接收第一信号路径组合器输出、第二信号路径组合器输出和选择信号，并且基于该选择信号选择性地输出第一信号路径组合器输出或第二信号路径组合器输出，多路复用器的输出作为输入提供到延迟电路，使得延迟步骤包括在延迟电路处将第一信号路径组合器输出或第二信号路径组合器输出延迟可变延迟时间，以输出延迟的信号；将第二信号路径组合器输出与延迟的信号进行比较以提供第二比较输出；以及在OR门处接收第一比较输出和第二比较输出作为输入，并且将比较数据信号作为输出从OR门输出到至少一个缓解电路。
可选地，由第一时钟信号控制的第一比较存储电路可以被布置为接收第一比较输出。然后，由第二时钟信号(其可以与第一时钟信号相同或不同)控制的第二比较存储电路可以被布置为接收第二比较输出。第一比较存储电路有利地被布置为将第一比较输出作为第一输入提供到OR门，并且第二比较存储电路被布置为将第二比较输出作为第二输入提供到OR门。
现在参考图4，其示出用于IC故障预测的基于MUX的电路图。如本文所述，多路复用器(Mux_sel)用于选择一个或多个数据路径，并且然后检测延迟时序指纹。利用基于MUX的MFPC的优点是一次选择一个信号用于延迟时序，因此可以用少量数据(诸如使用IC上的专用分析电路)检测故障。可选地，可以使用基于混合MUX/XOR的MFPC，其组合了每种类型MFPC的一些优点。
现在参考图5，其示出用于抗IC老化模式的电路图。该图示出一种抗老化技术，当未启用MFPC电路(即MFPC时钟被门控(gated))时，其停用XOR电路。当电路被禁用时，诸如由于NBTI效应，恒定的逻辑延迟将增加电路劣化。为了缓解NBTI劣化，只要对MFPC时钟被门控，就对XOR电路进行触变(toggled)。可替代地，分别监测每个信号的裕度劣化。图5仅仅是可以执行以补偿IC电路的劣化和/或老化的电路校正的替代实施例的一个示例。可以使用许多其他示例电路。
本文公开的技术可以扩展到其他类型的逻辑路径/信号、路径长度以及不同类型的生成和采样电子元件。例如，相位路径、基于锁存器的逻辑路径、门控时钟逻辑路径、触发器(FF)下降时序逻辑信号等。例如，实施例可以检测由于时钟路径中的延迟劣化引起的保持故障(最小延迟)。在此示例中，新的延迟路径(诸如D4)位于FF1和FF2的时钟之间，以使D4延迟值延迟FF2的时钟。
MFPC可以始终打开或通过使能信号激活。例如，使能信号表示与由MFPC采样的一组FF相对应的使能信号的逻辑OR。当使能为低时，MFPC可以进入抗IC老化模式检测，在该检测中，专用时钟用于触变MFPC以缓解NBTI老化效应。
当MFPC覆盖IC的大逻辑区域(FU)时，MFPC可以用作第一操作下的IC的时序延迟裕度签名或指纹。随时间推移，MFPC可以在不同时间测量裕度签名，以分析和检测IC劣化/老化的时间梯度。不同的梯度函数可以与不同类型的缺陷和劣化模式相关。
可选地，签名包括多个重叠的延迟裕度，并且若干关键时序延迟裕度被标识为各自具有不同的时间梯度，并且各自被单独分析以预测未来的IC故障。例如，非线性时空相关方法用于从一系列签名或指纹同时跟踪多个时序延迟裕度，每个签名或指纹表示所有重叠的时序延迟的一维向量。例如，对多个一维向量执行变换以产生二维或更多维数据表示。例如，Laube等人于2002年在“计算机科学讲义(Lecture Notes in Computer Science)”(Egenhofer等-编辑-地理信息科学，GIScience 2002)，第2478卷(Springer,Berlin,Heidelberg)，第132-144页中发表的“Analyzing Relative Motion within Groups ofTrackable Moving Point Objects”，其通过整体引用并入。
当半导体集成电路的性能随时间推移而劣化时，物理缺陷的发展可以逐渐增加IC的电路的延迟时间。当延迟时间超过IC的时钟循环时间时，IC可能发生故障。现有的缺陷检测技术能够在发生故障后检测出缺陷，但是当预测到严重故障时，可以执行抢先维护。这对于故障成本高的应用(诸如自动驾驶车辆)、更换成本高的应用(诸如卫星IC故障)、产品图像故障成本高的应用(诸如由于故障造成负面用户体验)等尤其重要。使用本文公开的技术的集成电路(IC)实施例包括故障预测电路和系统，该系统可以在发生故障之前警告即将发生的故障。
例如，在上述一般意义上，可以以等于IC的时钟周期除以因子(“签名矢量大小”)(优选为1到100，000)的增量的整数倍来设置可变延迟时间。
在一些实施例中，故障预测电路由一对存储部件(例如，触发器)组成，该对存储部件均接收来自IC的大量路径(诸如，数据路径、存储器路径、逻辑路径等)的数据信号输出。为了减少开销，在将数据信号存储在两个存储部件中之前，使用汉明码、奇偶校验码、其他纠错技术等减少数据信号。这两个存储部件在数据信号输入时序、时钟信号输入时序、输入信号的相位、数据信号的输入逻辑阈值等方面彼此不同。例如，可变时序电路用于将信号延迟到触发器中的一个。
FPC或MFPC进一步包括电子部件，其确定(a)来自两个存储部件的输出的一致或不一致，以及(b)不一致的输出之间的延迟与IC的时钟循环时间有多接近。
在操作中，在确定信号输出的一致或不一致(诸如使用XOR部件)之后，故障预测电路增加存储部件中的一个的输入时序、时钟信号输入时序或输入逻辑阈值，并且再次确定输出的一致或不一致。可以用小增量重复此循环。
保持与时钟循环时间相比的感测到的延迟的相对长度以及所使用的存储部件增量的日志。可以对日志数据执行分析，诸如趋势检测、组合分析、机器学习、回归分析、异常检测等，以估计IC劣化何时可以达到IC故障的时间(诸如当最短逻辑路径延迟超过后续时钟循环时间时)。
可以以多种方式利用该测量和/或估计。可以向实施IC的系统的用户发出警报，指示裕度(延迟与IC的时钟循环时间有多接近)或估计的故障时间。此外，代理(agent)可以指导IC的操作改变(诸如时钟速度或电压降低)，这可以推迟故障并延长IC的使用寿命。
相对于现有技术，通过使用少量部件在数据路径输出处连续监测逻辑电路，可以节省诸如IC面积、功率等的资源。
例如，输入信号被压缩以生成汉明码(被压缩到汉明空间中)。汉明码可以用于更高阶的错误检测、校正和/或预测过程。例如，基于XOR的电路用于将所有数据路径信号组合为两个统一的信号路径，其实现模-4(modulo-4)逻辑运算。附加地或可替代地，可以使用其他类型的压缩(源)代码。
在前面讨论的一般术语中，可以理解的是，信号路径组合器(或至少一个信号路径组合器)包括逻辑XOR组合器(如图3或图3A所示)、汉明奇偶校验组合器和多路复用器中的至少一个。
该技术可以扩展到其他类型的逻辑路径和采样序列元素，例如：
·相路径
·基于锁存的逻辑路径
·门控时钟逻辑路径
·基于数据路径信号下降的逻辑路径
·存储器输入和输出
故障预测电路可以总是导通或可以由使能信号激活，该使能信号表示数据路径的信号的逻辑OR。当使能为低时，故障预测电路使用专用时钟来触变电路以缓解老化效应。
集成电路可以实现大量的同步和时序敏感逻辑电路。当电路的延迟由于物理劣化而增加时，发生时序冲突，并且该冲突可以影响电路的功能。物理劣化可以是由老化效应引起的，或者可以是由于在使用期间产生的缺陷引起的。故障预测电路随时间推移跟踪逻辑延迟裕度，并且可以预测由于物理延迟劣化而导致的故障。
在上面讨论的一般术语中，因此可以认为缓解电路是来自由以下电路组成的组中的至少一个电路：通知电路(例如，如配置为产生通知206或213)；时序延迟测量(或估计)电路(例如，用于提供时序延迟输出)；数据传输电路；IC抗老化补偿电路(例如，如上面参考图5所讨论的)；和故障分析电路。
在缓解电路是数据传输电路的情况下，其可以电子连接到计算机化服务器。然后，计算机化服务器有利地被配置为接收比较数据信号的多个实例(例如关于不同的时间和/或不同的数据源)。从而，计算机化服务器可以对比较数据信号执行故障预测分析。可选地，当故障预测分析预测IC在预定时间内发生故障时，其可以向缓解模块(诸如，IC抗老化补偿电路)发送通知。比较数据信号中的至少一些可以是在可变延迟时间的多个值处生成的，和/或比较数据信号中的至少一些可以是从可变延迟时间的多个值中的至少一个值的多个实例生成的。可选地，故障预测分析包括机器学习分析、趋势分析、多对象跟踪分析和多元分析中的至少一个。有利地，故障预测分析包括从多个不同的IC接收比较数据信号和/或故障预测分析结果。
故障预测电路有利地使用小IC面积和功率连续监测大量逻辑电路，诸如IC的功能单元的输出上的数据路径的信号。
在一些实施例中，可以使用计算机算法来依据预定覆盖范围确定单元内的故障预测电路的数量。其可以使用单元内诸如存储器电路和触发器电路的设计数据。计算机算法还可以用于依据单位时钟门控信号来自动定位FPC或MFPC电路，并且依据FPC或MFPC自动设置输入信号大小，以实现最佳性能(用最小数量的FPC或MFPC电路实现最大实例覆盖率)。
在一些实施例中，故障预测电路内的延迟可以被校准。这样做是为了具有与设计数据的非常快速的相关路径，并且在时间零点(测试期间)提供准确的裕度结果。一种校准方法可以使用基于后硅中的管芯上传感器(代理)的前硅估计器功能，将前硅中的FPC或MFPC电路测量的裕度转换为受监测端点(FF)裕度的最坏情况裕度。
一般而言，这可以认为包括基于提供到缓解电路的比较数据信号来测量或估计IC的时序延迟(尤其是在初始或时间零点操作时)。时序延迟可以基于多个比较输出(其可以在单个比较数据信号或多个比较数据信号中)，例如，通过针对多个延迟时间中的每一个重复组合、延迟和比较的步骤来确定。
在一些实施例中，通过X1…Xn+Xor1A+Xor2A的延迟与施加到用于输出触发器(D3)的时钟的延迟平衡，以使校准偏移最小。
在一些实施例中，可以随时间推移来跟踪并比较在时间零点提取的单元或管芯内的大规模逻辑电路(诸如数字逻辑电路等)的时序裕度数据。跟踪可以检测和/或预测由于IC的延迟变化和/或老化劣化而导致的时序故障。现在参考图11，示出单元的裕度映射图。该图是单位裕度映射的示例，该图表示寿命开始时的单位裕度指纹(裕度由等效的缓冲延迟表示)。该签名可以用于芯片异常值检测/筛选。换句话说，特定IC被给予唯一的标识，并将签名与其他IC进行比较，从而允许在大制造规模中检测异常。可以随时间推移来跟踪裕度映射，以测量不同时间的裕度签名，以分析和检测IC劣化或老化的时间梯度。不同的梯度函数可以与不同类型的缺陷和劣化模式有关。
在一些实施例中，可以收集管芯的裕度数据并将其用于管芯分类和异常检测过程。可以通过收集管芯内的单元的裕度数据并使用ML算法来构建基于管芯上传感器的估计器功能，来完成此操作。在2018年4月16日提交的标题为“INTEGRATED CIRCUIT PROFILINGAND ANOMALY DETECTION”的美国临时专利申请No.62/675,986中描述了更多细节，其内容已于2021年6月10日在美国专利申请公开号2021/0173007的框架内有效公开，其全部内容通过整体引用并入本文。
在一些实施例中，可以依据特定运行的应用来分析裕度数据，以生成基于应用的频率/功率分组。
以下是数学证明，这些数学证明可以依赖于所有路径都独立的假设。为了简单起见，使用图3中描述的电路执行证明。在假设XOR2a为对称的情况下，该证明对于图3A中描述的电路也是有效的。如果需要，在至少某些依赖路径的情况下，可以通过适当的修改放宽该假设。在任何时间(用t表示)，我们用
Figure BDA0004128201090000181
表示路径/>
Figure BDA0004128201090000182
(在时间t时的路径i)的裕度。在下文中，时钟循环由T表示。
定理1：在时间t时，
A:对于
Figure BDA0004128201090000183
XOR2的输出始终为0’
B:对于
Figure BDA0004128201090000184
XOR2的输出以某一概率P可能为1’。
定理2：对于定理1的第二种情况
Figure BDA0004128201090000185
概率P大于maxj∈K*2qj(1-qj)，其中
Figure BDA0004128201090000186
推论：鉴于某些劣化
Figure BDA0004128201090000187
其中t2＞t1。然后，对于D2，使得
Figure BDA0004128201090000188
XOR2的输出在时间t1时为0’，在时间t2时以某一概率为1’。
定理1的证明：
情况A：由于XOR1的所有输入在时间窗口
Figure BDA0004128201090000189
没有改变，因此FF1和FF2包含相同的值，因此XOR2的输出为0’。
情况B：我们用3个XOR：XORa、XORb和XORc来表示XOR1。这3个XOR的输入如下：
·XORa：常数0’，加上
Figure BDA00041282010900001810
的所有路径i。
·XORb：常数0’，加上
Figure BDA00041282010900001811
的所有路径i。
·XORc：XORa和XORb的输出。
然后，在时间窗口[T-D2,T]处，
·XORa的输出可以以某一概率改变，因为在此期间输入可以改变。
·XORb的输出是恒定的。
因此，XORc的输出(实际上是XOR1的输出)可以在时间窗口(T-D2,T]处以某一概率改变，并且因此XOR2的输出可以是1’。
定理2证明：我们使用与定理1证明相同的XOR1的表示。然后，XOR2的输出为1’的概率P是XORa的输出在两个连续循环内改变的概率。该概率为2qout(1-qout)，其中qout是XORa输出为0’的概率。
现在，用2个XOR：XORa1和XORa2来表示XORa。这2个XOR的输入如下：
·XORa1：对于qx(1-qx)为XORa的所有输入和XORa2的输出中的最大值qx(1-qx)的信号x。请注意，XORa1的输出实际上是XORa的输出。
·XORa2：除了信号x(qx(1-qx)为最大值)之外的XORa的所有输入qx(1-qx)。
然后，通过引理1得出qa1(1-qa1)(其中qa1是XORa1的输出为0’的概率)大于qx(1-qx)。
因此，由于XORa1的输出实际上是XORa的输出，因此获得定理2。
引理1：令a和b代表为0’的概率分别为qa和qb的信号。然后，qc(1-qc)≥maxqa(1-qa),b(1-qb)，其中qc代表XOR(a,b)的输出为0’的概率。
引理1的证明：不失一般性地假设qa(1-qa)＝maxqa(1-qa),b(1-qb)。然后，通过简单的代数，得出
Figure BDA0004128201090000191
其中Δa＝1-2qa。
此外，根据XOR定义，得出：qc＝qaqb+(1-qa)(1-qb)。因此，根据上述代数，得出
Figure BDA0004128201090000192
其中Δc＝1-2qc。
另外，根据qc的定义，可以表明
Δc＝1-2(2qaqb-qa-qb+1)＝-1-4qaqb+2qa+2qb＝Δa(-1+2qb)。
因此，由于|-1+2qb|≤1，因此得出
Figure BDA0004128201090000193
因此，获得引理1。
在任何时间间隔，基于MUX的MFPC可以视为基于XOR的MFPC的特例。因此，以下基于XOR的版本的数学证明适用于基于MUX的版本。
实验结果
以下是仿真实验的结果。
现在参考图6，其示出用于IC故障预测的信号延迟的时序图。信号定义可以是Di～U(Xi,Xi+di)，并且P{V(Si)＝1,tj}＝P{V(Si)＝0,tj}＝1/2。图6示出基于事件的仿真说明，其中仿真设置：
·XOR1正在监测256个输入路径
·每个路径的数据长度为104个时钟循环
·时钟的循环时间定义为100个时间单位
·为每个路径[i]生成信号Si(下一页中详细说明)
·每个路径[i]由两个常数[Xi]和[di]定义，[Xi]和[di]确定每个时钟循环的延迟
·通过在25到50个时间单位之间的均匀分布为每个路径绘制[Xi]
·通过在0到25个时间单位之间的均匀分布为每个路径绘制[di]
·对于信号i，每个循环的开关时间均匀地绘制在(Xi,Xi+di)范围内
·则信号i的裕度为[100-Xi-di]
针对D2的每个值进行实验，其中D2以时间为单位定义，并且D2延迟值以求解签名中单独的时序延迟裕度所需的分辨率(诸如时钟周期时间的分数分辨率)扫入值。对于每个D2值，可以对XOR2输出转变进行计数，并绘制计数数量与裕度时序值阈值的关系。X轴裕度阈值可以是100-D2，Y轴可以是对于特定D2值在XOR2输出处观察到的[1]’的数量：
当且仅当XOR1(t＝100)≠XOR1(t＝D2)时，XOR2＝1。
现在参考图7，其示出第一实验的误差与循环时间的关系的曲线图。实线表示时间零点的MFPC输出(无劣化)，并且虚线表示劣化后的MFPC输出。最小裕度等于25个时间单位(诸如[100-75])，并且故障时的MaxD2为75个时间单位。在劣化场景中，一个路径的裕度减少15个时间单位(裕度均匀分布，并且最大值移动15个时间单位)，MFPC检测裕度的改变。此处的最小裕度等于10个时间单位(诸如[100-75-15])，并且故障时的MaxD2为90个时间单位。该曲线图示出XOR2输出处的计数逐渐减少到零。对于[75-90]范围内的每个D2：
P(XOR2＝1)＝P(改变,延迟>D2)＝0.5*(90-(100-D2))/(di+15)。
现在参考图8，其示出第二实验的误差与循环时间的关系的曲线图。实线表示时间零点的MFPC输出(无劣化)，并且虚线表示劣化后的MFPC输出。[Xi+di>70](裕度<30)的所有路径的最小裕度增加15个时间单位，并且这针对5个信号路径来执行。最小裕度等于25个时间单位(诸如[100-75])，并且故障时的MaxD2为75个时间单位。MFPC检测裕度的改变，其中最小裕度等于10个时间单位(诸如[100-75-15])，并且故障时的MaxD2为90个时间单位。XOR2输出处的计数逐渐减少到零。故障的概率随着路径数量的增加而增加。
现在参考图9(上方的图)，其示出用于IC故障预测的两个信号延迟的时序图。同时切换多个信号，其中每个循环具有相等的延迟和逻辑值。重复信号以最小的裕度实现。示出[Xi+di]的最大值，其中重复路径的延迟增加15个时间单位。两个路径都实现相同的劣化。
现在参考图10，其示出第三实验的误差与循环时间的关系的曲线图。实线表示无劣化，虚线(类似于实线)表示第一劣化场景(图9上方的线)，并且点划线表示第二劣化场景，在该第二劣化场景中，重复路径中的一个的延迟额外增加5个时间单位(图9下方的线)。注意，复制信号的延迟相对于基本信号小5个时间单位。两个路径在逻辑上是相同的，但是实现不同的时序劣化。最小裕度等于25个时间单位(诸如[100-75])。在第一劣化场景(虚线)中，系统无法检测到裕度的改变。对于两种场景，故障时的MaxD2等于75个时间单位。在第二劣化场景(点划线)中，系统检测到裕度的改变。故障时的MaxD2为95个时间单位。
在整个本申请中，本发明的各种实施例可以以范围格式呈现。应当理解，范围格式的描述仅是为了方便和简洁，而不应被解释为对本发明范围的不灵活的限制。因此，应该认为范围的描述已经具体公开了所有可能的子范围以及该范围内的各个数值。例如，对诸如从1到6的范围的描述应视为已明确公开了子范围，诸如从1到3、从1到4、从1到5、从2到4、从2到6、从3到6等，以及该范围内的单个数字，例如1、2、3、4、5和6。这与范围的广度无关。
每当在本文中指示数值范围时，其旨在包括在指示范围内的任何引用数字(分数或整数)。短语在第一指示数字和第二指示数字之间的“距离/范围”和“从”第一指示数字“到”第二指示数字的“距离/范围”在本文中可互换使用，并且意在包括第一指示数字和第二指示数字以及它们之间的所有小数和整数。
在本申请的说明书和权利要求书中，单词“包含”、“包括”和“具有”中的每一个及其形式不一定限于单词可以与之关联的列表中的成员。另外，在本申请与通过引用并入的任何文件之间存在不一致的地方，特此以本申请为准。
为了阐明本公开中的引用，应注意的是，名词作为普通名词、专有名词、命名名词等的使用并不旨在暗示本发明的实施例限于单个实施例，并且所公开的部件的许多配置可以用来描述本发明的一些实施例，而其他配置可以以不同的配置从这些实施例中得出。
为了清楚起见，并未示出和描述本文描述的实施方式的所有常规特征。当然，应该意识到，在开发任何此类实际实施方式时，必须做出许多特定于实施方式的决策，以实现开发人员的特定目标，诸如遵守与应用程序和业务相关的约束，并且这些特定目标将因实施方式和开发人员而异。此外，将认识到，此类开发工作可能是复杂且耗时的，但是对于受益于本公开的本领域普通技术人员而言，仍将是工程的例行工作。
基于本公开的教导，期望本领域的普通技术人员将能够容易地实践本发明。相信本文提供的各种实施例的描述提供了本发明的足够的见识和细节，以使本领域普通技术人员能够实践本发明。此外，上述本发明的各种特征和实施例被特别考虑单独使用以及以各种组合使用。
常规的和/或现代的电路设计和布局工具可以用于实现本发明。本文所述的具体实施例(并且尤其是各种层的各种厚度和组成)是示例性实施例的说明，并且不应被视为将本发明限制于此类具体实施方式的选择。因此，可以提供本文描述的部件的多个实例作为单个实例。
虽然通常假定电路和物理结构，但是众所周知，在现代半导体设计和制造中，物理结构和电路可以以计算机可读的描述形式体现，其适用于随后的设计、测试或制造阶段以及在最终制造的半导体集成电路中。相应地，针对传统电路或结构的权利要求可以与其特定语言一致地在计算机可读编码及其表示上进行读取，无论它们是体现在介质中还是与合适的阅读器设施组合在一起以允许相应电路和/或结构的制造、测试或设计改进。在示例性配置中表示为分立部件的结构和功能可以实现为组合的结构或部件。预期本发明包括如本文描述以及在所附权利要求书中限定的所有电路、电路系统、相关方法以及此类电路、系统和方法的计算机可读介质编码。如本文中所使用的，计算机可读介质至少包括磁盘、磁带或其他磁性、光学、半导体(例如，闪速存储器卡、ROM)或电子介质以及网络、有线、无线或其他通信介质。
前面的详细描述仅描述了本发明的许多可能的实施方式中的一些。由于这个原因，该详细描述仅是出于说明的目的，而不是出于限制的目的。在不脱离本发明的范围和精神的情况下，可以基于本文阐述的描述进行本文公开的实施例的变型和修改。仅所附权利要求书(包括所有等同物)旨在限定本发明的范围。特别地，即使优选实施例是在针对半导体IC的许多特定电路设计中的一个的上下文中描述的，相信本发明的教导对于与其他类型的半导体IC电路一起使用是有利的。此外，本文描述的技术也可以应用于其他类型的电路应用。因此，其他变化、修改、添加和改进可以落入如所附权利要求书所限定的本发明的范围内。
本发明的实施例可用于制造、生产和/或装配集成电路和/或基于集成电路的产品。
本文参考根据本发明的实施例的方法、装置(系统)和计算机程序产品的流程图和/或框图描述了本发明的各方面。将理解的是，流程图和/或框图的每个框以及流程图和/或框图中的框的组合可以由计算机可读程序指令来实现。
附图中的流程图和框图示出了根据本发明的各个实施例的系统、方法和计算机程序产品的可能的实施方式的架构、功能和操作。就这一点而言，流程图或框图中的每个框可以表示指令的模块、片段或部分，其包括用于实现(一个或多个)指定逻辑功能的一个或多个可执行指令。在一些替代实施方式中，框中指出的功能可以不按图中指出的顺序发生。例如，取决于所涉及的功能，实际上可以基本上同时执行连续示出的两个框，或者有时可以以相反的顺序执行这些框。还应注意，框图和/或流程图的每个框以及框图和/或流程图的框的组合可以由基于专用硬件的系统来实现，该系统执行指定功能或动作，或执行专用硬件和计算机指令的组合。
已经出于说明的目的给出了本发明的各种实施例的描述，但并不意图是穷举性的或限于所公开的实施例。在不脱离所描述的实施例的范围和精神的情况下，许多修改和变化对于本领域普通技术人员将是显而易见的。即使在FPC或MFPC的不同实施例或其他特征的其他设计和/或附图之间，本文所公开的特征和/或方面的组合也是可能的。选择本文使用的术语是为了最好地解释实施例的原理、对市场上发现的技术的实际应用或技术上的改进，或者使本领域的其他普通技术人员能够理解本文公开的实施例。

Claims (10)

1.一种半导体集成电路即IC，其包括：
信号路径组合器，其包括输出和多个输入路径，所述输出基于在每个所述输入路径上接收的相应信号的组合；
延迟电路，其具有电连接到所述信号路径组合器输出的输入，所述延迟电路将输入信号延迟可变延迟时间以输出延迟的信号；以及
比较电路，其被布置为基于所述信号路径组合器输出与所述延迟的信号的比较提供比较输出，其中所述比较输出以比较数据信号的形式被提供到至少一个缓解电路。
2.根据权利要求1所述的IC，其中所述缓解电路是来自由下列项组成的组的至少一个电路：
(i)通知电路；
(ii)时序延迟测量电路；
(iii)数据传输电路；
(iv)IC抗老化补偿电路；以及
(v)故障分析电路。
3.根据权利要求1或权利要求2所述的IC，其中所述信号路径组合器是来自由下列项组成的组的至少一个：逻辑XOR组合器、汉明奇偶校验组合器和多路复用器。
4.根据权利要求1至3中任一项所述的IC，进一步包括：
第一内部存储电路，其电连接到所述信号路径组合器输出，并且被布置为将存储的信号路径组合器输出作为第一输入提供到所述比较电路；以及
第二内部存储电路，其电连接到所述延迟的信号，并且被布置为将所述延迟的信号作为第二输入提供到所述比较电路。
5.根据权利要求1至4中任一项所述的IC，其中所述信号路径组合器是第一信号路径组合器，其被布置为从第一数据源接收多个信号，并且其中所述比较电路是第一比较电路，所述IC进一步包括：
第二信号路径组合器，其包括输出和多个输入路径，所述第二信号路径组合器输出基于在每个所述输入路径上接收的相应信号的组合，所述信号是从第二数据源接收的；
多路复用器，其被配置为接收所述第一信号路径组合器输出、所述第二信号路径组合器输出和选择信号，并基于所述选择信号选择性地输出所述第一信号路径组合器输出或所述第二信号路径组合器输出，所述多路复用器的所述输出被提供为所述延迟电路的所述输入；
第二比较电路，其被布置为基于所述第二信号路径组合器输出和所述延迟的信号的比较提供第二比较输出；以及
OR门，其被布置为接收所述第一比较输出和所述第二比较输出作为输入并且将输出作为所述比较数据信号提供到所述至少一个缓解电路。
6.根据权利要求5所述的IC，进一步包括：
第一比较存储电路，其被布置为接收所述第一比较输出并且由第一时钟信号控制；
第二比较存储电路，其被布置为接收所述第二比较输出并且由第二时钟信号控制；以及
其中所述第一比较存储电路被布置为将所述第一比较输出作为第一输入提供到OR门，并且所述第二比较存储电路被布置为将所述第二比较输出作为第二输入提供到OR门。
7.根据权利要求1至4中任一项所述的IC，其中以等于所述IC的时钟周期除以签名向量大小的增量的整数倍来设置所述可变延迟时间，并且其中所述签名向量大小在1与100,000之间。
8.根据权利要求1至7中任一项所述的IC，其中所述缓解电路是电连接到计算机化服务器的数据传输电路，其中所述计算机化服务器被配置为接收所述比较数据信号的多个实例，对所述比较数据信号执行故障预测分析，并且在故障预测分析预测所述IC在预定时间内发生故障时向缓解模块发送通知。
9.根据权利要求8所述的IC，其中所述比较数据信号中的至少一些是在所述可变延迟时间的多个值处生成的。
10.根据权利要求9所述的IC，其中所述比较数据信号中的至少一些是从所述可变延迟时间的多个值中的至少一个值的多个实例生成的。
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