TW202341663A - 積體電路邊限測量和故障預測裝置 - Google Patents

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亞爾 戴維
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Abstract

一種半導體積體電路（IC），包括訊號路徑組合器，該訊號路徑組合器包括輸出路徑和複數個輸入路徑。IC包括延遲電路，延遲電路具有電氣連接到該輸出路徑的輸入端，延遲電路將輸入訊號延遲一可變延遲時間，以輸出延遲訊號路徑。IC可以包括電氣連接到輸出路徑的第一儲存電路和電氣連接到延遲訊號路徑的第二儲存電路。IC包括比較電路，該比較電路將訊號路徑組合器的輸出和延遲訊號進行比較，其中，比較電路包括以比較資料訊號的形式提供給至少一個緩解電路的比較輸出。

Description

積體電路邊限測量和故障預測裝置
交叉引用相關申請
本申請要求於2017年11月15日提交的第62/586,423號美國臨時專利申請的優先權權益，該臨時專利申請的內容以其整體通過引用全部併入本文。
本發明涉及到積體電路領域。
積體電路（IC）可以包括在平坦半導體基底（諸如，矽晶片）上的類比和數位電子電路。使用光刻技術將微型電晶體印刷到基底上，以在非常小的區域中生產出具有數十億個電晶體的複雜電路，使得使用積體電路的現代電子電路設計既低成本又高性能。IC是在工廠的裝配線上生產的，這些工廠被稱為代工廠，它們已將IC（諸如，互補金屬氧化物半導體（CMOS）IC）的生產商品化。數位積體電路包含數十億電晶體，這些電晶體排列在晶片上的功能和/或邏輯單元中，並且資料路徑互連該功能單元，在該功能單元之間傳輸資料值。如在本文中所使用的，術語“資料路徑”意為用於在IC的功能/邏輯單元之間傳送資料訊號的並列的一系列的電子連接或路徑，並且每個資料路徑可以包括特定數量（諸如，64、128、256等）的位元路徑。在IC設計過程期間，功能單元的時序被安排成使得每個功能單元通常可以在單個時脈週期內完成該單元所需的處理。安全係數可用於說明各個IC的製造差異以及在IC的計畫壽命內可能發生的變化（諸如，退化）。
IC的電晶體隨著時間推移的退化被稱為老化。例如，隨著時間的推移，電晶體的退化會緩慢地導致開關速度下降，並且當它們超過設計安全係數時，甚至可能導致完全的電路故障。通常，設計過程將這些延遲結合到設計中，使得IC在其正常壽命期間不會出故障，但是環境條件和使用條件（諸如，熱、電壓、電流、濕度等）可能加速老化過程。
IC電晶體（諸如，雙極電晶體、金屬氧化物半導體場效應電晶體（MOSFET）等）可以用於數位IC中，並且可以用作電開關。例如，MOSFET可以具有四個端子（諸如，主體、閘極、源極和汲極），然而通常將源極和主體電連接。施加於閘極的電壓可以確定在源極和汲極之間流動的電流量。薄層的介電材料使閘極電絕緣，並且施加在閘極上的電場可以改變源極和汲極之間的下層半導體通道的導電性。
使用時，與普通電荷載流子相比具有更多能量的電荷載流子（諸如，負（或n）通道MOSFET的電子，或正（或p）通道MOSFET的空穴）可能偏離在源極和汲極之間的導電通道，並且變得陷入絕緣電媒體中。被稱為熱載流子注入（HCI）的這個過程最終可能在介電層內積累電荷，從而增加操作電晶體所需的電壓。隨著臨界值電壓增加，電晶體開關延遲可能變得更大。
另一種老化機制發生在向閘極施加電壓時，這種現象稱為偏置溫度不穩定性（BTI）。BTI可能會導致電媒體中積累電荷以及其他問題，但在去除閘極電壓後，這一效果之中的一些會自然消失。這種恢復在幾微秒內發生，使得很難觀察到電晶體何時受到應力，然後只有在應力消除後才能測量得出的效果。
當施加到閘極的電壓可能在電媒體內產生電活性缺陷（稱為阱）時，另一種老化機制開始發揮作用。當阱變得太多時，這些電荷阱可能會結合在一起，並在閘極和電流通道之間形成完全短路。這種故障被稱為氧化物擊穿，或隨時間變化的電媒體擊穿。與導致性能逐漸下降的其他老化機制不同，電媒體的擊穿可能導致電晶體的災難性故障，導致IC故障。
另外，被稱為電遷移的現象可能會破壞將電晶體連接在一起或將其與外界聯繫起來的銅或鋁連接件。當電流衝擊使金屬原子脫離電連接件時，可能會發生電遷移，並可能導致它們與電子一起流動。這損耗了上游一些原子的金屬，同時導致下游積聚金屬。上游的金屬變薄增加了連接件的電阻，有時會變成開路。下游沉積可能導致金屬凸出了為其指定的軌道。
IC中的另一個與可靠性相關的問題是被稱為應力遷移的現象。這是用來描述在機械應力影響下的金屬原子的流動。
另外，任何缺陷（諸如，未建模現象、隨機製造缺陷等）都可能導致隨時間推移的訊號路徑的時序退化。在測試、驗證、初始操作等期間，一些缺陷可能不會出現，例如，晶片/IC/產品可能會在測試階段通過所有篩選程式。例如，包括製造缺陷（諸如，不完全金屬覆蓋）的過孔將隨著時間推移而增加其電阻，並且在某一點上導致邏輯路徑的時序故障。例如，隨機製造缺陷可能會出現在IC上的任何地方，並包含大量不同類型和級別的缺陷，因此設計可能無法包含用於減輕這些缺陷的安全因素。另一方面，所揭露的技術的實施例的各個方面能夠基於在適當IC路徑上的指紋取樣來預測每個單獨IC的故障，並且通過搶先替換、糾正性的和預防性的動作、向用戶通知、IC內的用於增加時間壽命的補償等來減輕故障。
相關技術的前述示例和與之相關的限制旨在說明性的而非排他性的。通過閱讀說明書和研究附圖，相關技術的其它限制對於本領域技術人員來說將變得明顯。
結合系統、工具和方法對以下實施例及其各方面進行描述和說明，這些實施例及其各方面旨在是示例性和說明性的，而不是限制範圍。
根據一個實施例，提供了根據申請專利範圍的半導體積體電路（IC）。這可以包括訊號路徑組合器，其包括輸出路徑和複數個輸入路徑。IC包括延遲電路，延遲電路具有電氣連接到該輸出路徑的輸入端，延遲電路將輸入訊號延遲一可變延遲時間，以輸出延遲訊號路徑。IC可以包括電氣連接到輸出路徑的第一儲存電路和電氣連接到延遲訊號路徑的第二儲存電路。IC包括比較電路，該比較電路將第一儲存電路和第二儲存電路的輸出進行比較，其中，比較電路包括電氣連接到一個或更多個緩解電路的第二輸出路徑。
在一些實施例中，緩解電路是由以下各項組成的組中的一個或更多個電路：通知電路；時序延遲測量（或估計）電路；資料傳輸電路；IC抗老化補償電路；和故障分析電路。
在一些實施例中，訊號路徑組合器是在由邏輯XOR組合器、漢明同位組合器和多工器組成的組中的一項或更多項。
在一些實施例中，可變延遲時間被設置為整數倍增量，增量等於IC的時脈週期除以簽名向量大小，並且其中簽名向量大小在1至100,000之間。
在一些實施例中，緩解電路是電氣連接到電腦化伺服器的資料傳輸電路，其中，電腦化伺服器被配置為接收比較資料訊號的複數個實例，對比較資料訊號執行故障預測分析，並且當故障預測分析預測到IC在預定時間內發生故障時，向緩解模組發送通知。
在一些實施例中，在比較資料訊號之中的至少一些比較資料訊號是在可變延遲時間中的複數個值處產生的。
在一些實施例中，比較資料訊號中的至少一些比較資料訊號是根據可變延遲時間的複數個值中的一個或更多個值的複數個實例產生的。
在一些實施例中，故障預測分析包括在機器學習分析、趨勢分析、多目標跟蹤分析和多變數分析中的一項或更多項。
在一些實施例中，故障預測分析包括從複數個不同IC接收比較資料訊號。
在一些實施例中，故障預測分析包括接收來自複數個不同IC的故障預測分析結果。
在可與本文描述的任何實施例組合的另一方面，提供了一種半導體積體電路（IC），包括：訊號路徑組合器，該訊號路徑組合器包括輸出和複數個輸入路徑，該輸出是基於在輸入路徑之中的每個輸入路徑上接收到的相應訊號的組合；延遲電路，該延遲電路具有電氣連接到訊號路徑組合器輸出的輸入端，延遲電路將輸入訊號延遲一可變延遲時間，以輸出延遲訊號；以及比較電路，該比較電路被佈置為基於訊號路徑組合器輸出和延遲訊號的比較來提供比較輸出，其中，比較輸出以比較資料訊號的形式被提供給至少一個緩解電路。
在一些實施例中，緩解電路是由以下各項組成的組中的至少一個電路：通知電路；時序延遲測量電路；資料傳輸電路；IC抗老化補償電路；和故障分析電路。
可選的，訊號路徑組合器是在由邏輯XOR組合器、漢明同位組合器和多工器組成的組中的至少一項。
在實施例中，IC還包括：第一內部儲存電路，該第一內部儲存電路電氣連接到訊號路徑組合器輸出，並且被佈置以將所儲存的訊號路徑組合器輸出作為第一輸入提供給比較電路；以及第二內部儲存電路，該第二內部儲存電路電氣連接到延遲訊號，並且被佈置以將延遲訊號作為第二輸入提供給比較電路。
在某些實施例中，訊號路徑組合器是第一訊號路徑組合器，第一訊號路徑組合器被佈置為接收來自第一資料來源的複數個訊號，並且比較電路是第一比較電路。隨後，IC還可以包括：第二訊號路徑組合器，該第二訊號路徑組合器包括輸出和複數個輸入路徑，第二訊號路徑組合器輸出是基於在輸入路徑中的每個輸入路徑上接收到的相應訊號的組合，該訊號是從第二資料來源接收的；多工器，該多工器被配置為接收第一訊號路徑組合器輸出、第二訊號路徑組合器輸出和選擇訊號，並基於選擇訊號選擇性地輸出第一訊號路徑組合器輸出或第二訊號路徑組合器輸出，多工器的輸出作為輸入被提供給延遲電路；第二比較電路，該第二比較電路被佈置為基於第二訊號路徑組合器輸出和延遲訊號的比較來提供第二比較輸出；和或閘，該或閘被設置為接收第一比較輸出和第二比較輸出作為輸入，並將輸出作為比較資料訊號提供給至少一個緩解電路。
IC可選地還包括：第一比較儲存電路，該第一比較儲存電路被佈置為接收第一比較輸出，並由第一時脈訊號控制；第二比較儲存電路，該第二比較儲存電路被佈置為接收第二比較輸出，並由第二時脈訊號控制；並且其中，第一比較儲存電路被佈置為將第一比較輸出作為第一輸入提供給或閘，並且第二比較儲存電路被佈置為將第二比較輸出作為第二輸入提供給或閘。
在一些實施例中，可變延遲時間被設置為整數倍增量，增量等於IC的時脈週期除以簽名向量大小，並且其中簽名向量大小在1至100,000之間。
在實施例中，緩解電路是電氣連接到電腦化伺服器的資料傳輸電路，其中，電腦化伺服器被配置為接收比較資料訊號的複數個實例，對比較資料訊號執行故障預測分析，並且當故障預測分析預測到IC在預定時間內發生故障時，向緩解模組發送通知。可選地，在比較資料訊號之中的至少一些比較資料訊號是在可變延遲時間中的複數個值處產生的。較佳地，比較資料訊號中的至少一些比較資料訊號是根據可變延遲時間的複數個值中的至少一個值的複數個實例產生的。
在某些實施例中，故障預測分析包括在機器學習分析、趨勢分析、多目標跟蹤分析和多變數分析中的至少一項。
在實施例中，故障預測分析包括從複數個不同IC接收比較資料訊號。
在一些實施例中，故障預測分析包括接收來自複數個不同IC的故障預測分析結果。
在一些實施例中，訊號路徑組合器的複數個輸入路徑中的每一個輸入路徑被配置為接收下列各項之一：來自IC中的相應資料來源的訊號；來自記憶體電路的訊號；以及來自根據時脈賦能分組的複數個邏輯電路之一的訊號。
在另一方面（其可與在本文中描述的任何其它實施例組合），可以考慮一種使用半導體積體電路（IC）的方法，該方法包括：在訊號路徑組合器處組合在複數個輸入路徑中的每一個輸入路徑上接收到的相應訊號，以提供輸出；在延遲電路處將訊號路徑組合器輸出延遲一可變延遲時間，以輸出延遲訊號；以及將訊號路徑組合器輸出和延遲訊號進行比較，以提供比較輸出，並將比較輸出以比較資料訊號的形式提供給至少一個緩解電路。
在一些實施例中，緩解電路是由以下各項組成的組中的至少一個電路：通知電路；時序延遲測量電路；資料傳輸電路；IC抗老化補償電路；和故障分析電路。
在實施例中，訊號路徑組合器是在由邏輯XOR組合器、漢明同位組合器和多工器組成的組中的至少一項。
可選地，該方法還包括：將訊號路徑組合器輸出儲存於第一內部儲存電路，並將所儲存的訊號路徑組合器輸出作為第一輸入從第一內部儲存電路提供給比較電路；和將延遲訊號儲存於第二內部儲存電路，並將延遲訊號作為第二輸入從第二內部儲存電路提供至比較電路。
在某些實施例中，訊號路徑組合器是第一訊號路徑組合器，該第一訊號路徑組合器接收來自第一資料來源的複數個訊號，並且其中比較電路是第一比較電路。隨後，該方法還可包括：在第二訊號路徑組合器處，將在複數個輸入路徑中的每一個輸入路徑上接收的相應訊號進行組合，以提供輸出，該訊號是從第二資料來源接收的；在多工器處接收第一訊號路徑組合器輸出、第二訊號路徑組合器輸出和選擇訊號，並且基於選擇訊號，選擇性地輸出第一訊號路徑組合器輸出或第二訊號路徑組合器輸出，多工器的輸出作為延遲電路的輸入而被提供，使得延遲步驟包括在延遲電路處將第一訊號路徑組合器輸出或第二訊號路徑組合器輸出延遲一可變的延遲時間，以輸出延遲訊號；將第二訊號路徑組合器輸出和延遲訊號進行比較，以提供第二比較輸出；以及在或閘處接收作為輸入的第一比較輸出和第二比較輸出，並將比較資料訊號作為輸出從或閘輸出到至少一個緩解電路。
在一些實施例中，該方法還包括：在由第一時脈訊號控制的第一比較儲存電路處接收第一比較輸出；在由第二時脈訊號控制的第二比較儲存電路處接收第二比較輸出；將第一比較輸出作為第一輸入從第一比較儲存電路提供至或閘；和將第二比較輸出作為第二輸出從第二比較儲存電路提供至或閘。
在實施例中，可變延遲時間被設置為整數倍增量，增量等於IC的時脈週期除以從1至100,000的因數。
在一些實施例中，緩解電路是電氣連接到電腦化伺服器的資料傳輸電路，該方法還包括：在電腦化伺服器處接收比較資料訊號的複數個實例；在電腦化伺服器處對比較資料訊號進行故障預測分析；當故障預測分析預測到IC在預定時間內發生故障時，從電腦化伺服器向緩解模組發送通知。可選地，在比較資料訊號之中的至少一些比較資料訊號是在可變延遲時間中的複數個值處產生的。較佳地，比較資料訊號中的至少一些比較資料訊號是根據可變延遲時間的複數個值中的至少一個值的複數個實例產生的。
在一些實施例中，故障預測分析包括在機器學習分析、趨勢分析、多目標跟蹤分析和多變數分析中的至少一項。
在某些實施例中，故障預測分析包括從複數個不同IC接收比較資料訊號。
在實施例中，故障預測分析包括接收來自複數個不同IC的故障預測分析結果。
可選地，訊號路徑組合器的複數個輸入路徑中的每一個輸入路徑被配置為接收下列各項之一：來自IC中的相應資料來源的訊號；來自記憶體電路的訊號；以及來自根據時脈賦能分組的複數個邏輯電路之一的訊號。
在實施例中，該方法是在IC的初始操作時執行的。隨後，該方法還可包括：基於提供給緩解電路的比較資料訊號，測量IC的時序延遲。
在一些實施例中，該方法還包括：針對在複數個延遲時間中的每一個延遲時間，重複組合、延遲和比較的步驟，以便提供複數個比較輸出；和基於複數個比較輸出，確定IC的識別特性。可選地，該方法還包括：隨時間推移跟蹤在針對IC的識別特性中的變化。
除了上述示例性方面和實施例之外，通過參考附圖和通過研究以下詳細描述，進一步的方面和實施例將變得明顯。
在本文中揭露了用於確定和預測單個積體電路的未來故障的方法和裝置。還揭露了一種用於IC的、從其首次操作開始和/或隨時間推移（例如，在從其首次操作開始或其首次操作之後的任何時間段期間）的時序延遲邊限測量電路。專用電路（其可以是檢測器）（諸如，故障預測電路（FPC）或邊限測量和故障預測電路（MFPC））被放置在沿著數位積體電路中的一條或更多條資料路徑的選定點處（諸如，每條資料路徑有一個或更多個FPC或MFPC），其中，每個專用電路將多條單獨的資料路徑組合成較少數量的測試路徑。通過將每個測試訊號分成兩個，並且將延遲電路應用於已分離的訊號路徑之一，可以在功能單元的每個時脈週期期間獲取資料路徑中的每個路徑的延時的指紋或簽名。如在本文中所使用的，術語“指紋”和/或“簽名”意為訊號強度的分佈（諸如，向量、序列等），這是由資料路徑的訊號組合的時序延遲邊限的測量結果得出的。對於功能單元的每個時脈週期，輸出資料路徑可以具有不同的資料值。因此，在每個時脈週期期間，可以測試功能單元內邏輯路徑的不同組合，產生不同的指紋。通過隨時間推移而收集大量指紋，可以分析指紋的資料集。對於指紋的資料集的分析可以確定單個IC的性能和/或預測未來的故障。
一般而言，可以認為半導體積體電路（IC）包括：訊號路徑組合器，其包括複數個輸入路徑（例如，用於從記憶體電路和/或從根據時脈賦能（clock enable）分組的邏輯電路接收資料來源或資料路徑上的訊號）和輸出，該輸出是基於在輸入路徑中的每個輸入路徑上接收到的相應訊號的組合；延遲電路，其具有電連接到訊號路徑組合器輸出的輸入端，延遲電路將輸入訊號延遲一可變延遲時間，以輸出延遲訊號；以及比較電路，其被佈置以基於訊號路徑組合器的輸出與延遲訊號的比較來提供比較輸出，其中，比較輸出以比較資料訊號的形式被提供給至少一個緩解電路。訊號路徑組合器、延遲電路和比較電路的組合可以提供FPC或MFPC。
還可以考慮到使用這種IC的方法（其中使用可以包括在例如操作、分析和配置中的一項或多項）。例如，這可以包括使用半導體積體電路（IC）的方法。該方法可以包括：在訊號路徑組合器處組合在複數個輸入路徑中的每一個輸入路徑上接收到的相應訊號，以提供輸出；在延遲電路處將訊號路徑組合器輸出延遲一可變延遲時間，以輸出延遲訊號；以及將訊號路徑組合器輸出和延遲訊號進行比較，以提供比較輸出，並將比較輸出以比較資料訊號的形式提供給至少一個緩解電路。
還可以考慮到，對於在複數個延遲時間中的每一個延遲時間，可以重複組合、延遲和比較的步驟。以這種方式，可以提供複數個比較輸出。由此，可以基於複數個比較輸出來確定IC的識別特性（即，簽名或指紋）。通過在不同的時脈週期重複這個過程，可以確定複數個這樣的指紋。然後可以在不同的時間跟蹤指紋，例如通過隨時間推移跟蹤指紋的變化（使用的間隔至少與用於確定單個指紋所花費的時間長度一樣長，較佳為更長）。
還可以提供與參考IC描述的特徵中的任何特徵實現的步驟相對應的其它可選方法特徵。這些示例可以在下面得到討論。下面還將討論特定實施例，但是還將進一步參考本揭露的廣義含義或術語。
注意，資料路徑是可由FPC或MFPC處理的設計樣式的一個示例，其他示例可以是記憶體電路（FPC/MFPC位於記憶體的輸出端處）和參考某個時脈賦能分組在一起的其他邏輯電路。
可選地，在本文中描述的實施例的各方面可以應用於IC性能的任何可靠性問題，諸如老化、在設計中顯現並且導致退化的潛在缺陷、IC內部/之間的製造差異、晶圓廠之間的製造差異等。所描述的技術可以發現來自任何來源或原因的時序延遲的變化，在IC故障導致裝置/系統故障之前預測未來的故障，並且在特定IC故障之前能夠採取糾正和預防措施。雖然可靠性問題（諸如，老化、電遷移等）在本文中被用作示例，但是該技術也可以應用於潛在缺陷（諸如，隨機缺陷、系統缺陷、未知缺陷等）。
可選地，延遲可以以小的時間步長為單位改變，產生一次或更多次時間延遲的掃描，以及在每個不同的時間延遲處的相關聯的指紋。可以分析掃描，以確定單個IC的操作、預測IC的未來故障等。
可選地，可以組合地分析一個或更多個資料集（例如，其來自於IC上的訊號），以確定在資料路徑（或等效訊號路徑）、功能單元的每個邏輯處理路徑等之中的每個路徑的操作延遲。
可選地，可以對一個或更多個資料集進行統計分析，以預測IC的未來的故障。例如，可以按使用故障預測電路測量的一個或更多個延遲邊限來分析IC退化趨勢，諸如，分析隨時間推移的最小延遲邊限的變化。
可選地，可以使用機器學習來分析一個或更多個資料集，以監測IC的故障、預測IC的未來故障等。
可選地，可以分析一個或更多個資料集，以設計未來的IC。
可選地，可以組合地分析一次或更多次掃描，以確定在資料路徑的每個路徑、功能單元的每個邏輯處理路徑等之中的每個路徑的操作延遲。
可選地，可以對一次或更多次掃描進行統計分析，以預測IC的未來的故障。例如，一次或更多次掃描的回歸分析確定了時序延遲的變化，對時序延遲故障值的外推確定了故障時間。
可選地，可以使用機器學習來分析一次或更多次掃描，以監測IC的故障、預測IC的未來故障等。
可選地，可以分析一次或更多次的延遲時間掃描，以設計未來的IC，其中，未來的IC被設計以避免先前IC的故障。
可選地，在晶片壽命開始時，使用機器學習來分析一次或更多次掃描，例如，IC在其壽命開始時的時序延遲邊限簽名或指紋。簽名或指紋可用於晶片異常檢測/篩選，即，相比於其他IC，特定的IC被賦予了獨特的身份和簽名，這允許檢測在大製造規模中的異常。
現在參考第1圖和第2圖，它們分別示意性地顯示了用於在IC測試（測試器或系統級）時的IC故障預測和邏輯路徑邊限測量的電腦化系統100和方法流程圖（200和210）。系統100包括IC 150、電腦101A和將此兩者連接的資料介面連接140。IC 150包括複數個功能單元（如151、152、153等）和它們之間的資料路徑（如141、142A、142B、143A、143B等，其可以包括合成邏輯）。IC 150包括邊限測量和故障預測電路（MFPC，如131、132、133等），用於捕獲來自資料路徑的訊號（如142A、143A等），並確定來自相應資料路徑的至少一些訊號的延遲時序。MFPC 131、132或133在201處將來自資料路徑的訊號組合起來，並在202處測試組合訊號的一個或更多個延遲。IC 150包括資料介面，用於連接到資料介面連接140，並在202處將延遲時序發送到電腦101A。針對資料路徑的複數個訊號和/或針對複數個延遲值（諸如，在204處改變延遲）收集的延遲時序資料可以被認為是延遲時序的指紋。
電腦101A包括一個或更多個硬體處理器101B、使用者介面120和非暫態電腦可讀儲存媒體102。儲存媒體包括程式碼（諸如，MFPC資料接收器102A、IC老化分析器102B、IC故障預測器102C等），該程式碼包括這樣的指令：當該指令在硬體處理器101B上得到執行時，使得硬體處理器101B使用資料介面110（諸如，使用MFPC資料接收器102A）在211處接收訊號延遲資料（即，指紋）。IC老化分析器102B在212處分析指紋，並且IC故障預測器102C諸如使用使用者介面120在213處向操作者通知狀態、故障預測、預防措施等。
可選地，延遲時序由IC 150的IC 150的電路（未示出）分析，以確定在206處的IC 150上的時脈和/或邏輯修改何時提高IC 150在故障之前的壽命。可選地，延遲時序由IC 150的電路（未示出）分析，並且在206處發出狀態或故障預測的通知。
可選地，延遲時序指紋可以在IC測試（測試器或系統）處產生，以提取特定單元中資料路徑的時間零點邊限映射。
指紋可以在初始操作時間時受到分析，並在IC的整個壽命期間受到監測，以確定預測的故障何時可能發生。例如，缺陷退化梯度分析可以確定未來IC故障的時間。例如，分析指紋的最小邊限，繪製隨時間推移的最小邊限，並將該圖外推至邊限延遲為零，確定預測的故障時間。
現在參考第3圖，其顯示了用於IC故障預測的基於XOR的電路圖。XOR元件（XOR1）將來自資料路徑的訊號（例如64、128、256、512等數量的訊號）組合成單個訊號XOR1_out。XOR1_out被饋入第一觸發器FF2和延遲線D2。延遲的XOR1_out被饋送到第二觸發器FF1。FF1和FF2由時脈clk_3啟動，並且它們的輸出採用XOR2進行組合。對於每個延遲，在其中在XOR1_out和XOR1_out_d2中的一個在clk_d1時是邏輯1的情況下，XOR2_out是邏輯1。
因此，clk_d1的複數個實例和/或D1的複數個值可以確定沿著組合（組合學）邏輯FU1的資料路徑的延遲的時序延遲資料，從而確定時序延遲的指紋。通過分析隨時間推移的這些時序延遲，MFPC可以檢測在FU1的路徑之中的哪個路徑退化和/或老化最快並且可以導致IC 150出故障。
XOR1的輸出訊號可以被認為是輸入訊號的壓縮，其保持了資料路徑的輸入訊號的最小時序邊限延遲。當輸入訊號的最小邊限小於與D2相關聯的延遲時，XOR2的輸出可以是邏輯1。因此，XOR1可以是同位器，即當輸入訊號的同位是邏輯1時，輸出是邏輯1。壓縮訊號的每個上升沿（XOR1輸出）可以與輸入訊號之一的上升沿相關聯。對於其中最小時序延遲邊限僅與一個輸入相關聯的簡單情況，XOR1輸出的最後的上升或下降轉變代表最小邊限。這個概念可以通過下面描述的數學證明以及通過基於事件的模擬來證明。例如，可以在幾個訊號的邊限小於D2、複數個訊號同時切換等情況下通過類比來證明特殊情況。
在上面考慮的一般項中，IC還可以包括：第一內部儲存電路，其電連接到訊號路徑組合器輸出，並且被佈置以將所儲存的訊號路徑組合器輸出作為第一輸入提供給比較電路；以及第二內部儲存電路，其電連接到延遲訊號，並且被佈置以將延遲訊號作為第二輸入提供給比較電路。然而，這種配置是可選的，這將在下面討論。
現在參考第3A圖，第3A圖顯示了與第3圖中顯示的電路圖相比用於IC故障預測的基於XOR的電路圖的不同版本。第3A圖中顯示的資料路徑具有與第3圖所顯示的資料路徑基本上相同的結構。在該版本中，XOR組件XOR1a將來自資料路徑的訊號（諸如，64、128、256、512或類似數量的訊號）組合成單個訊號XOR1a 輸出。XOR1a 輸出作為第一輸入被饋送到第二XOR電路XOR2a，並且並行饋送到延遲線D2，延遲線D2的輸出向第二XOR電路XOR2a提供第二輸入。來自第二XOR電路XOR2a的延遲輸出訊號（XOR2a 輸出）被饋送到觸發器FF1b。觸發器FF1b由時脈（clk1a）啟動。對於每個延遲，在第二XOR電路XOR2a的兩個輸入在clk1a時處於不同的邏輯狀態的情況下，第二輸出訊號XOR2a 輸出是邏輯1。
現在參考第3B圖，第3B圖顯示了與第3圖中顯示的電路圖相比用於IC故障預測的基於XOR的電路圖的又一個不同版本。在這個版本中，提供了兩個基於XOR的故障預測電路，它們使用一個延遲線電路。換句話說，提供了兩個資料路徑，其中的每個資料路徑可以與第3圖或第3A圖中所示的資料路徑一致。第一故障預測電路包括：第一XOR元件XOR1a，其由來自第一資料路徑的一組並行輸入訊號驅動（如上面參考第3圖或第3A圖所討論的）；第二XOR元件XOR2a；以及由第一時脈訊號clk1a計時的第一觸發器FF1b。第二故障預測電路包括：第三XOR元件XOR1b，其由來自第二資料路徑的一組並行輸入訊號驅動（如上面參考第3圖或第3A圖所討論的）；第四XOR組件XOR2b；以及由第二時脈訊號clk1b計時的第一觸發器FF1b。公共延遲線D2採用多工器mux在時間共用模式下選擇是第一XOR元件XOR1a的輸出還是第三XOR元件XOR1b的輸出作為公共延遲線D2的輸入，來服務於兩個故障預測電路。這是使用選擇訊號“輸入/輸出 選擇（In/out sel）”來控制的。另外，兩個故障預測電路中的每一個的配置如第3A圖所示。由第一時脈訊號clk1a計時的第一觸發器FF1b的輸出和由第二時脈訊號clk1b計時的第二觸發器FF1b的輸出被提供作為或閘的輸入，以產生輸出訊號MT-out。當多工器mux將第一XOR元件XOR1a的輸出連接到延遲線D2的輸入端時，對於每個延遲，在其中在第一時脈訊號clk1a時第二XOR元件XOR2a的兩個輸入處於不同的邏輯狀態的情況下，輸出訊號MT-out是邏輯1。當多工器mux將第三XOR元件XOR1b的輸出連接到延遲線D2的輸入端時，對於每個延遲，在其中在第二時脈訊號clk1b時第四XOR元件XOR2b的兩個輸入處於不同的邏輯狀態的情況下，輸出訊號MT-out是邏輯1。
一般而言，可以進一步認為訊號路徑組合器是第一訊號路徑組合器，其被佈置成從第一資料來源（其可以是資料路徑或本文討論的其他訊號集）接收複數個訊號，並且比較電路是第一比較電路。然後，IC可以被認為進一步包括第二訊號路徑組合器，該第二訊號路徑組合器包括輸出和複數個輸入路徑，第二訊號路徑組合器輸出基於在輸入路徑之中的每個輸入路徑上接收的相應訊號的組合，這些訊號是從第二資料來源接收的。然後，可以提供多工器，該多工器被配置成接收第一訊號路徑組合器輸出、第二訊號路徑組合器輸出，並基於接收的選擇訊號，選擇性地輸出第一訊號路徑組合器輸出或第二訊號路徑組合器輸出。可以將多工器的輸出作為延遲電路的輸入來提供（使得延遲電路對於第一和第二訊號路徑組合器兩者來說是公共的）。IC還可以包括第二比較電路，該第二比較電路被佈置為基於第二訊號路徑組合器輸出和延遲訊號的比較來提供第二比較輸出（由此，延遲訊號對於第一和第二比較電路兩者來說可以是公共的）。或閘還可以被佈置成接收作為輸入的第一比較輸出和第二比較輸出，並將輸出作為比較資料訊號提供給至少一個緩解電路。參考該方法方面，這還可以包括：在第二訊號路徑組合器處，將在複數個輸入路徑中的每一個輸入路徑上接收的相應訊號進行組合，以提供輸出，該相應訊號是從第二資料來源接收的；在多工器處接收第一訊號路徑組合器輸出、第二訊號路徑組合器輸出和選擇訊號，並且基於選擇訊號，選擇性地輸出第一訊號路徑組合器輸出或第二訊號路徑組合器輸出，多工器的輸出作為延遲電路的輸入而被提供，使得延遲步驟包括在延遲電路處將第一訊號路徑組合器輸出或第二訊號路徑組合器輸出延遲一可變的延遲時間，以輸出延遲訊號；將第二訊號路徑組合器輸出和延遲訊號進行比較，以提供第二比較輸出；以及在或閘接收作為輸入的第一比較輸出和第二比較輸出，並將比較資料訊號作為輸出從或閘輸出到至少一個緩解電路。
可選地，由第一時脈訊號控制的第一比較儲存電路可以被佈置成接收第一比較輸出。然後，由第二時脈訊號（其可以與第一時脈訊號相同或不同）控制的第二比較儲存電路可以被佈置成接收第二比較輸出。第一比較儲存電路被有利地佈置成將第一比較輸出作為第一輸入提供給或閘，並且第二比較儲存電路被佈置成將第二比較輸出作為第二輸入提供給或閘。
現在參考第4圖，其顯示了用於IC故障預測的基於MUX的電路圖。多工器（Mux_sel）用於選擇在資料路徑之中的一個或更多個資料路徑，然後如本文所述地檢測延遲時序指紋。基於MUX的MFPC的優點在於，一次選擇一個訊號用於延遲時序，因此可以用較少的資料來檢測故障（諸如，IC上的專用分析電路）。可選地，可以使用混合的基於MUX/XOR的MFPC，其結合了每種MFPC的一些優點。
現在參考第5圖，其顯示了抗IC老化模式的電路圖。該圖顯示了抗老化技術，當MFPC電路未啟用（即，MFPC時脈被選通）時，該技術會停用XOR電路。當電路被禁用時，恆定的邏輯延遲會增加電路退化，諸如，由於NBTI效應。為了減輕NBTI退化，每當MFPC時脈選通時，XOR電路都會被切換。可選地，針對邊限退化，單獨監測其中的每個訊號。第5圖僅僅是可以執行以補償IC電路的退化和/或老化的電路校正的可選實施例的一個示例。可使用許多其他示例電路。
在本文中揭露的技術可以擴展到其他類型的邏輯路徑/訊號、路徑長度以及不同類型的產生和取樣電子元件。例如，相位路徑、基於鎖存器的邏輯路徑、選通時脈邏輯路徑、觸發器（FF）下降時序邏輯訊號等。例如，實施例可以檢測由時脈路徑中的延遲退化導致的保持故障（最小延遲）。在此示例中，新的延遲路徑（諸如，D4）位於FF1和FF2的時脈之間，使得D4延遲值延遲了FF2的時脈。
MFPC可以始終處於開啟狀態，或由賦能訊號啟動。例如，賦能訊號表示與由MFPC取樣的FF組相對應的賦能訊號的邏輯或。當賦能為低時，MFPC可進入抗IC老化模式檢測狀態，其中，專用時脈用於切換MFPC，以減輕NBTI老化效應。
當MFPC覆蓋IC的大的邏輯區域（FU）時，MFPC可在首次操作時用作IC的時序延遲邊限簽名或指紋。隨著時間的推移，MFPC可以在不同的時間測量邊限簽名，以分析和檢測IC退化/老化的時間梯度。不同的梯度函數可能與不同類型的缺陷和退化模式有關。
可選地，簽名包括複數個重疊的延遲邊限，並且幾個關鍵的時序延遲邊限被識別為每個時序延遲邊限都具有不同的時間梯度，並且每個時序延遲邊限都被單獨分析，以預測未來的IC故障。例如，非線性時空相關方法被用於從一系列簽名或指紋中同時跟蹤複數個時序延遲邊限，每個簽名或指紋表示所有重疊的時序延遲的一維向量。例如，對複數個一維向量執行變換，以產生二維或更多維的資料表示。例如，Laube等人在2002年發表於《Lecture Notes in Computer Science》（Egenhofer等人編輯的Geographic Information Science，GIScience 2002）第2478卷（斯普林格，柏林，海德堡）第132-144頁的“Analyzing Relative Motion within Groups of Trackable Moving Point Objects”，該文章以其整體通過引用併入本文。
當半導體積體電路的性能隨著時間推移而退化時，物理缺陷的發展可能會逐漸增加IC電路的延遲時間。當延遲時間超過IC的時脈週期時間時，IC可能會出故障。現有的缺陷檢測技術可能能夠在發生故障後檢測缺陷，但是當預測到顯著的故障時，可以執行搶先維護。這對於故障成本高的應用（諸如，自動交通工具）、更換成本高的應用（諸如，衛星IC故障）、因故障產生聲譽而導致成本高的應用（諸如，由故障造成的負面使用者體驗）等來說特別重要。使用在本文中揭露的技術的積體電路（IC）實施例包括故障預測電路和系統，其可以在發生故障之前警告即將發生的故障。
例如，在上面討論的廣義意義上，可以將可變延遲時間設置為等於IC的時脈週期除以因數（“簽名向量大小”）的增量的整數倍，該因數較佳為1至100,000。
在一些實施例中，故障預測電路包括成對的儲存元件（例如，觸發器），它們都接收從IC的大量路徑（諸如，資料路徑、記憶體路徑、邏輯路徑等）輸出的資料訊號。為了減少開銷，在將資料訊號儲存在兩個儲存元件中之前，使用漢明碼、同位碼、其他糾錯技術等來減少資料訊號。這兩個儲存元件在資料訊號輸入時序、時脈訊號輸入時序、輸入訊號的相位、資料訊號的輸入邏輯臨界值等方面彼此不同。例如，可變時序電路用於使至觸發器之一的訊號延遲。
FPC或MFPC還包括電子元件，其確定（a）來自兩個儲存元件的輸出的同時發生或非同時發生，以及（b）非同時發生的輸出之間的延遲與IC的時脈週期時間有多麼接近。
在操作中，在確定（諸如，使用XOR元件）訊號輸出的同時發生或非同時發生之後，故障預測電路增加儲存元件之一的輸入時序、時脈訊號輸入時序或輸入邏輯臨界值，並且再次確定輸出的同時發生或非同時發生。可以以小增量來重複這個迴圈。
與時脈週期時間相比，維持對感測到的延遲的相對長度以及所使用的儲存元件增量的記錄。可以對所記錄的資料執行分析（諸如，趨勢檢測、組合分析、機器學習、回歸分析、異常檢測等），以估計IC退化何時會達到IC出故障的時間，諸如最短邏輯路徑延遲何時超過隨後的時脈週期時間。
可以以多種方式利用這種測量和/或估計。可以向其中實現了IC的系統的使用者發出警報，指示邊限（延遲與IC的時脈週期時間有多麼接近）或估計的故障時間。此外，代理可以指導IC的操作變化，諸如時脈速度或電壓降低，這可以推遲故障並延長IC的壽命。
通過使用少量元件連續監測在資料路徑輸出端處的邏輯電路，相對於現有技術來說可以節省資源（諸如，IC面積、功率等）。
例如，輸入訊號被壓縮，以產生漢明碼（其被壓縮到漢明空間中）。漢明碼可用於更高階的錯誤檢測、校正和/或預測過程。例如，基於XOR的電路用於將所有資料路徑訊號組合成實現模4邏輯運算的兩個統一的訊號路徑。其他類型的壓縮（源）代碼可以額外使用或者用作替代品。
在前面討論的一般情況中，可以理解的是，訊號路徑組合器（或訊號路徑組合器中的至少一個）包括在邏輯XOR組合器（如第3圖或第3A圖所示）、漢明同位組合器和多工器中的至少一項。
該技術可以擴展到其他類型的邏輯路徑和取樣順序元件，例如： ․相位路徑 ․基於鎖存器的邏輯路徑 ․選通時脈邏輯路徑 ․基於資料路徑訊號下降的邏輯路徑 ․記憶體輸入和輸出
故障預測電路可以總是接通，或者可以由表示資料路徑的訊號的邏輯與的賦能訊號啟動。當賦能為低時，故障預測電路使用專用時脈來切換電路，以減輕老化效應。
積體電路可以實現大量同步和時序敏感邏輯電路。當由於物理退化而增加電路的延遲時，就會發生時序衝突，並且這種衝突可能會影響電路的功能。物理退化可能是由老化效應或由於使用過程中顯露的缺陷而導致的。故障預測電路跟蹤隨時間推移的邏輯延遲邊限，並且可以預測由於物理延遲退化而導致的故障。
因此，在上面討論的一般情況中，可以認為緩解電路是由以下各項組成的組中的至少一個電路：通知電路（例如，其被配置為產生通知206或213）；時序延遲測量（或估計）電路（例如，其用於提供時序延遲輸出）；資料傳輸電路；IC抗老化補償電路（例如，如上面參考第5圖所討論的）；和故障分析電路。
當緩解電路是資料傳輸電路時，它可以電連接到電腦化伺服器。然後，電腦化伺服器被有利地配置為接收比較資料訊號的複數個實例（例如，其涉及不同的時間和/或不同的資料來源）。因此，電腦化伺服器可以對比較資料訊號進行故障預測分析。可選地，當故障預測分析預測IC在預定時間內發生故障時，電腦化伺服器可以向緩解模組（諸如，IC抗老化補償電路）發送通知。在比較資料訊號之中的至少一些比較資料訊號可以產生於可變延遲時間的複數個值處，和/或比較資料訊號之中的至少一些比較資料訊號可以根據在可變延遲時間的複數個值中的至少一個值的複數個實例而產生。可選地，故障預測分析包括在機器學習分析、趨勢分析、多目標跟蹤分析和多變數分析中的至少一項。有利地，故障預測分析包括接收來自複數個不同積體電路的比較資料訊號和/或故障預測分析結果。
故障預測電路有利地使用小的IC面積和功率來連續監測大量邏輯電路，諸如，IC的功能單元輸出端上的資料路徑訊號。
在一些實施例中，可以使用電腦演算法來確定每個預定覆蓋範圍內的單元內的故障預測電路的總數。它可以使用設計資料，諸如單元內的記憶體電路和觸發器電路。電腦演算法還可用於根據單位時脈閘控訊號自動定位FPC或MFPC電路，並自動設置每個FPC或MFPC的輸入訊號大小，以獲得最佳性能（用最少數量的FPC或MFPC電路獲得最大實例覆蓋範圍）。
在一些實施例中，可以校準故障預測電路內的延遲。這樣做是為了具有非常快的設計資料的相關路徑，並（在測試期間）提供時間零點的精確的邊限結果。一種校準方法可以在Post-Si中使用基於片上感測器（代理）的Pre-Si估計器函數，以將在Pre-Si中由FPC或MFPC電路測量的邊限轉換為監測端點（FF）邊限的最壞情況邊限。
一般而言，這可以被認為包括基於提供給緩解電路的比較資料訊號來測量或估計IC的時序延遲（特別是在初始或零時間操作時）。時序延遲可以基於複數個比較輸出（其可以是單個比較資料訊號或複數個比較資料訊號的形式），例如通過針對複數個延遲時間中的每一個延遲時間重複組合、延遲和比較的步驟來確定。
在一些實施例中，使通過X1..Xn + Xor1A + Xor2A的延遲與應用於輸出觸發器（D3）的時脈的延遲平衡，以使校準移位最小。
在一些實施例中，可以跟蹤和比較在時間零點處提取的單元或晶片內的大規模邏輯電路（諸如，數位邏輯電路等）隨時間推移的時序邊限數據。跟蹤可以檢測和/或預測由於IC的延遲和/或老化退化的變化而導致的時序故障。現在參考第11圖，顯示了單元的邊限映射圖。這是單位邊限映射的示例，表示壽命開始時的單位邊限指紋（邊限由等效的緩衝延遲來表示）。簽名可用於晶片異常值檢測/篩選。換句話說，特定的IC被賦予了獨特的身份，並且該簽名與其他IC進行比較，這允許檢測在大製造規模中的異常。可以隨時間推移而跟蹤邊限映射，以測量在不同時間的邊限簽名，以分析和檢測IC退化或老化的時間梯度。不同的梯度函數可能與不同類型的缺陷和退化模式有關。
在一些實施例中，晶片的邊限數據可以得到收集，並用於晶片分類和異常檢測過程。這是通過收集晶片內的單元的邊限數據並使用ML演算法建立基於片上感測器的估計器函數來實現的。在2018年4月16日提交的標題為“INTEGRATED CIRCUIT PROFILING AND ANOMALY DETECTION”的第62/675,986號美國臨時專利申請中進行了更詳細的描述，其內容以其整體通過引用結合於此。
在一些實施例中，可以根據特定運行應用來分析邊限數據，以產生基於應用的頻率/功率分箱。
以下是可能依賴於所有路徑均獨立的假設的數學證明。為了簡單起見，使用第3圖中描述的電路進行證明。在XOR2a對稱的假設下，該證明對於第3A圖中描述的電路來說也是有效的。當需要至少一些相關路徑的情況下，通過適當的校正，這個假設可能會放寬。在任何時間（其用 表示），我們用 表示路徑 的邊限（在時間 處的路徑 ）。在下文中，時脈週期由T表示。
定理 1 ：在時間 時， A.對於，XOR2的輸出始終為0' B.對於 ，XOR2的輸出有一定的機率 可能是1'。
定理 2 ：對於定理1的第二種情況（ ），機率 大於 ，其中， 。
推論：假定由於某種退化 （其中， ）。那麼，對於 ，以致 ，XOR2的輸出在時間 時是0'，並且在 時有一定機率是1'。 定理 1 的證明：
情況A：由於XOR1的所有輸入在時間窗 內不變，因此由此得出FF1和FF2包含相同的值，因此XOR2的輸出為0'。
情況B：我們用3個XOR代表XOR1：XORa、XORb和XORc。它們的輸入如下： ․    XORa：常數0'，加上針對 的所有路徑 。 ․    XORb：常數0'，加上針對 的所有路徑 。 ․    XORc：XORa和XORb的輸出。
則在時間窗口 ， ․    XORa的輸出可能會有一定機率的變化，因為輸入可能會在這段時間內變化。 ․    XORb的輸出是恆定的。
因此，XORc的輸出（實際上是XOR1的輸出）可能會在時間窗 內以一定的機率發生變化，因此XOR2的輸出可能是1'。 定理 2 的證明：
讓我們使用與定理1的證明相同的XOR1表示。則，XOR2的輸出為1'的機率P是XORa的輸出在兩個連續迴圈中變化的機率。這個機率是 ，其中 是XORa輸出為0'的機率。
現在，用2個XOR來代表XORa：XORa1和XORa2。他們的輸入如下： ․    XORa1：針對 的訊號x是在XORa的所有輸入和XORa2的輸出中的最大的。請注意，XORa1的輸出實際上是XORa的輸出。 ․    XORa2：除了訊號x（對於其， 為最大值）以外的XORa的所有輸入。
則，根據引理1，由此得出 （其中， 是XORa1的輸出為0'的機率）大於 。
因此，由於XORa1的輸出實際上是XORa的輸出，因此得到定理2。
引理1：令 和 分別代表訊號，訊號為0'的機率分別為 和 。則， ，其中， 代表 的輸出是0'的機率。 引理 1 的證明：
讓我們不失一般性地假設 。然後，通過簡單的代數，由此得出 ，其中 。
此外，根據XOR定義，由此得出： 。因此，根據上面的代數，由此得出 ，其中， 。
此外，根據 的定義，可以顯示 。
因此，既然 ，由此得出 。所以，得到了引理1。
在任何時間間隔，基於MUX的MFPC可以被認為是基於XOR的MFPC的特殊情況。因此，下面基於XOR的版本的數學證明適用於基於MUX的版本。 實驗結果
以下是模擬實驗的結果。
現在參考第6圖，其顯示了用於IC故障預測的訊號延遲的時序圖。訊號定義可以是 Di~ U( Xi, Xi+ di)，並且 P{ V( Si) = 1 , tj}= P{ V( Si) = 0 , tj}= 1/2。第6圖顯示了基於事件的類比描述，具有以下的模擬設置： ․    XOR1正在監測256條輸入路徑 ․    每個路徑的資料長度為10 4個時脈週期 ․    時脈的週期時間被定義為100個時間單位 ․    針對每個路徑[ i]，產生訊號 Si（詳細描述見下一頁） ․    每個路徑[ i]由兩個常數[ Xi]和[ di]定義，這兩個常數確定了每個時脈週期的延遲 ․    [ Xi]是通過在25-50個時間單位之間的均勻分佈，為每條路徑繪製的 ․    [ di]是通過在0-25個時間單位之間的均勻分佈，為每條路徑繪製的 ․    對於訊號 i，每個週期中的切換時間在( Xi, Xi+ di)的範圍中均勻繪製 ․    則訊號 i的邊限是[100- Xi- di]
實驗是針對D2的每個值構建的，其中，D2是以時間單位定義的，並且D2延遲值以處於解析簽名中單獨的時序延遲邊限所需的解析度（諸如，時脈週期時間的分數解析度）的值掃描的。對於每個D2值，XOR2輸出轉變可以被計數，並且計數的數量與邊限時序值臨界值被繪製。X軸邊限臨界值可以是100-D2，並且Y軸可以是針對D2的某個值觀察到的XOR2輸出端的[1]的數量：
當且僅當XOR1(t = 100) XOR1(t=D2)時，XOR2 = 1。
現在參考第7圖，其顯示了第一實驗的誤差對週期時間的曲線圖。實線表示時間為零時的MFPC輸出（無退化），虛線表示退化後的MFPC輸出。最小邊限等於25個時間單位（諸如，[100-75]），並且出故障時的MaxD2為75個時間單位。在退化情形下，一條路徑的邊限減少了15個時間單位（邊限均勻分佈，並且最大值移動了15個時間單位），MFPC檢測邊限的變化。在此，最小邊限等於10個時間單位（諸如，[100-75-15]），並且出故障時的MaxD2為90個時間單位。該曲線圖顯示了XOR2輸出處的計數逐漸減少到零。對於在[75-90]的範圍中的每個D2： P(XOR2=1)=P(變化，延遲＞D2)=0.5*(90-(100-D2))/(di+15)。
現在參考第8圖，第8圖顯示了第二實驗的誤差對週期時間的曲線圖。實線表示時間為零時的MFPC輸出（無退化），虛線表示退化後的MFPC輸出。其中[ Xi+ di＞ 70]（邊限＜30）的所有路徑的最小邊限增加了15個時間單位，並且這是針對5個訊號路徑執行的。最小邊限等於25個時間單位（諸如，[100-75]），出故障時的MaxD2為75個時間單位。MFPC檢測邊限的變化，其中，最小邊限等於10個時間單位（諸如，[100-75-15]），並且出故障時的MaxD2為90個時間單位。XOR2輸出處的計數逐漸減少到零。故障機率隨著路徑數量的增加而增加。
現在參考第9圖（上圖），其顯示了用於IC故障預測的兩個訊號延遲的時序圖。複數個訊號同時切換，並且在每個週期具有相等的延遲和邏輯值。複製的訊號是以最小邊限實現的。顯示了[ Xi+ di]的最大值，其中，所複製的路徑的延遲增加了15個時間單位。兩條路徑實現相同的退化。
現在參考第10圖，第10圖顯示了第三實驗的誤差對週期時間的曲線圖。實線表示沒有退化，虛線（類似於實線）表示第一退化情形（第9圖上部線），並且點劃線表示第二退化情形，其中，所複製的路徑之一的延遲增加了另外5個時間單位（第9圖下部線）。注意，副本訊號的延遲相對於基礎訊號要小5個時間單位。這兩條路徑在邏輯上是相同的，但是實現了不同的時序退化。最小邊限等於25個時間單位，諸如[100-75]。在第一種退化情形下（虛線），系統可能檢測不到邊限的變化。兩種情形下，出故障時的MaxD2等於75個時間單位。在第二種退化情形下（點劃線），系統檢測到邊限的變化。出故障時的MaxD2為95個時間單位。
在本申請全文中，本發明的各種實施例可以以範圍格式陳述。應理解，範圍格式的描述僅僅是為了方便和簡潔，並且不應解釋為對本發明的範圍的僵化限制。因此，對範圍的描述應被考慮到具有具體揭露的所有可能的子範圍以及該範圍內的各個數值。例如，從1到6的範圍的描述應被認為具有具體揭露的諸如從1至3、從1至4、從1至5、從2至4、從2至6、從3至6等的子範圍，以及在該範圍內的單個數位，例如1、2、3、4、5和6。無論範圍的廣度如何，都適用。
無論何時在本文中指出數值範圍，都意味著包括在指定範圍內的任何引用的數位（分數或整數）。短語在第一指示數和第二指示數“之間的範圍”以及“從”第一指示數“到”第二指示數的範圍在本文中可互換使用，並且意在包括第一和第二指示數以及它們之間的所有分數和整數。
在本申請的描述和申請專利範圍中，在“包括（comprise）”、“包括（include）”和“具有”的詞語中的每一個及其形式不一定侷限於與該詞可以關聯的列表中的成員。此外，在本申請和通過引用併入的任何檔之間存在不一致的情況下，特此旨在以本申請為準。
為了使本揭露中的引用清楚，應當注意的是，將名詞用作公共名詞、專有名詞、命名名詞等並不意味著本發明的實施例限於單個實施例，並且所揭露的元件的許多配置可以用於描述本發明的一些實施例，同時可以從這些實施例以不同的配置推導出其他配置。
為了清楚起見，並未示出和描述本文描述的實施方式的所有常規特徵。當然，應認識到的是，在任何這樣的實際實施方式的開發中，必須做出許多專用於實施方式的決定，以便實現開發者的特定目標，諸如遵守應用相關和業務相關的約束，並且這些特定目標將因實施方式而異，並且因開發者而異。此外，將認識到，這種開發努力可能是複雜和耗時的，但是對於受益於本揭露的本領域的普通技術人員來說，這仍然是工程的例行任務。
基於本揭露的教導，預期本領域普通技術人員應當能夠容易地實踐本發明。在本文中提供的各種實施例的描述被認為提供了本發明的充分見解和細節，以使普通技術人員能夠實踐本發明。此外，上面描述的本發明的各種特徵和實施例是為了單獨使用以及以各種組合使用而特別考慮的。
傳統的和/或當代的電路設計和佈局工具可用於實現本發明。在本文中描述的特定實施例（具體來說是各層的各種厚度和成分）是對示例性實施例的說明，並且不應被視為將本發明限制於這種特定的實施方式選擇。因此，可以為在本文中作為單個實例進行描述的元件提供複數個實例。
雖然電路和物理結構通常是假定的，但是眾所周知，在現代半導體設計和製造中，物理結構和電路可以以適用於隨後的設計、測試或製造階段以及最終製造的半導體積體電路的電腦可讀的描述形式來實現。因此，針對傳統電路或結構的申請專利範圍可以（與其特定語言一致地）基於電腦可讀編碼及對相同事物的表示來進行讀取（無論是在媒體中實現還是與合適的讀取器設施相結合來實現），以允許製造、測試或設計改進對應的電路和/或結構。在示例配置中作為分開的元件而呈現的結構和功能可以被實現為組合的結構或元件。預期到本發明包括電路、具有該電路的系統、相關方法以及具有這種電路、系統和方法的電腦可讀媒體編碼，所有這些都如本文所述，並如所附申請專利範圍中所定義。如在本文中所使用的，電腦可讀媒體至少包括磁片、磁帶或其他磁、光、半導體（例如，快閃記憶體卡、ROM）或電子媒體以及網路、有線、無線或其他通訊媒體。
前面的詳細描述僅描述了本發明的許多可能的實施方式中的幾個。出於這個原因，該詳細描述旨在作為說明，而非限制。在不脫離本發明的範圍和精神的情況下，可以基於在本文中闡述的描述，對在本文中揭露的實施例進行變化和修改。僅所附申請專利範圍（包括所有等同物）旨在定義本發明的範圍。具體地，儘管較佳實施例是在針對半導體IC的複數個特定電路設計中的一個特定電路設計的環境中進行描述的，但是本發明的教導被認為對於用於其他類型的半導體IC電路是有利的。此外，在本文中描述的技術也可應用於其它類型的電路應用。對應地，其它變化、修改、添加和改進可落入如所附申請專利範圍所定義的本發明的範圍內。
本發明的實施例可用於製造、生產和/或組裝積體電路和/或基於積體電路的產品。
在本文中參考根據本發明的實施例的方法、裝置（系統）和電腦程式產品的流程圖說明和/或方塊圖來描述本發明的各個方面。應理解的是，流程圖圖式和/或方塊圖中的每個方塊和流程圖圖式和/或方塊圖中的方塊的組合可以由電腦可讀程式指令來實現。
圖中的流程圖和方塊圖式出了根據本發明的各種實施例的系統、方法和電腦程式產品的可能的實施方式的架構、功能和操作。在這一點上，在流程圖或方塊圖中的每個方塊可以代表模組、段落或指令的一部分，其可以包括用於實現指定邏輯功能的一個或更多個可執行指令。在一些可選的實施方式中，在方塊中標注的功能可能並非以附圖中標注的順序來出現。例如，連續地顯示的兩個方塊事實上可以基本上同時執行，或者方塊有時可以以相反的循序執行，這取決於所涉及的功能。還應注意到，方塊圖和/或流程圖圖式中的每個方塊以及方塊圖和/或流程圖圖式中的方塊的組合可以通過執行指定功能或動作或者執行專用硬體和電腦指令的組合的基於專用硬體的系統來實現。
所呈現的對本發明的各種實施例的描述其目的在於說明，並非旨在詳盡，也並非是要將本發明限於所揭露的實施例。在不脫離所描述的實施例的範圍和精神的情況下，許多修改和變化對於本領域普通技術人員來說是明顯的。在本文中揭露的特徵和/或方面的組合（甚至是在FPC或MFPC的不同實施例、其他設計和/或其他特徵的附圖之間）也是可能的。在本文中使用的術語得到選擇，是為了最好地解釋實施例的原理、實際應用或對市場上發現的技術的技術改進，或者使本領域普通技術人員能夠理解在本文中揭露的實施例。
100:系統 101A:電腦 101B:硬體處理器 102:儲存媒體 102A:MFPC資料接收器 102B:IC老化分析器 102C:IC故障預測器 110、111:資料介面 120:使用者介面 131、132、133:MFPC 140:資料介面連接 141、142A、142B、143A、143B:資料路徑 150:IC 151、152、153:功能單元 200、210:方法流程圖 201:將資料路徑訊號組合 202:測試組合訊號的延遲 203:發送測試輸出 204:改變延遲 205:測試指紋 206:通知狀態/預測故障/修改IC操作 211:接收指紋 212:分析指紋 213:通知狀態/預測故障 clk:時脈 FF:觸發器 FU:邏輯區域 IC:積體電路 MFPC:邊限測量和故障預測電路
在附圖中示出了示例性實施例。附圖中顯示出的部件和特徵的尺寸通常是為了呈現的方便和清楚而選擇的，並且不一定按比例示出。以下列出了這些附圖。 [第1圖]示意性地顯示了用於IC邊限測量和故障預測的電腦化系統； [第2圖]顯示了用於IC邊限測量和故障預測的方法的流程圖； [第3圖]、[第3A圖]和[第3B圖]顯示了用於IC邊限測量和故障預測的相應的基於XOR的電路圖； [第4圖]顯示了用於IC邊限測量和故障預測的基於MUX的電路圖； [第5圖]顯示了用於抗IC老化模式的電路圖； [第6圖]顯示了針對IC邊限測量和故障預測的訊號延遲的時序圖； [第7圖]顯示了第一實驗的誤差對週期時間的曲線圖； [第8圖]顯示了第二實驗的誤差對週期時間的曲線圖； [第9圖]顯示了針對IC邊限測量和故障預測的兩個訊號延遲的時序圖； [第10圖]顯示了第三實驗的誤差對週期時間的曲線圖；以及 [第11圖]顯示了單元的邊限映射圖。
100:系統
101A:電腦
101B:硬體處理器
102:儲存媒體
102A:MFPC資料接收器
102B:IC老化分析器
102C:IC故障預測器
110、111:資料介面
120:使用者介面
131、132、133:MFPC
140:資料介面連接
141、142A、142B、143A、143B:資料路徑
150:IC
151、152、153:功能單元
FU:邏輯區域
IC:積體電路
MFPC:邊限測量和故障預測電路

Claims (28)

  1. 一種積體電路（IC），包括： 資料來源，該資料來源包括並行的位元路徑，該些並行的位元路徑中之每一者終止於觸發器； 訊號路徑組合器，該訊號路徑組合器包括：(a)複數個輸入路徑，每一個輸入路徑連接到該資料來源的該些觸發器中的不同觸發器的輸入，使得該複數個輸入路徑所接收的訊號中之每一者為由該資料來源的該些觸發器中的各別觸發器所接收的各別訊號，及(b)一輸出； 延遲電路，該延遲電路包括：(a)一輸出，及(b)一輸入，該延遲電路的輸入連接到該訊號路徑組合器的該輸出，其中該延遲電路被配置以在不同的時間將各別的不同延遲施加到在該延遲電路的該輸入處所接收的訊號，以在該延遲電路的該輸出處提供經過該些不同延遲之後的延遲訊號之各別的不同延遲訊號；以及 比較電路，該比較電路被佈置成提供比較輸出，每一個比較輸出是基於該訊號路徑組合器的該輸出和該些延遲訊號中之不同延遲訊號之比較。
  2. 如請求項1之積體電路，其中： 在該些不同的時間施加各別的該些不同延遲包括以小的時間步長為單位改變所施加的延遲。
  3. 如請求項1之積體電路，其中： 該訊號路徑組合器、該延遲電路、及該比較電路是包含在該積體電路中的邊限測量和故障預測電路的一部分；且 該邊限測量和故障預測電路被配置以基於該些比較輸出而確定該些並行的位元路徑中之至少一者的延遲時序及/或邊限。
  4. 如請求項3之積體電路，其中，確定該延遲時序及/或該邊限包括： 確定在該些並行的位元路徑的各別位元路徑的該延遲時序及/或該邊限之中的最小延遲時序及/或最小邊限。
  5. 如請求項4之積體電路，其中，該邊限測量和故障預測電路進一步被配置以基於分析該最小邊限隨著時間推移的改變來預測該積體電路的未來故障。
  6. 如請求項5之積體電路，進一步包括： 被配置以執行時脈修改和/或邏輯修改的電路，用以在所預測的該積體電路的該未來故障之前延長該積體電路的壽命。
  7. 如請求項1之積體電路，其中，該訊號路徑組合器包括邏輯XOR組合器、漢明同位組合器、或多工器。
  8. 如請求項7之積體電路，其中，該訊號路徑組合器為該邏輯XOR組合器，且其中，該積體電路進一步包括： 第一觸發器，其連接以接收：(a)來自與該延遲電路並聯的該邏輯XOR組合器的輸出之輸入，及(b)時脈訊號； 第二觸發器，其連接以接收：(a)該延遲電路的該輸出，及(b)該時脈訊號；以及 XOR元件，其連接以接收：(a)該第一觸發器的輸出，及(b)該第二觸發器的輸出。
  9. 如請求項8之積體電路，其中，該XOR元件被配置成當下列狀況只有一項成立時輸出邏輯1： 在該時脈訊號期間，該邏輯XOR組合器的該輸出為邏輯1，或 在該時脈訊號期間，該些延遲訊號中之一者為邏輯1。
  10. 如請求項7之積體電路，其中，該訊號路徑組合器為該漢明同位組合器，該漢明同位組合器被配置以將在該複數個輸入路徑上接收到的訊號壓縮到漢明空間中。
  11. 如請求項7之積體電路，其中，該訊號路徑組合器為該多工器，該多工器被配置以選擇該複數個輸入路徑的訊號中之一或多個訊號，用以輸入到該延遲電路中。
  12. 如請求項1之積體電路，進一步包括： 一第一內部儲存電路，該第一內部儲存電路連接到該訊號路徑組合器之該輸出，並且被佈置以儲存該訊號路徑組合器之該輸出，使得該比較電路使用所儲存的該訊號路徑組合器之該輸出作為該訊號路徑組合器之該輸出；以及 一第二內部儲存電路，該第二內部儲存電路連接以接收該些延遲訊號之每一者，並且被佈置以儲存該些延遲訊號之每一者，使得該比較電路使用所儲存的該些延遲訊號之每一者作為該些延遲訊號之各別的不同延遲訊號。
  13. 如請求項1之積體電路，進一步包括至少一緩衝器，該至少一緩衝器被配置以平衡經由(a)該訊號路徑組合器、(b)該延遲電路、及可選地(c)該比較電路的延遲。
  14. 如請求項1至13中任一項之積體電路，其中，該些並行的位元路徑的該些觸發器的輸入作為一個群組由時脈訊號觸發。
  15. 一種電腦可讀媒體，其儲存用於積體電路（IC）的電腦可讀編碼，該積體電路的該電腦可讀編碼包括： （i）訊號路徑組合器，該訊號路徑組合器包括：(a)複數個輸入路徑，每一個輸入路徑連接到多個觸發器中的一觸發器的輸入，該多個觸發器包括在該積體電路的資料來源之並行的位元路徑中，其中，該些並行的位元路徑中之每一者終止於該多個觸發器中的不同觸發器，及(b)一輸出； （ii）延遲電路，該延遲電路包括：(a)一輸出，及(b)一輸入，該延遲電路的輸入連接到該訊號路徑組合器的該輸出；以及 （iii）比較電路，該比較電路連接到：(a)該延遲電路的該輸出，及(b)該訊號路徑組合器的該輸出， 其中，當該積體電路根據該電腦可讀編碼而製造時： 該訊號路徑組合器的該複數個輸入路徑所接收的訊號中之每一者為由該資料來源的該些觸發器中的各別觸發器所接收的各別訊號， 該延遲電路在不同的時間將各別的不同延遲施加到在該延遲電路的輸入處所接收的訊號，以在該延遲電路的輸出處提供經過該些不同延遲之後的延遲訊號之各別的不同延遲訊號，且 該比較電路提供比較輸出，每一個比較輸出是基於該訊號路徑組合器的輸出和該些延遲訊號中之不同延遲訊號之比較。
  16. 如請求項15之電腦可讀媒體，其中： 在該些不同的時間施加各別的該些不同延遲包括以小的時間步長為單位改變所施加的延遲。
  17. 如請求項15之電腦可讀媒體，其中： 該訊號路徑組合器、該延遲電路、及該比較電路是包含在該積體電路的該電腦可讀編碼中的邊限測量和故障預測電路的一部分；且 在經製造的該積體電路中，該邊限測量和故障預測電路基於該些比較輸出而確定該些並行的位元路徑中之至少一者的延遲時序及/或邊限。
  18. 如請求項17之電腦可讀媒體，其中，確定該延遲時序及/或該邊限包括： 確定在該些並行的位元路徑的各別位元路徑的該延遲時序及/或該邊限之中的最小延遲時序及/或最小邊限。
  19. 如請求項18之電腦可讀媒體，其中，在經製造的該積體電路中，該邊限測量和故障預測電路進一步基於分析該最小邊限隨著時間推移的改變來預測經製造的該積體電路的未來故障。
  20. 如請求項19之電腦可讀媒體，其中，該積體電路的該電腦可讀編碼進一步包括： 被配置以執行時脈修改和/或邏輯修改的電路，用以在所預測的經製造的該積體電路的該未來故障之前延長經製造的該積體電路的壽命。
  21. 如請求項15之電腦可讀媒體，其中，該訊號路徑組合器包括邏輯XOR組合器、漢明同位組合器、或多工器。
  22. 如請求項21之電腦可讀媒體，其中，該訊號路徑組合器為該邏輯XOR組合器，且其中，該積體電路的該電腦可讀編碼進一步包括： 第一觸發器，其連接以接收：(a)來自與該延遲電路並聯的該邏輯XOR組合器的輸出之輸入，及(b)時脈訊號； 第二觸發器，其連接以接收：(a)該延遲電路的該輸出，及(b)該時脈訊號；以及 XOR元件，其連接以接收：(a)該第一觸發器的輸出，及(b)該第二觸發器的輸出。
  23. 如請求項22之電腦可讀媒體，其中，在經製造的該積體電路中，該XOR元件被配置成當下列狀況只有一項成立時輸出邏輯1： 在該時脈訊號期間，該邏輯XOR組合器的該輸出為邏輯1，或 在該時脈訊號期間，該些延遲訊號中之一者為邏輯1。
  24. 如請求項21之電腦可讀媒體，其中，該訊號路徑組合器為該漢明同位組合器，且其中，在經製造的該積體電路中，該漢明同位組合器將在該複數個輸入路徑上接收到的訊號壓縮到漢明空間中。
  25. 如請求項21之電腦可讀媒體，其中，該訊號路徑組合器為該多工器，且其中，在經製造的該積體電路中，該多工器選擇該複數個輸入路徑的訊號中之一或多個訊號，用以輸入到該延遲電路中。
  26. 如請求項15之電腦可讀媒體，其中，該積體電路的該電腦可讀編碼進一步包括： 一第一內部儲存電路，該第一內部儲存電路連接到該訊號路徑組合器之該輸出，並且被佈置以儲存該訊號路徑組合器之該輸出，使得在經製造的該積體電路中，該比較電路使用所儲存的該訊號路徑組合器之該輸出作為該訊號路徑組合器之該輸出；以及 一第二內部儲存電路，該第二內部儲存電路連接以接收該些延遲訊號之每一者，並且被佈置以儲存該些延遲訊號之每一者，使得在經製造的該積體電路中，該比較電路使用所儲存的該些延遲訊號之每一者作為該些延遲訊號之各別的不同延遲訊號。
  27. 如請求項15之電腦可讀媒體，其中，該積體電路的該電腦可讀編碼進一步包括至少一緩衝器，在經製造的該積體電路中，該至少一緩衝器平衡經由(a)該訊號路徑組合器、(b)該延遲電路、及可選地(c)該比較電路的延遲。
  28. 如請求項15至27中任一項之電腦可讀媒體，其中，該些並行的位元路徑的該些觸發器的輸入作為一個群組由時脈訊號觸發。
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