JP3597786B2 - 半導体集積回路の異常検出回路および異常検出装置 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路の異常検出回路および異常検出装置に関するものである。
【０００２】
【従来の技術】
近年、装置やデバイスの信頼性、および安全性の向上の観点から、半導体集積回路内に様々な異常検出手段が設けられ、必要に応じて、マイクロコンピュータのリセットや割り込み処理を行っている。
【０００３】
従来より知られている異常検出回路として、例えば、特開昭６３−２３９５５０号公報に開示されたものがある。同公報に記載の異常検出回路は、電圧を検出する手段、あるいは、パルス幅を検出する手段を設けて、回路動作が不可能となる電圧レベルや、回路の正常動作が不可能な短いパルスの検出を行い、これらの検出信号によりリセット制御回路を機能させて、半導体集積回路を初期状態に戻す制御を行っている。
【０００４】
図６は、上記の先行技術文献に開示されたマイクロコンピュータの構成を示している。同図に示すマイクロコンピュータは、同一半導体基板１０１上にＣＰＵ１０３等を搭載し、それらが共通信号線１０２により接続される構成を有する。また、クロック発生回路１０８は、半導体集積回路の動作に必要なクロックを生成し、クロック検出回路１０９内の短パルス検出回路と長パルス検出回路それぞれによって、設定されたパルス幅以下、あるいは以上のクロックを検出している。
【０００５】
一般的に知られているのは、半導体集積回路として実現されているマイクロコンピュータが、正常に動作するかどうかは、使用される電圧や周波数で一律に決まる訳ではなく、半導体集積回路の製造条件のばらつき、使用環境のばらつき等により、個体ごとに差がある、ということである。
【０００６】
従って、電圧レベル、パルス幅等により、一律に動作保障条件を設定するためには、動作保障電圧・周波数、製品実力、そして、検出レベルの関係が逆転しないように、マージンをとる必要がある。また、電圧・周波数検出回路自体も、半導体集積回路として構成されるわけであるから、その検出回路の検出レベル自体のばらつきも、上記のマージンを決定する要因の一つとなる。
【０００７】
【発明が解決しようとする課題】
しかしながら、上記従来技術に係る異常検出回路は、発振周波数検出回路を設け、その検出回路により、マイクロコンピュータの動作周波数が動作可能周波数を越えているかどうかを検出するという構成をとっている。そのため、製造条件のばらつき、使用条件の変動により、マイクロコンピュータの動作可能範囲と、周波数検出回路の検出レベルの関係が逆転したり、動作保障すべき条件内で異常検出してしまう、といった問題が発生する。
【０００８】
また、上記従来例に係る電圧検出、周波数検出を行う回路は、アナログ回路で構成されているため、半導体基板上におけるレイアウト面積が大きくなり、消費電流も大きいという問題もある。
【０００９】
さらには、上述した要因を全て満足するように半導体集積回路を設計・製造することは、不可能ではないが、設計・製造の難易度を高め、コストアップにつながるという問題がある。
【００１０】
結局、上記従来の異常検出回路は、実際にマイクロコンピュータが暴走するメカニズムと、異常検出のメカニズムが異なるという問題を内包していることになる。
【００１１】
本発明は、上述の課題に鑑みてなされたものであり、その目的とするところは、半導体集積回路の製造条件・使用条件によらず、その内部回路が異常動作する前に、確実に異常状態を検出できる半導体集積回路の異常検出回路および異常検出装置を提供することである。
【００１２】
【課題を解決するための手段】
上記の目的を達成するため、本発明は、所定周波数の第１のクロック信号を動作クロックとする半導体集積回路の異常検出回路において、上記半導体集積回路の構成要素の内、その半導体集積回路の動作保障の障害となる構成要素を特定し、上記特定された構成要素と同一構成を有する第１の回路に、上記第１のクロック信号に基づく所定信号を入力して得た第１の信号と、上記半導体集積回路の動作保障の基準時間を規定するための第２の回路で生成された第２の信号とを比較して得た結果をもとに、上記半導体集積回路の使用条件が正常動作可能な条件からはずれたことを検出し、半導体集積回路の異常の判断がなされた場合に、半導体集積回路の動作をリセットさせる半導体集積回路の異常検出回路を提供する。
【００１３】
好ましくは、本発明において、上記所定信号は、上記第１のクロック信号を分周して得た第２のクロック信号であり、この第２のクロック信号を上記第１の回路および第２の回路に配する構成を有する。
【００１４】
また、好ましくは、上記正常動作可能な条件は、上記第２のクロックが上記第１の回路で受けた遅延量に依存する。そして、上記遅延量は、上記特定された構成要素における上記動作クロックの遅延量と等価である。
【００１５】
さらに、好適には、上記使用条件として、上記半導体集積回路の周波数使用条件が上記正常動作可能な範囲を外れた場合に、その半導体集積回路が異常と判断する。
【００１６】
他の発明によれば、所定周波数のクロック信号を動作クロックとする半導体集積回路の異常検出装置において、上記半導体集積回路の構成要素の中から、その半導体集積回路の動作保障の障害となる構成要素を特定する手段と、上記クロック信号を分周して第１の信号を生成する手段と、上記特定された構成要素と同一構成を有する信号処理手段と、上記第１の信号を上位信号処理手段で処理して第２の信号を得る手段と、上記半導体集積回路の動作保障の基準時間を規定する第３の信号を生成する手段と、上記第２の信号と第３の信号について相互の時間遅延を検出する手段と、上記第２の信号の立ち上がりが上記第３の信号の立ち下がりよりも時間的に遅れている場合に、上記半導体集積回路の使用条件が正常動作可能な条件からはずれたと判断し、上記半導体集積回路の動作をリセットさせる手段と、を備える異常検出装置を提供する。
【００１８】
【発明の実施の形態】
以下、添付図面を参照して、本発明の実施の形態を詳細に説明する。図１は、本発明の実施の形態に係る、半導体集積回路の異常検出回路の構成を示すブロック図である。なお、この異常検出回路の内部構成等については、後述する。
【００１９】
本実施の形態で特徴的なことは、半導体集積回路として実現されているマイクロコンピュータにおける正常動作を保障する回路として、実際の内部回路と同一のメカニズムで動作する異常検出回路を設けたことである。つまり、本実施の形態に係る異常検出回路は、半導体集積回路内の、実際の内部回路と同一のメカニズムで動作する検出回路を設けている。
【００２０】
図１に示す異常検出回路７は、上述したように、半導体集積回路中に実際に存在する、動作保障上のネックとなる回路と同一構成の遅延回路２を、検出回路の本体内部に配して使用している。この検出回路本体は、遅延回路２に加えて、入力トリガー信号生成回路１、検出回路本体の出力に、マイクロコンピュータの動作限界とのマージンをとるための遅延回路３、動作保障の基準時間を生成するリファレンス信号発生回路４、遅延回路３とリファレンス信号発生回路４の出力を比較して、異常検出信号を生成する比較回路５からなる。
【００２１】
本実施の形態に係る異常検出回路は、上記の遅延回路からの出力と、リファレンス信号との比較結果によって、マイクロコンピュータの動作限界を越えたこと判断して、異常検出信号を出力するものである。
【００２２】
そこで、図１を参照して、本実施の形態に係る異常検出回路の具体的な動作を詳細に説明する。異常検出回路７は、後述するクロック信号Ａが入力される入力トリガー信号生成回路１、半導体集積回路中に実際に存在する、動作保障上のネックとなる回路と同一の構成を有する遅延回路２、異常検出とマイクロコンピュータの動作限界とのマージンを設定するための遅延回路３、動作保障の基準時間を生成するためのリファレンス信号発生回路４、これらの遅延回路３とリファレンス信号発生回路４からの出力（Ｄ，Ｅ）を比較して、異常検出信号Ｆを生成する比較回路５を有する。
【００２３】
入力トリガー信号生成回路１から出力されたクロック信号Ｂは、遅延回路２に供給され、そこでは、マイクロコンピュータの動作中に、半導体集積回路内で実際に発生する遅延とほぼ同じ遅延が、信号Ｂに対して生じる。遅延回路２からの出力Ｃは、さらに、遅延回路３に伝達される。
【００２４】
遅延回路３は、マイクロコンピュータの動作限界と異常検出を行う周波数とのマージンとして設定した遅延時間分遅れた信号Ｄを生成し、それを比較回路５に伝達する。一方、リファレンス信号発生回路４は、入力トリガー信号生成回路１からの信号Ｂと、マイクロコンピュータの内部クロック信号Ａをもとにして、マイクロコンピュータが動作する基準時間を生成し、それを信号Ｅとして比較回路５へ入力する。
【００２５】
比較回路５は、遅延回路３からの信号ＤあるいはＤ’（これらの信号の違いについては、後述する）とリファレンス信号発生回路４からの信号Ｅとを比較し、信号Ｄ，Ｄ’の内、時間的に遅れている信号に対応した動作を実行して、異常検出信号Ｆを出力する。
【００２６】
図２〜図４は、本実施の形態に係る異常検出回路を論理回路レベルまで具体化して示すブロック図、あるいは回路図である。これらの内、図２は、その内部に異常検出回路７（一点鎖線内）が配された、半導体集積回路で構成されたマイクロコンピュータ２０の全体構成を示すブロック図である。このマイクロコンピュータ２０は、互いに共通信号線（不図示）で接続されたＣＰＵ（中央制御装置）９、ＲＯＭ（読み出し専用メモリ）１０、ＲＡＭ（随時書き込み可能メモリ）１１、周辺回路１２、そして、リセット制御回路８からなる。
【００２７】
また、図２において、マイクロコンピュータ２０のＣＰＵ９内に点線枠２で示す部分は、上述した遅延回路２であり、その内部論理回路構成の一例を、図３に示す。なお、図３に示す遅延回路２の論理動作そのものについては、本発明と直接的な関連がないため、ここでは、その説明を省略する。
【００２８】
図４は、図１等の異常検出回路７について、論理回路からなる、その内部構成の一例を示している。同図に示すように、異常検出回路７内の遅延回路２の構成は、図３に示す遅延回路２の回路構成と同じである。すなわち、図４は、上述したように、「半導体集積回路中に実際に存在する、動作保障上のネックとなる回路と同一構成の遅延回路２を、検出回路本体に使用している」ことを具体的に示すブロック図である。
【００２９】
今日の半導体集積回路の一般的な設計手法の場合、論理回路は、論理合成ツールを使用して論理を設計し、自動配置配線ツールを使用して配置配線を行っている。そのため、各回路の遅延値を設計時点で把握することは、比較的容易であり、動作保障のネックとなっている回路が、回路中のどの部分であるかを限定することは、可能である。
【００３０】
そこで、図２に示すように、マイクロコンピュータの動作保障のネックとなっている回路が、同図中のＣＰＵ９内部に存在する回路２であるとした場合、本実施の形態に係る異常検出回路において、上記の回路２と同一構成の回路が、図４中の遅延回路２であり、図４の回路１（具体的には、リングオシレータ回路）が、図１の入力トリガー信号生成回路１に、回路３が遅延回路３に、回路４がリファレンス信号生成回路４に、そして、回路５が比較回路５に相当することになる。
【００３１】
次に、本実施の形態に係る異常検出回路の動作を説明する。図５は、本実施の形態に係る異常検出回路の動作を示すタイミングチャートである。最初に、入力トリガー信号生成回路１の動作について説明する。この入力トリガー信号生成回路１は、半導体集積回路で構成されたマイクロコンピュータ２０のシステムクロックである信号Ａを、１／４分周した信号を生成する。つまり、入力トリガー信号生成回路は、図５に示すように、クロック信号Ａ（５１）の立ち上がりエッジに同期した、信号Ａの１／４の周波数で変化する信号Ｂ（５２）を出力する。
【００３２】
遅延回路２は、上述のように、半導体集積回路中に実際に存在する、動作保障上のネックとなる回路と同一構成の回路であるため、実際の動作時の遅延も、本半導体集積回路の製造条件、使用条件にかかわらず、動作保障上のネックとなる回路とほぼ同一の遅延が発生する。
【００３３】
本実施の形態に係る異常検出回路では、さらに遅延回路３が付加されているため、図５のタイミングチャートに示すように、遅延回路３からの出力である信号Ｄ（５３）あるいは信号Ｄ’（５４）は、本半導体集積回路中で、最も変化の遅い信号となる。
【００３４】
よって、図５から明らかなように、半導体集積回路で構成されるマイクロコンピュータ２０が正常に動作しているときには、遅延回路３からの出力信号に遅延はなく（信号Ｄ参照）、マイクロコンピュータ２０の異常動作時には、この出力信号が遅延して出力される（信号Ｄ’参照）。
【００３５】
リファレンス信号発生回路４は、本半導体集積回路が正常に動作するために必要な時間を規定する回路であり、図５の信号Ｅ（５５）を生成する。すなわち、リファレンス信号発生回路４によって生成される信号Ｅは、図５に示すように、信号Ｂの立ち上がりエッジに同期して立ち下がり、その信号Ｂの立ち下がりエッジから、クロック信号Ａの１クロック後に立ち上がる信号である。
【００３６】
比較回路５は、これらの信号Ｄあるいは信号Ｄ’と信号Ｅとを比較し、信号Ｄのように、その立ち上がり変化が、信号Ｅの変化よりも早い場合、すなわち、マイクロコンピュータが正常動作可能な場合には、比較回路５からの出力信号Ｆ（５６）には、図５に示すように、何ら変化が発生しない（論理“０”のままである）。
【００３７】
しかし、信号Ｄ’のように、その立ち上がりが信号Ｅの変化よりも遅れた場合、すなわち、マイクロコンピュータの正常動作が可能な条件をはずれた場合（つまり、異常動作時）には、図５に示すように、信号Ｄ’と信号Ｅとが同時に論理“０”となるタイミング（期間）が発生する。そのため、ＮＯＲ回路で構成される比較回路５の出力には、信号Ｆ’（５７）に示すように、“Ｈ”レベルの信号が出力される。
【００３８】
このように、異常検出回路７の最終段に位置する比較回路５からは、信号Ｆ、あるいは信号Ｆ’が出力され、この信号Ｆ’が、異常検出信号として、図２において矢印１５で示すように、半導体集積回路（マイクロコンピュータ）のリセット制御回路８を駆動している。
【００３９】
そこで、マイクロコンピュータ２０（上述のように、半導体集積回路で構成される）の使用周波数条件が、正常動作可能な範囲をはずれた場合、リセット制御回路８からのリセット信号（図２の信号１６）がアクティブとなって、本半導体集積回路全体を初期化して、回路が暴走状態となるのを防いでいる。
【００４０】
以上説明したように、本実施の形態によれば、マイクロコンピュータにおける正常動作を保障する回路として、実際の内部回路と同一のメカニズムで動作する異常検出回路を設けた、つまり、半導体集積回路中に実際に存在する、動作保障上のネックとなる回路と同一構成の遅延回路を、異常検出回路本体に搭載することで、半導体集積回路の製造条件のばらつきや、使用条件の変動によらず、異常検出回路が、常にマイクロコンピュータの暴走発生前に、異常状態を検出できる。
【００４１】
また、上記のように、実際の内部回路と同一メカニズムで動作する異常検出回路を設ける構成とすることで、本実施の形態に係る異常検出回路を搭載した半導体集積回路を、従来の検出回路を搭載したものに比べて、高い歩留りで、安定して生産できるという効果がある。
【００４２】
換言すれば、本実施の形態に係る異常検出回路の場合、動作時の電圧や周波数を直接、検出するわけではなく、実際の内部回路と同一のメカニズムで動作する検出回路を使用していることから、半導体集積回路の製造条件・使用条件によらず、内部回路が異常動作する前に、確実にその状態を検出することが可能となる。
【００４３】
本発明は、上述の実施の形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲において、種々変形が可能である。例えば、上記実施の形態に係る異常検出回路の全ての回路を、金属酸化膜半導体（ＭＯＳ）トランジスタのみで構成することが可能である。
【００４４】
そのような構成とすることで、従来のアナログ回路で構成された周波数検出回路に比べて、集積回路のレイアウト面積が小さくでき、それに加えて、消費電力を少なくすることができるという効果もある。
【００４５】
【発明の効果】
以上説明したように、本発明によれば、半導体集積回路の動作保障の障害となる構成要素として特定された、その構成要素と同一構成を有する第１の回路に、動作クロックとしての第１のクロック信号に基づく所定信号を入力して得た第１の信号と、半導体集積回路の動作保障の基準時間を規定するための第２の回路で生成された第２の信号とを比較し、その結果をもとに、半導体集積回路の使用条件が正常動作可能な条件からはずれたことを検出する構成をとることで、半導体集積回路の製造条件のばらつきや、使用条件の変動によらず、マイクロコンピュータの暴走発生前に異常状態を確実に検出できる。
【００４６】
また、実際の半導体集積回路の内部回路と同一メカニズムで動作する、異常検出のための回路を設けることで、半導体集積回路そのものを高い歩留りで、安定して生産できる。
【００４７】
さらに、他の発明に係る異常検出装置によれば、半導体集積回路の動作保障の障害となる構成要素を特定する手段と、動作クロック信号を分周して第１の信号を生成する手段と、特定された構成要素と同一構成を有する信号処理手段と、第１の信号を上記信号処理手段で処理して第２の信号を得る手段と、半導体集積回路の動作保障の基準時間を規定する第３の信号を生成する手段と、これら第２の信号と第３の信号について相互の時間遅延を検出する手段とを備え、第２の信号の立ち上がりが第３の信号の立ち上がりよりも時間的に遅れている場合に、半導体集積回路の使用条件が正常動作可能な条件からはずれたと判断することで、半導体集積回路の製造条件・使用条件によらず、その内部回路が異常動作する前に、確実に異常状態を検出できる。
【図面の簡単な説明】
【図１】本発明の実施の形態に係る半導体集積回路の異常検出回路の構成を示すブロック図である。
【図２】実施の形態に係る、内部に異常検出回路を有するマイクロコンピュータの全体構成を示す図である。
【図３】実施の形態に係る遅延回路の内部論理回路構成の一例を示す図である。
【図４】論理回路からなる、本実施の形態に係る異常検出回路の内部構成の一例を示す図である。
【図５】実施の形態に係る異常検出回路の動作を示すタイミングチャートである。
【図６】先行技術文献に開示された従来のマイクロコンピュータの構成を示す図である。
【符号の説明】
１ 入力トリガー信号生成回路
２，３ 遅延回路
４ リファレンス信号発生回路
５ 比較回路
７ 異常検出回路
８ リセット制御回路
９ ＣＰＵ（中央制御装置）
１０ ＲＯＭ（読み出し専用メモリ）
１１ ＲＡＭ（随時書き込み可能メモリ）
１２ 周辺回路
２０ マイクロコンピュータ

Claims (7)

1. 所定周波数の第１のクロック信号を動作クロックとする半導体集積回路の異常検出回路において、
   前記半導体集積回路の構成要素の内、その半導体集積回路の動作保障の障害となる構成要素を特定し、前記特定された構成要素と同一構成を有する第１の回路に、前記第１のクロック信号に基づく所定信号を入力して得た第１の信号と、前記半導体集積回路の動作保障の基準時間を規定するための第２の回路で生成された第２の信号とを比較して得た結果をもとに、前記半導体集積回路の使用条件が正常動作可能な条件からはずれたことを検出し、前記半導体集積回路の異常の判断がなされた場合に、前記半導体集積回路の動作をリセットさせることを特徴とする半導体集積回路の異常検出回路。
2. 前記所定信号は、前記第１のクロック信号を分周して得た第２のクロック信号であり、この第２のクロック信号を前記第１の回路および第２の回路に配する構成を有することを特徴とする請求項１記載の半導体集積回路の異常検出回路。
3. 前記正常動作可能な条件は、前記第２のクロックが前記第１の回路で受けた遅延量に依存することを特徴とする請求項２記載の半導体集積回路の異常検出回路。
4. 前記使用条件として、前記半導体集積回路の周波数使用条件が前記正常動作可能な範囲を外れた場合に、その半導体集積回路が異常と判断することを特徴とする請求項３記載の半導体集積回路の異常検出回路。
5. 前記遅延量は、前記特定された構成要素における前記動作クロックの遅延量と等価であることを特徴とする請求項３記載の半導体集積回路の異常検出回路。
6. 前記第１の回路および第２の回路は、前記半導体集積回路と同一の基板上に形成されることを特徴とする請求項１記載の半導体集積回路の異常検出回路。
7. 所定周波数のクロック信号を動作クロックとする半導体集積回路の異常検出装置において、
   前記半導体集積回路の構成要素の中から、その半導体集積回路の動作保障の障害となる構成要素を特定する手段と、
   前記クロック信号を分周して第１の信号を生成する手段と、
   前記特定された構成要素と同一構成を有する信号処理手段と、
   前記第１の信号を前記信号処理手段で処理して第２の信号を得る手段と、
   前記半導体集積回路の動作保障の基準時間を規定する第３の信号を生成する手段と、
   前記第２の信号と第３の信号について相互の時間遅延を検出する手段と、
   前記第２の信号の立ち上がりが前記第３の信号の立ち下がりよりも時間的に遅れている場合に、前記半導体集積回路の使用条件が正常動作可能な条件からはずれたと判断し、前記半導体集積回路の動作をリセットさせる手段と、
   を備えることを特徴とする異常検出装置。

Images