TW202127252A - 記憶體裝置退化偵測 - Google Patents

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Abstract

一種記憶體電路，其包括：同步記憶體單元陣列，該同步記憶體單元陣列被配置為接收時鐘訊號並且具有位址線和位元線。裕度代理，其基於在時鐘訊號的轉變和從位元線匯出的訊號的變化之間的持續時間來確定同步記憶體單元陣列的狀態，從位元線匯出的訊號的變化由位址線中的至少一個上的訊號傳遞導致。在另一方面，一種記憶體單元，其具有被配置為向記憶體單元提供資料登錄/輸出的位元線，該記憶體單元可以設置有比較器，比較器將位元線上的電壓與參考電壓進行比較並且由此指示記憶體單元的狀態。韌體可以接收記憶體單元陣列的狀態的指示，並且回應於該狀態而傳輸指示、發佈警報及/或重新配置記憶體電路。

Description

記憶體裝置退化偵測
相關申請案的交叉引用
本申請要求享有2019年12月4日提交的並且標題為“Memory Device Monitoring”的第62/943,322號美國臨時專利申請的優先權的權益，該美國臨時專利申請的內容藉由引用併入本文。
本發明涉及積體電路領域，並且具體涉及記憶體裝置（包括隨機存取記憶體（RAM）、靜態RAM（SRAM）、動態RAM（DRAM）和唯讀記憶體（ROM））。
積體電路（IC）包括在平坦的半導體基板（例如矽晶圓）上的類比電子電路和數位電子電路。使用光刻技術將微型電晶體印刷到基板上，以在非常小的區域內生產數十億個電晶體的複雜電路，使得採用IC的現代電子電路設計既是低成本的又具有高性能。IC在稱為“代工廠（foundry）”的工廠的裝配線中生產，這些工廠的裝配線已將IC（例如互補金屬氧化物半導體（CMOS） IC）的生產商品化。
數位IC包含以功能單元及/或邏輯單元佈置在晶圓上的數十億個電晶體（例如金屬氧化物半導體場效應電晶體（MOSFET）），其中資料路徑將功能單元互連，在功能單元之間傳輸資料值。每個單元具有電源以及相關聯的“接通”功率、“斷開”功率、“待機”功率等。
IC有時包括隨機存取記憶體（RAM），例如靜態RAM（SRAM）。RAM電路可能會隨著時間的推移而退化，導致寫入操作及/或讀取操作的失敗。偵測這種退化仍然被認為是一項挑戰。
相關技術的前述示例和與之相關的限制旨在是說明性的而不是排他性的。藉由閱讀說明書和研究圖式，相關技術的其他限制對於本領域技術人員來說將變得明顯。
結合系統、工具和方法來描述和說明以下實施例及其方面，該系統、工具和方法旨在是示例性和說明性的，而非限制範圍的。
在一個方面，可以提供一種記憶體電路，該記憶體電路包括：同步記憶體單元陣列，其被配置為接收時鐘訊號並具有位址線和位元線；以及裕度代理（margin agent），其被配置為接收從位元線中的至少一個匯出的訊號，並基於在時鐘訊號的轉變（transition）和來自位元線中的至少一個的接收到的訊號的變化之間的持續時間來確定同步記憶體單元陣列的狀態指示，接收到的訊號的變化由在位址線中的至少一個上的訊號傳遞導致。
在實施例中，裕度代理被配置為確定從接收到的訊號的變化到時鐘訊號的後續轉變的持續時間。
在實施例中，記憶體電路還包括輸出級，該輸出級耦合到同步記憶體單元陣列的位元線，裕度代理被配置為從輸出級接收從位元線中的至少一個匯出的訊號。可選地，輸出級包括感測放大器，該感測放大器被配置為放大從同步記憶體單元陣列的位元線接收到的訊號，並且還被配置為接收選通訊號，該選通訊號在選擇對於同步記憶體單元陣列的讀取操作之後的預定時間間隔處控制感測放大器的啟動。裕度代理可以被配置為在選擇讀取操作之後經過少於預定時間間隔的時間，從感測放大器接收從位元線中的至少一個匯出的訊號。
在實施例中，記憶體電路還可以包括：比較器，其被配置為將位元線中的一個位元線上的電壓與參考電壓進行比較並提供比較器輸出，裕度代理被配置為接收比較器輸出作為從位元線中的至少一個匯出的訊號。
在另一個方面，可以考慮一種記憶體電路，該記憶體電路包括：記憶體單元，其具有被配置為向記憶體單元提供資料登錄/輸出的位元線；和比較器，其被配置為將位元線上的電壓與參考電壓進行比較，並提供指示記憶體單元的狀態的比較器輸出。
在實施例中，參考電壓是可調節的。
在實施例中，記憶體電路還包括：控制器，其被配置為調節參考電壓，並且在調節參考電壓的程序中基於比較器輸出來識別記憶體單元的狀態。
在實施例中，控制器被配置為確定參考電壓的狀態值，該參考電壓的狀態值對應於與比較器輸出的變化或更高的值相關聯的參考電壓。可選地，控制器被配置為儲存參考電壓的複數狀態值，每個記憶體的參考電壓的狀態值在相應的時間被測量。
在實施例中，記憶體單元具有標準位元線和反位元線（inverse bit line），反位元線上的訊號是標準位元線上的訊號的邏輯反轉。然後，記憶體電路還可以包括多工器，該多工器被配置為基於標準位元線上的訊號及/或反位元線上的訊號，選擇性地將標準位元線上的訊號和反位元線上的訊號提供給比較器。
在實施例中，記憶體電路是具有時鐘訊號的同步電路。記憶體電路還可以包括裕度代理，其被配置為接收比較器輸出，並且基於時鐘訊號的轉變和比較器輸出的變化之間的持續時間來確定記憶體單元的狀態指示。
在實施例中，記憶體電路包括由複數記憶體單元形成的記憶體單元陣列，每個記憶體單元具有被配置為向相應的記憶體單元提供資料登錄/輸出的相應的位元線，並且其中，比較器被配置為將位元線中的一個或更多個上的電壓與參考電壓進行比較，並且提供指示複數記憶體單元中的一個或更多個的狀態的比較器輸出。可選地，記憶體電路包括複數比較器，每個比較器被配置為將位元線中相應的一個或更多個上的電壓與相應的參考電壓進行比較，並提供指示複數記憶體單元中相應的一個或更多個的狀態的相應的比較器輸出。可選地，比較器或每個比較器位於記憶體單元陣列的外部。可選地，記憶體電路還包括：耦合到複數記憶體單元的位元線的預充電電路，比較器或每個比較器位於預充電電路處或鄰近預充電電路。
在實施例中，記憶體電路還包括：定址電路，其被配置為選擇進行讀取或寫入操作的記憶體單元。
在實施例中，比較器或每個比較器包括基於反相器的放大器（inverter-based amplifier）。可選地，基於反相器的放大器包括：具有輸入端和輸出端的反相放大器；電容器，其第一端耦合到反相放大器的輸入端；第一訊號輸入埠，其經由第一開關耦合到電容器的第二端；第二訊號輸入埠，其經由第二開關耦合到電容器的第二端；回饋連接，其經由第三開關將反相放大器的輸出端耦合到反相放大器的輸入端；以及控制器，其被配置為同時啟動第一開關和第三開關，並且當第一開關和第三開關被停用時啟動第二開關。可選地，反相放大器是具有臨界值電壓的第一反相放大器。記憶體電路還可以包括第二反相放大器，該第二反相放大器被配置為接收第一反相放大器的輸出以作為輸入。第二反相放大器的臨界值電壓可以等於第一反相放大器的臨界值電壓。
在實施例中，記憶體單元是隨機存取記憶體（RAM）單元及/或其中記憶體單元陣列是隨機存取記憶體（RAM）單元。可選地，記憶體單元是靜態隨機存取記憶體（SRAM）單元及/或其中記憶體單元陣列是靜態隨機存取記憶體（SRAM）單元。
可以在包括如本文所揭露的記憶體電路的積體電路（IC）中找到本揭露的一個方面。
可以在積體電路（IC）中找到另一個方面，該積體電路包括：記憶體電路，其包括記憶體單元陣列和記憶體偵測代理，記憶體偵測代理被配置為指示記憶體單元陣列的狀態；和韌體，其被配置為從記憶體偵測代理接收記憶體單元陣列的狀態的指示，並將所接收的指示與參考電位準進行比較。在實施例中，記憶體電路與如本文所揭露的任何這樣的記憶體電路相一致。
在實施例中，韌體還被配置成儲存所接收的指示。
在實施例中，IC還包括：寫入輔助電路，其被配置為在寫入操作期間向記憶體電路施加訊號。韌體可選地還被配置為基於所接收的記憶體單元陣列的狀態的指示來控制寫入輔助電路。
在實施例中，記憶體單元陣列包括複數位元線，每個位元線耦合到記憶體單元陣列中的一個或更多個記憶體單元，並且其中，記憶體偵測代理被配置為針對複數位元線中的每個位元線指示記憶體單元的狀態。
在實施例中，韌體被配置為控制記憶體偵測代理，以確定記憶體單元陣列的複數狀態並向韌體指示所確定的複數狀態中的最佳狀態及/或最差狀態。
在實施例中，IC還包括：通訊介面，其被配置為在韌體和IC外部的平臺之間提供通訊以用於將所接收的指示傳送到平臺。
可以在一種用於操作記憶體電路的方法中找到又一方面，該方法包括：基於在時鐘訊號的轉變和從同步記憶體單元陣列的複數位元線中的至少一個匯出的訊號的變化之間的持續時間來確定同步記憶體單元陣列的狀態，該訊號的變化由同步記憶體單元陣列的複數位址線中的至少一個上的訊號傳遞導致。
在實施例中，該方法還包括確定從來自複數位元線中的至少一個的訊號的變化到時鐘訊號的後續轉變的持續時間。
在實施例中，該方法還包括：將位元線中的一個位元線上的電壓與參考電壓進行比較以提供比較器輸出，從位元線中的至少一個匯出的訊號是比較器輸出。
在另一方面，可以考慮一種用於操作記憶體電路的方法，該方法包括：將記憶體單元的位元線上的電壓與參考電壓進行比較，以提供指示記憶體單元的狀態的比較器輸出。
在實施例中，參考電壓是可調節的。
在實施例中，該方法還包括：調節參考電壓，並且在調節參考電壓的程序中基於比較器輸出來識別記憶體單元的狀態。
在實施例中，該方法還包括：確定參考電壓的狀態值，該參考電壓的狀態值對應於與比較器輸出的變化或更高的值相關聯的參考電壓。
在實施例中，該方法還包括：儲存參考電壓的複數狀態值，每個記憶體的參考電壓的狀態值在相應的時間被測量。
在實施例中，記憶體電路是具有時鐘訊號的同步電路。然後，該方法還可以包括：基於時鐘訊號的轉變和比較器輸出的變化之間的持續時間來確定記憶體單元的狀態指示。
在實施例中，記憶體電路包括由複數記憶體單元形成的記憶體單元陣列，每個記憶體單元具有被配置為向相應的記憶體單元提供資料登錄/輸出的相應的位元線。然後，該方法還可以包括將位元線中的一個或更多個上的電壓與參考電壓進行比較，以提供指示複數記憶體單元中的一個或更多個的狀態的比較器輸出。
在又一方面，存在一種操作積體電路（IC）的方法，該方法包括：指示IC中的記憶體單元陣列的狀態；以及將記憶體單元陣列的狀態的指示與IC中的韌體處的參考電位準進行比較。
在實施例中，指示IC中的記憶體單元陣列的狀態的步驟包括如本文所揭露的任何這樣的方法。
在實施例中，該方法還包括：將記憶體單元陣列的狀態的指示儲存在韌體處。
在實施例中，記憶體單元陣列包括複數位元線，每個位元線耦合到記憶體單元陣列中的一個或更多個記憶體單元。然後，指示IC中的記憶體單元陣列的狀態的步驟可以包括針對複數位元線中的每個位元線指示記憶體單元的狀態。
在實施例中，該方法還包括：確定記憶體單元陣列的複數狀態。指示IC中的記憶體單元陣列的狀態的步驟可以包括指示所確定的複數狀態中的最佳狀態及/或最差狀態。
在實施例中，該方法還包括：將記憶體單元陣列的狀態的指示從韌體傳送到IC外部的平臺。
在實施例中，該方法還包括：基於比較步驟重新配置記憶體單元陣列。
在實施例中，重新配置包括限制記憶體單元陣列中的至少一個記憶體單元的使用。
在又一方面，存在一種方法，該方法包括：從以上討論的複數積體電路（IC）中的每個IC接收各自的IC的記憶體單元陣列的狀態的指示；以及在IC外部的平臺中分析所接收的指示，以：偵測IC中的一個或更多個IC的異常記憶體單元陣列行為，及/或根據IC的不同記憶體單元陣列行為將IC分類為不同的類別，及/或重新配置IC中的一個或更多個IC以限制該一個或更多個IC的記憶體單元陣列中的至少一個記憶體單元的使用。
在相關方面，存在一種系統，該系統包括：（a）至少一個硬體處理器；和（b）非暫時性電腦可讀儲存媒體，該非暫時性電腦可讀儲存媒體體現有程式碼，程式碼可由該至少一個硬體處理器執行以執行後面的方法。
在另一個相關方面，存在一種電腦程式產品，該電腦程式產品包括非暫時性電腦可讀儲存媒體，該非暫時性電腦可讀儲存媒體體現有程式碼，程式碼可由至少一個硬體處理器執行以執行後面的方法。
除了上述示例性方面和實施例之外，藉由參考圖式和藉由研究以下詳細描述，另外的方面和實施例將變得明顯。此外，上述本發明的各種特徵和實施例被特別設想為單獨使用以及以各種組合使用。
本揭露提供了用於測量及/或偵測記憶體電路中的記憶體單元的退化（其可能演變成寫入操作及/或讀取操作的失敗）的電路、方法和系統。這可以允許足夠早地偵測到這種退化，以允許在記憶體電路的設計、製造及/或正常（現場）使用期間保護記憶體電路並且可選地採取減輕措施。
將具體關於靜態隨機存取記憶體（SRAM）來論述根據本揭露的實施例。然而，根據本揭露的實施例還可以應用於其他類型的電子（數位）記憶體，如將在下面進一步論述的。
參考圖1，示出了現有的SRAM電路1的示意性框圖。SRAM電路1包括：記憶體陣列10；列多工器20；行解碼器30；預充電電路50；感測放大器60；和控制器70。記憶體陣列10包括SRAM單元的陣列，每個SRAM單元儲存一位元資料。記憶體陣列10的SRAM單元被佈置成兩個維度，這兩個維度藉由相應的行和列的識別來定址。定址訊號25被提供給列多工器20和行解碼器30，列多工器20和行解碼器30啟動記憶體陣列10中的一個或更多個SRAM單元。控制器70根據讀取操作被選擇還是寫入操作被選擇來控制預充電電路50。如果讀取操作被選擇，則在位元線（未示出）上指示儲存在所定址的SRAM單元中的資料位元，並且此資料被傳遞到感測放大器60，感測放大器60提供該資料位元作為輸出65。SRAM電路1是同步電路，並且讀取和寫入程序由時鐘訊號40操縱。
已經認識到，諸如說明性的SRAM電路1的SRAM電路中的退化或缺陷可能導致讀取操作及/或寫入操作的失敗。通常，這僅在操作實際失敗時才被發現。在這一階段，已經太遲以至於不能防止損壞SRAM電路1及/或儲存在SRAM電路1中的資料。本揭露提供了被配置為偵測可能演變成寫入操作及/或讀取操作的失敗的SRAM單元的退化的電路。這可以允許足夠早地偵測到這種退化，以允許在SRAM電路的設計、製造及/或正常（現場）使用期間保護SRAM電路並且可選地採取減輕措施。電路可以具有複數部分（或者，在另一個意義上，被配置為複數電路），例如用於分別偵測關於讀取操作和寫入操作的退化。電路可以隨著時間的推移偵測退化，例如允許在SRAM壽命的早期階段進行基準測試（benchmark）以用於在老化期間進行比較的目的。電路（或複數電路）被設計和配置成不干擾SRAM電路的記憶體陣列的操作。
參考圖2，圖2示出了符合根據本揭露的第一實施例的SRAM電路2的示意性框圖。在描繪與圖1中所示的相同特徵時，使用了相同的參考標記。SRAM電路2被配置用於偵測SRAM記憶體陣列10和相關聯的電路的退化（特別關於讀取操作）。
特別地，出現在輸出線65上的讀出訊號與時鐘訊號40的轉變（特別是上升邊緣轉變）之間的時序延遲（timing delay）可以提供退化的量度。這個時序延遲可以被稱為“時序延遲裕度”。因此，特別地在SRAM電路2的輸出處設置裕度代理80，以確定這個時序延遲。這可以是根據上面論述的第一類型的退化偵測電路。裕度代理80可以藉由將延遲電路應用於接收到的訊號路徑中的一個訊號路徑並將延遲的訊號路徑與另一訊號路徑進行比較來確定時序延遲。藉由適當地設置延遲電路，可以測量裕度。關於裕度測量和裕度代理的進一步細節可以在共同未決的、共同轉讓的PCT國際揭露號WO 2019/097516中找到，該PCT國際揭露的內容藉由引用以其整體併入本文。隨著時間的推移（使用裕度代理80）測量裕度（特別是顯示裕度的減少）可以顯示SRAM電路2的退化。
一般而言，可以考慮一種記憶體電路，該記憶體電路包括：同步記憶體單元陣列，其被配置為接收時鐘訊號並具有位址線和位元線；以及裕度代理，其被配置為接收從位元線中的至少一個匯出的訊號，並基於在時鐘訊號的轉變和來自位元線中的至少一個的接收到的訊號的變化之間的持續時間來確定同步記憶體單元陣列的狀態（或性能）指示，接收到的訊號的該變化由位址線中的至少一個上的訊號傳遞導致。從位元線中的至少一個匯出的訊號可以代表讀取操作及/或寫入操作。如下面將要論述的，這可以應用於SRAM或其他類型的RAM或ROM及/或其他記憶體裝置。
在實施例中，裕度代理被配置為確定從接收到的訊號的變化到時鐘訊號的後續轉變（可選地，上升邊緣）的持續時間。在一些實施例中，記憶體電路還包括：耦合到同步記憶體單元陣列的位元線的輸出級（例如緩衝器或放大級），裕度代理被配置為從輸出級接收從位元線中的至少一個匯出的訊號。為了評估讀取操作，從位元線中的至少一個匯出的訊號可以是在讀取操作期間來自位元線的輸出訊號。輸出級可以包括感測放大器，該感測放大器特別地被配置為放大從同步記憶體單元陣列的位元線接收的差分訊號。
還可以考慮與該方面相對應的方法，例如用於操作或製造記憶體電路的方法。一種用於操作記憶體電路的方法，包括：基於在時鐘訊號的轉變和從同步記憶體單元陣列的複數位元線中的至少一個匯出的訊號的變化之間的持續時間來確定同步記憶體單元陣列的狀態（或性能），該訊號的變化由同步記憶體單元陣列的複數位址線中的至少一個上的訊號傳遞導致。可選地，該方法還包括確定從來自複數位元線中的至少一個的訊號的變化到時鐘訊號的後續轉變的持續時間。如下面將要論述的，這樣的方法可以應用於SRAM或其他類型的RAM或ROM，如將在下面論述的。
參考圖3，圖3示出了符合根據本揭露的第二實施例的SRAM電路3的示意性框圖。在描繪與圖1中所示的相同特徵時，使用了相同的參考標記。SRAM電路3被配置用於偵測SRAM記憶體陣列10和相關聯的電路的退化（特別關於寫入操作）。SRAM電路3另外包括寫入資料代理90。這可以是根據上面論述的第二類型的退化偵測電路。寫入資料代理90設置在預充電電路50處、（以與預充電裝置相同的間距）設置在預充電電路50的鄰近處或附近處。由於這在記憶體陣列10的外部，因此在空間和功率方面可能更高效，並且可以提高寫入資料代理90的性能。應當注意，圖2和圖3中所示的實施例的組合是可能的，使得可以在SRAM電路內設置裕度代理80和寫入資料代理90兩者（兩種類型的退化偵測電路）。
寫入資料代理90的目的是為了（連續地）偵測SRAM記憶體陣列10的寫入資料操作。寫入資料代理90旨在在出現寫入資料錯誤之前提供關於寫入資料退化的警報。記憶體陣列10可能對缺陷及/或退化特別敏感。這可以在允許在錯誤之前發出警報及/或提供寫入輔助裕度特徵方面（如下面將進一步論述的）為用戶提供重大價值。因此，寫入資料代理90可以指示記憶體陣列10的寫入資料操作的狀態，並且藉由隨著時間的推移偵測該狀態，可以偵測到退化及/或缺陷。寫入資料代理90的有利設計將在下面進行論述。
現在參考圖4，其示出了現有的SRAM陣列單元100的示意性電路圖。SRAM陣列單元100包括：SRAM記憶體單元101；位元線110；反位元線115；感測放大器60；寫入資料登錄120；第一寫入反相放大器130；反相寫入資料登錄125；第二寫入反相放大器135；第一字線賦能開關（word line enable switch）140；第二字線賦能開關145；第一傳輸門開關（pass gate switch）150；和第二傳輸門開關155。具有第一字線賦能開關140和第二字線賦能開關145的SRAM記憶體單元101的配置提供記憶體陣列中的SRAM記憶體單元的標準的6電晶體配置。
寫入資料登錄120包括寫入賦能訊號和寫入資料訊號的組合（與（AND））。反相寫入資料登錄125是寫入資料登錄120的取反。第一字線賦能開關140和第二字線賦能開關145由同一字線訊號控制。第一傳輸門開關150和第二傳輸門開關155由同一傳輸門訊號控制。當第一字線賦能開關140和第二字線賦能開關145被啟用並且寫入資料登錄120（和反相寫入資料登錄125）處於邏輯低電位準時，執行讀取操作，並且位元線110和反位元線115指示儲存在SRAM記憶體單元101中的資料位元。位元線110和反位元線115被提供給感測放大器60，感測放大器60提供SRAM陣列單元100的資料位元輸出。參考圖5，圖5示出了根據本揭露的寫入輔助邏輯的示意性框圖。寫入輔助邏輯160用於控制位元線110上的寫入緩衝器開關170。這可以用於控制位元線110上的脈衝式負電壓。可以使用寫入資料代理90，藉由基於退化偵測設置或增加寫入輔助脈衝寬度（即，位元線110上的脈衝式負電壓的寬度）來優化寫入輔助邏輯160。例如，系統可以在沒有寫入輔助脈衝的情況下初始化，並且基於由寫入資料代理90識別的退化來啟動寫入輔助脈衝。
現在將呈現如上面參考圖3論述的寫入資料邏輯90的進一步論述和實施例。在這方面，參考圖6A，圖6A示出了具有寫入偵測指示器的SRAM陣列單元的示意性電路圖，該寫入偵測指示器作為寫入資料代理90的至少一部分。圖6A中所示的SRAM陣列單元包括圖4中所示的SRAM陣列單元100的所有特徵，並且相同的特徵用相同的參考數位進行標記。組成寫入偵測指示器的附加部件包括：提供輸出220的比較器200；以及裕度參考電位準210，裕度參考電位準210被提供作為比較器200的一個輸入。比較器200的另外一個輸入由位元線110提供（其中位元線110耦合到第一字線賦能開關140和第一傳輸門開關150）。比較器200可選地是具有偏移消除的基於反相器的比較器，並且該基於反相器的比較器的可能的實施例將在下面進一步論述。如果位元線110上的電壓高於裕度參考電位準210的電壓，則比較器輸出220將保持為低。
當在SRAM記憶體單元101上執行寫入操作時，比較器200受到位元線110所感受到的相同電壓的影響，該位元線110被驅動至零電壓（或甚至小於零）。然後，比較器200將位元線110的電壓與充當參考電壓（典型地高於零，例如0.2V）的裕度參考電位準210進行比較。藉由讀取比較器輸出220，可以確定寫入操作成功了（因為位元線電壓110被放電到低於參考電壓）還是失敗了（位元線電壓高於參考電壓）。
對裕度參考電位準210進行偶爾的小改變可以允許準確指出寫入操作失敗的確切電壓。換句話說，確定裕度參考電位準210的這種臨界值可以指示寫入操作的性能。裕度參考電位準210的這個臨界值可以隨時間變化（典型地惡化，使得參考電壓變得更低）。藉由跟蹤它，可以做出關於SRAM記憶體單元101何時將完全失效的預測。附加地或可替代地，可以為單獨的IC（在該單獨的IC中設置了SRAM）或根據IC的特定設定檔或根據IC功能來設置裕度參考電位準210。
參考圖6B，圖6B示出了具有第二寫入偵測指示器的SRAM陣列單元的示意性電路圖，該第二寫入偵測指示器作為寫入資料代理90的至少一部分，特別用於反位元線115的寫入退化偵測。圖6B中所示的SRAM陣列單元包括圖6A中所示的所有特徵，並且相同的特徵用相同的參考數位進行標記。還提供了多工器205，其具有連接到位元線110的第一輸入和連接到反位元線115的第二輸入。位元線選擇訊號206用於選擇多工器205的輸出（多工器205的輸出被提供作為比較器200的輸入）是位元線110還是反位元線115。位元線選擇訊號206有利地基於資料極性：如果資料是邏輯高電位準，則單元正在向反位元線115寫入邏輯低電位準，並且多工器205應該選擇反位元線115。相反，如果資料是邏輯低電位準，則單元正在向位元線110寫入邏輯低電位準，並且多工器205應該選擇位元線110。
當在同步SRAM電路中，還可以採用這種方法，比較器輸出220的時序（指示寫入操作成功）也可以用作性能指示。參考圖7A，圖7A示出了具有寫入性能指示器的SRAM陣列單元的示意性電路圖。這包括圖6A中所示的特徵，並且這些特徵用相同的參考數位進行標記。在這種方法中，比較器輸出220被提供作為裕度代理230的輸入。裕度代理230的第二輸入由時鐘訊號240提供。
裕度代理230因此可以確定寫入操作成功訊號（來自比較器輸出220）和時鐘訊號240的轉變（特別是上升邊緣轉變）之間的時序延遲。這可以提供寫入操作中的退化的量度。這個時序延遲可以被稱為時序延遲裕度。裕度代理230可以藉由將延遲電路應用於接收到的訊號路徑之一並將延遲的訊號路徑與另一訊號路徑進行比較或例如如上所論述的其他方法來確定時序延遲。該裕度可能隨著SRAM記憶體單元101的壽命而變化（典型地減小），並且可以使用本文描述的方法來捕獲該裕度。
參考圖7B，圖7B示出了具有第二寫入性能指示器的SRAM陣列單元的示意性電路圖。這包括圖6B中所示的特徵，並且這些特徵用相同的參考數位進行標記。還示出了圖7A的附加特徵，其提供比較器輸出220作為裕度代理230的輸入，並且裕度代理230的第二輸入由時鐘訊號240提供。
還參考圖7C，圖7C示出了具有讀取/寫入性能指示器的SRAM陣列單元的示意性電路圖。這包括圖7B中所示的特徵，並且這些特徵用相同的參考數位進行標記。此外，示出有感測放大器選通訊號（Sensing Amplifier Strobe Signal）62。這是使感測放大器60啟動或停用的訊號。在讀取操作期間，感測放大器選通訊號62被配置成在從讀取操作被選擇開始的預定時間間隔處啟動感測放大器60。預定時間間隔允許在位元線110和反位元線115之間產生電壓間隙（voltage gap）。
為了測量或偵測讀取退化，在讀取操作被選擇之後但在感測放大器選通訊號62啟動感測放大器60之前，測量感測放大器60的輸出65。
就上面討論的一般意義而言，例如，可以考慮記憶體電路（例如，SRAM電路）還包括：比較器，該比較器被配置為將位元線中的一個位元線上的電壓與參考電壓進行比較並提供比較器輸出，裕度代理被配置為接收比較器輸出作為從位元線中的至少一個匯出的訊號。這可以允許基於比較器輸出來確定讀取及/或寫入裕度。裕度代理因此可以在讀取操作期間（將位元線或反位元線上的放電訊號與讀取裕度電位準進行比較）及/或在寫入操作期間（將位元線或反位元線所指示的成功寫入與寫入裕度電位準進行比較）跟蹤比較器輸出的時序。
在另一個一般意義上，可以考慮一種記憶體電路，其包括：記憶體單元，該記憶體單元具有被配置為向記憶體單元提供資料登錄/輸出的位元線；以及比較器，該比較器被配置為將位元線上的電壓與參考電壓進行比較，並提供指示記憶體單元的狀態的比較器輸出。可選地，記憶體單元是RAM單元，並且進一步可選地，該RAM單元是SRAM單元。
在實施例中，參考電壓是可調節的。例如，記憶體電路還可以包括：控制器，該控制器被配置為調節參考電壓，並且在調節參考電壓的程序中基於比較器輸出來識別記憶體單元的狀態。可選地，該控制器被配置為確定參考電壓的狀態值，該參考電壓的狀態值對應於與比較器輸出的變化或更高的值（例如，臨界值）相關聯的參考電壓。在實施例中，控制器被配置成儲存參考電壓的複數狀態值，每個記憶體的參考電壓的狀態值在相應的時間被測量。
在實施例中，記憶體單元具有標準位元線和反位元線。在這種情況下，反位元線上的訊號典型地是標準位元線上的訊號的邏輯反轉。然後，記憶體電路還可以包括多工器，該多工器被配置為選擇性地將標準位元線上的訊號和反位元線上的訊號（作為位元線上的電壓）提供給比較器。特別地，選擇可以基於標準位元線上的訊號及/或反位元線上的訊號。例如，如果標準位元線上的訊號是邏輯低電位準，則多工器可以被配置為將標準位元線上的訊號提供給比較器，以及如果反位元線上的訊號是邏輯低電位準，則多工器可以被配置為將反位元線上的訊號提供給比較器。
在某些實施例中，記憶體電路是具有時鐘訊號的同步電路。然後，記憶體電路還可以包括：裕度代理，該裕度代理被配置為接收比較器輸出，並且基於時鐘訊號的轉變和比較器輸出的變化之間的持續時間來確定記憶體單元的狀態（或性能）指示。
在實施例中，記憶體電路的輸出級包括感測放大器，該感測放大器被配置為放大從同步記憶體單元陣列的位元線接收到的訊號。例如，從同步記憶體單元陣列的位元線接收到的訊號可以包括位元線訊號和反位元線訊號（位元線訊號和反位元線訊號被配置為彼此的邏輯反轉），並且在這種情況下，感測放大器可以被配置為放大差分訊號。感測放大器還可以被配置為接收選通訊號，該選通訊號在選擇對於同步記憶體單元陣列的讀取操作之後的預定時間間隔處控制感測放大器的啟動。然後，根據本揭露的裕度代理可以被配置為在選擇讀取操作之後經過少於預定時間間隔的時間，從感測放大器接收從位元線中的至少一個匯出的訊號。
在根據本文論述的任何方面或一般意義的實施例中，記憶體（可選地RAM）電路包括由複數記憶體單元形成的記憶體單元陣列。每個記憶體單元具有被配置為向相應的記憶體單元提供資料登錄/輸出的相應位元線。然後，比較器可以被配置為將位元線中的一個或更多個位元線上的電壓與參考電壓進行比較，並且提供指示複數記憶體單元中的一個或更多個的狀態（例如，寫入操作成功狀態）的比較器輸出。在一些實施例中，記憶體電路包括複數比較器。每個比較器可以被配置為將位元線中相應的一個或更多個位元線上的電壓與相應的參考電壓進行比較，並且提供指示複數記憶體單元中相應的一個或更多個的狀態的各自的比較器輸出。比較器或每個比較器有利地位於記憶體單元陣列的外部。例如，記憶體電路可以包括耦合到複數記憶體單元的位元線的預充電電路。然後，比較器或每個比較器（及/或裕度代理或每個裕度代理）可以位於預充電電路處或鄰近預充電電路。
在某些實施例中，記憶體電路還包括：定址電路，其被配置為選擇進行讀取或（在RAM的情況下）寫入操作的記憶體單元。
根據如本文揭露的任何方面或實施例，可以提供一種包括記憶體電路的積體電路（IC）。
根據本文揭露的方法方面，可以考慮另外的步驟，即將位元線中的一個位元線上的電壓與參考電壓進行比較以提供比較器輸出。本文中，從位元線中的至少一個匯出的訊號是比較器輸出。
根據另一個方法方面（其可以與本文揭露的任何其它方面進行組合），可以考慮一種用於操作記憶體電路的方法，其包括：將記憶體單元的位元線上的電壓與參考電壓進行比較，以提供指示記憶體單元的狀態的比較器輸出。本文中，參考電壓可選地是可調節的。在實施例中，該方法還可以包括：調節參考電壓，並且在調節參考電壓的程序中基於比較器輸出來識別記憶體單元的狀態。然後，該方法還可以包括：確定參考電壓的狀態值，該參考電壓的狀態值對應於與比較器輸出的變化或更高的值相關聯的參考電壓。在實施例中，該方法還包括：儲存參考電壓的複數狀態值，每個記憶體的參考電壓的狀態值在相應的時間被測量。
根據任何方面，記憶體電路可以是具有時鐘訊號的同步電路。在這樣的實施例中，該方法還可以包括：基於時鐘訊號的轉變和比較器輸出的變化之間的持續時間來確定記憶體單元的狀態（或性能）指示。
在一些實施例中，記憶體（可選地，RAM）電路包括由複數記憶體單元形成的記憶體單元陣列，每個記憶體單元具有被配置為向相應的記憶體單元提供資料登錄/輸出的相應的位元線。然後，該方法還可以包括將位元線中的一個或更多個位元線上的電壓與參考電壓進行比較，以提供指示複數SRAM單元中的一個或更多個的狀態的比較器輸出。
有利的具有偏移消除的基於反相器的比較器用於圖6和圖7的實施例中。在這點上，參考圖8A，圖8A示出了比較器電路300的示意性電路圖。比較器電路300包括：第一輸入310（也被標記為VREF ）；門控（gate）第一輸入310的第一開關315；第二輸入320（也被標記為Vin ）；門控第二輸入320的第二開關325；反相放大器330；設置在反相放大器330的輸入和反相放大器330的輸出（也被標記為Vout ）之間的回饋路徑中的第三開關335；電容器340；和提供輸出360的輸出匹配反相器350。電容器340耦合在第一節點（接收來自第一開關315的門控的第一輸入和來自第二開關325的門控的第二輸入）和反相放大器330的輸入端處的第二節點之間。電容器340兩端的電壓被標記為VC 。在圖6和圖7的實施例的上下文中，可以將裕度參考電位準210提供給第一輸入310（VREF ），並且可以將位元線110提供給第二輸入320（Vin ）。輸出匹配反相器350具有等於反相放大器330的臨界值電壓的臨界值電壓。
第一開關315由第一控制訊號Φ1控制。第三開關335也由第一控制訊號Φ1控制。第二開關325由第二控制訊號325控制。然後參考圖8B，圖8B示出了圖8A的示意性電路圖中所示出的訊號的波形時序圖。
比較器電路300工作在兩個階段。第一階段是校準階段（偏移消除），其中反相器輸入端和輸出端被短接，並且電容器340充電。在第二（評估）階段，反相器的作用類似於放大器或比較器（由於輸入和輸出斷開）。
特別地，可以看出，在第一階段，第一控制訊號Φ1被配置為啟動第一開關315和第三開關335，使得（Vout = Vin = Vtrip ）。然後，電容器340兩端的電壓VC 被充電到Vtrip –VREF 。電壓Vtrip 表示反相器跳變點，即當反相器330的輸出端和反相器340的輸入端被短接時的輸出電壓（或輸入電壓）。
在第二階段，第一控制訊號Φ1被配置為停用第一開關315和第三開關335。第二控制訊號Φ2被配置為啟動第二開關325。這使電容器340兩端的電壓VC 增加到Vtrip –（VREF –Vin ）並且反相放大器330的輸出（Vout ）切換到Vss 。結果，如果Vin 大於VREF ，則輸出將變低，並且如果Vin 小於VREF ，則輸出將變高。藉由使用偏移消除技術，比較器電路300可以是可靠的並且有效地消除雜訊及/或基於VDD的影響。
在如上面所討論的一般意義上，記憶體（典型地RAM）電路可以包括一個或更多個比較器，其中每個比較器包括基於反相器的放大器。
根據這些方面或獨立於本文論述的其它方面，基於反相器的放大器可以包括：具有輸入端和輸出端的反相放大器（或小尺寸的比較器）；電容器，該電容器的第一端耦合到反相放大器的輸入端；經由第一開關耦合到電容器的第二端的第一訊號輸入埠；經由第二開關耦合到電容器的第二端的第二訊號輸入埠；經由第三開關將反相放大器的輸出端耦合到反相放大器的輸入端的回饋連接；以及控制器，該控制器被配置為同時啟動第一開關和第三開關，並且當第一開關和第三開關被停用時啟動第二開關。這可以允許電容器被充電至基於臨界值電壓減去第一訊號輸入埠處的電壓的訊號，然後可以提供指示第二訊號輸入埠處的電壓與第一訊號輸入埠處的電壓（以及臨界值電壓）之差的輸出。可以重複該控制操作，使得第一開關和第三開關在第二開關被停用的情況下被啟動，然後以交替方式，第一開關和第三開關在第二開關被啟動的情況下被停用。
在實施例中，反相放大器是具有臨界值電壓的第一反相放大器。記憶體電路然後還可以包括第二反相放大器，該第二反相放大器被配置為接收第一反相放大器的輸出作為輸入。第二反相放大器的臨界值電壓有利地等於（或近似或基本上等於）第一反相放大器的臨界值電壓。
如上所述，記憶體電路（例如SRAM）可以在IC上實現。IC上的韌體（例如作為控制器70的一部分）或IC上的任何其他適當配置的電路及/或軟體（為了簡單起見，在本文都稱為“韌體”）可以用於確定來自讀取操作裕度代理、寫入資料指示器和寫入操作裕度代理中的一個或更多個的測量值。韌體可以控制所接收的測量值的處理。韌體可以儲存輸出。韌體可以接收、處理及/或發佈狀態（或性能）指示。韌體可以使用IC的通訊介面向IC外部的分析平臺提供測量值（以原始或經處理的形式）、輸出和指示（統稱為“資料”）中的任何一項。在平臺處可以有利地執行來自大量這樣的IC的資料分析。
分析平臺可以是包括一個或更多個硬體處理器（例如，CPU）、隨機存取記憶體（RAM）、一個或更多個非暫時性電腦可讀存放裝置和網路介面控制器（NIC）的電腦化系統。在存放裝置上可以儲存有被配置為操作硬體處理器的程式指令及/或部件。程式指令可以包括一個或更多個軟體模組，例如，分析從諸如在現場操作的IC、矽前（pre-silicon）設計和類比軟體及/或矽後（post-silicon）測試裝置的源接收的資料的模組。
軟體部件可以包括作業系統，該作業系統具有各種軟體部件及/或驅動程式，用於控制和管理通用系統任務（例如，記憶體管理、存放裝置控制、電源管理、網路通訊等）並且促進各種硬體和軟體部件之間的通訊。
當由處理器執行資料分析模組的指令時，分析平臺可以藉由將資料分析模組的指令載入到RAM中來進行操作。資料分析模組的指令可以使分析平臺（例如藉由其網路介面控制器（例如，藉由網際網路））接收從上面提到的源中的一個或更多個源收集的資料、對其進行處理並且輸出該資料的統計分析。統計分析可以指示例如IC的狀態及/或性能分佈，並且可以包括關於IC的記憶體單元陣列行為（狀態及/或性能方面）的異常偵測。可以根據不同的這樣的行為將IC分類為不同的類別。基於在平臺處執行的分析，可以重新配置IC中的一個或更多個IC以限制它們的記憶體單元中的一個或更多個的使用，如下文進一步論述的；在這點上，平臺可以藉由平臺的NIC和這些IC的通訊介面向要被重新配置的每個IC傳輸訊息。訊息可以包括關於如何重新配置相關記憶體單元的指令，並且每個相應的IC的韌體可以被配置為執行該指令，並執行或以其它方式實施配置。指令對於每個IC可以是獨特的（分別對應於該IC的特定狀態/性能）。可替代地，可以將同一指令傳輸到複數IC，這些IC的統計分析分類為密切相關的。
如本文所述的分析平臺僅是本發明的示例性實施例，並且實際上可以僅以硬體、僅以軟體或以硬體和軟體兩者的組合來實現。分析平臺可以具有比所示出的更多或更少的部件和模組，可以組合這些部件中的兩個或更多個，或者可以具有不同的部件配置或佈置。分析平臺可以包括使其能夠用作可操作的電腦系統的任何附加部件，例如主機板、資料匯流排、電源、顯示器、輸入裝置（例如，鍵盤、定點裝置、觸敏顯示器）等。此外，如本領域中已知的，分析平臺的部件可以位於同一位置或是分散式的，或者分析平臺可以作為一個或更多個雲端計算“實例”、“容器”及/或“虛擬機器”運行。
往回參考IC的韌體，韌體可以控制讀取性能代理及/或寫入性能代理以影響SRAM記憶體陣列中測量的時間及/或測量的位置。例如，可以針對每個記憶體單元、每個記憶體單元組（例如行）或每個位元線進行測量。可以從相同或不同的記憶體單元獲取複數測量值並取平均值。在一些情況下，可以只使用在一個時間段內獲取的最佳及/或最差的測量值。
韌體可以動態地（例如基於定期的或計畫的時間訊框）實施測量及/或進行報告及/或作用於來自平臺的指令。結果可以用於更好地理解SRAM電路，以改善SRAM電路的設計及/或製造及/或減輕退化的影響。例如，韌體可以基於所提供的結果重新配置SRAM電路，以限制一個或更多個退化的記憶體單元的使用（例如，藉由相對於同一IC的其他退化程度更小的記憶體單元，不太頻繁地使用一個或更多個退化的記憶體單元或用於不太重要的資料）。即，比同一IC上的其它記憶體單元退化程度更大或者退化速率比在同一IC上的其它記憶體單元的退化速率更快的記憶體單元可以比其它記憶體單元使用頻率更低，或者一旦退化量度及/或退化速率超過預定義的臨界值就根本不使用。當超過此臨界值時，可以在安裝IC的電腦系統本地發佈警報，及/或可以向平臺發佈警報。
在另外的一般方面（其可以與本文揭露的任何其他方面組合），可以考慮一種積體電路（IC），其包括：記憶體電路，該記憶體電路包括記憶體單元陣列和記憶體偵測代理，記憶體偵測代理被配置為指示記憶體單元陣列的狀態；和韌體，該韌體被配置為從記憶體偵測代理接收記憶體單元陣列的狀態的指示，並且有利地將接收到的指示與參考電位準進行比較。特別地，記憶體電路可選地與本文揭露的任何這樣的方面或實施例相一致。基於比較，可以採取進一步的動作（例如下面論述的任何步驟或特徵）。
在實施例中，韌體還被配置成儲存接收到的指示。
可選地，IC（例如，在記憶體電路中）還包括寫入輔助電路，該寫入輔助電路被配置為在寫入操作期間向記憶體電路施加訊號。然後，韌體還可以被配置為基於接收到的記憶體單元陣列的狀態的指示來控制寫入輔助電路。例如，如果記憶體單元陣列的狀態指示退化或退化超過臨界值，則可以啟動寫入輔助電路，或者可以延長由寫入輔助電路產生的脈衝訊號。
關於本文揭露的任何IC方面，可以考慮許多另外的特徵。有益的是，記憶體單元陣列包括複數位元線。每個位元線耦合到記憶體單元陣列中的一個或更多個記憶體單元。然後，記憶體偵測代理可以被配置為針對複數位元線中的每個位元線指示記憶體單元的狀態。附加地或可替代地，韌體可以被配置為控制記憶體偵測代理，以確定記憶體單元陣列的複數狀態。然後，它可以被配置為向韌體指示所確定的複數狀態中的最佳狀態及/或最差狀態。
可選地，IC還包括：通訊介面，該通訊介面被配置為在韌體和IC外部的平臺之間提供通訊以用於將接收到的指示傳送給該平臺。在實施例中，該方法可以另外包括基於比較步驟來調節或重新配置記憶體單元陣列。
另外的方法方面可以考慮是一種操作IC的方法。例如，該方法包括：指示IC中的記憶體單元陣列的狀態；以及有利地將記憶體單元陣列的狀態的指示與IC中韌體處的參考電位準進行比較。可選地，指示IC中的記憶體單元陣列的狀態的步驟包括如本文揭露的任何方法。可選地，記憶體單元是RAM單元，並且進一步可選地，該RAM單元是SRAM單元。
這樣的方法還可以包括將SRAM單元陣列的狀態的指示儲存在韌體處。有利地，記憶體單元陣列包括複數位元線。每個位元線耦合到記憶體單元陣列中的一個或更多個記憶體單元。然後，指示IC中的記憶體單元陣列的狀態的步驟可以包括針對複數位元線中的每個位元線指示記憶體單元的狀態。
可選地，寫入輔助電路在寫入操作期間向記憶體電路施加訊號。然後，可以基於記憶體單元陣列的狀態來控制寫入輔助電路（如上面所討論的）。
在一些實施例中，該方法還包括：確定記憶體單元陣列的複數狀態。然後，指示IC中的記憶體單元陣列的狀態的步驟可以包括指示所確定的複數狀態中的最佳狀態及/或最差狀態。
這些方法還可以包括：將記憶體單元陣列的狀態的指示從韌體傳送給IC外部的平臺。
在整個本揭露中，本發明的各種實施例可以以範圍格式呈現。應理解，範圍格式的描述僅僅是為了方便和簡潔，並且不應解釋為對本發明的範圍的僵化限制。因此，範圍的描述應被認為已經具體揭露了所有可能的子範圍以及該範圍內的各個數值。例如，諸如從1到6的範圍的描述應被認為已經具體揭露了諸如從1至3、從1至4、從1至5、從2至4、從2至6、從3至6等的子範圍，以及在該範圍內的各個數位，例如1、2、3、4、5和6。無論範圍的廣度如何，都適用。
無論何時在本文中指定數值範圍，都意味著包括在所指定的範圍內的任何引用的數位（分數或整數）。短語“在”第一指示數和第二指示數“之間的範圍”以及“從”第一指示數“到”第二指示數“的範圍”在本文中可互換使用，並且意在包括第一指示數和第二指示數以及它們之間的所有分數和整數。
在本申請的說明書和申請專利範圍中，詞語“包括（comprise）”、“包含（include）”和“具有（have）”中的每一個及其形式不必限於可以與這些詞語相關聯的列表中的成員。此外，在本申請與藉由引用併入的任何檔之間存在不一致的地方，特此以本申請為準。
為了使本揭露中的引用清楚，應注意，名詞作為普通名詞、專有名詞、命名名詞等的使用並不旨在暗示本發明的實施例限於單個實施例，並且所揭露的部件的許多配置可以用於描述本發明的一些實施例，而其它配置可以以不同的配置從這些實施例中匯出。
為了清楚起見，並未示出和描述本文描述的實現方式的所有常規特徵。當然，應認識到，在任何這樣的實際實現方式的開發中，必須做出許多實現方式特定的決定，以便實現開發者的特定目標，例如遵守應用相關和業務相關的約束，並且這些特定目標將隨不同實現方式而變化，並且隨不同開發者而變化。此外，將認識到，這樣的開發努力可能是複雜和耗時的，但是對於受益於本揭露的本領域的普通技術人員而言仍將是工程的例行任務。
基於本揭露的教導，期望本領域的普通技術人員將能夠容易地實踐本發明。相信本文提供的各種實施例的描述提供了本發明的足夠的見解和細節以使普通技術人員能夠實踐本發明。此外，上述的本發明的各種特徵和實施例被特別設想為單獨使用以及以各種組合使用。
常規的及/或現代的電路設計和佈局工具可以用於實現本發明。本文所述的具體實施例（特別是各種層的各種厚度和組成）是示例性實施例的說明，並且不應被視為將本發明限制於這樣具體的實現方式選擇。因此，可以為本文中描述為單個實例的部件提供複數實例。
儘管通常假定電路和實體結構，但眾所周知，在現代半導體設計和製造中，實體結構和電路可以以電腦可讀的描述形式體現，該電腦可讀的描述形式適於在後續的設計、測試或製造階段以及最終製成的半導體積體電路中使用。因此，針對傳統電路或結構的申請專利範圍可以與其特定語言相一致地讀取電腦可讀編碼及其表示（無論是體現在媒體中還是與適當的閱讀器設施組合在一起）以允許對相應電路及/或結構進行製造、測試或設計改進。在示例性配置中呈現為分立部件的結構和功能可以實現為組合的結構或部件。設想本發明包括全部如本文所述並且如所附申請專利範圍所限定的電路、電路系統、相關方法以及這些電路、系統和方法的電腦可讀媒體編碼。如本文所使用的，電腦可讀媒體至少包括磁片、磁帶或其他磁、光學、半導體（例如，快閃記憶體卡，ROM）或電子媒體以及網路、有線、無線或其它通訊媒體。
前面的詳細描述僅描述了本發明的許多可能的實現方式中的一些。出於這個原因，該詳細描述旨在作為說明，而不是作為限制。可以基於本文闡述的描述來對本文揭露的實施例進行變型和修改而不脫離本發明的範圍和精神。僅所附申請專利範圍（包括所有等同物）旨在限定本發明的範圍。特別地，儘管在特定的SRAM架構的上下文中描述了一些實施例，但是相信本發明的教導對於與其它類型的RAM或RAM電路或架構（例如動態RAM（DRAM）、同步DRAM（SDRAM）、快閃記憶體或非揮發性RAM（NVRAM））一起使用及/或在某些情況下（例如，用於偵測讀取操作）在唯讀記憶體（ROM）或ROM電路或架構中使用是有利的。
此外，本文描述的技術也可以應用於其它類型的記憶體電路應用。可以考慮不同類型的比較器（例如三角波線性比較器）。因此，其它變型、修改、添加和改進可以落入如所附申請專利範圍限定的本發明的範圍內。
本發明的實施例可用於製造、生產及/或組裝積體電路及/或基於積體電路的產品。
本文參考根據本發明的實施例的方法、裝置（系統）和電腦程式產品的流程圖圖式及/或框圖描述了本發明的各方面。應理解，流程圖圖式及/或框圖中的每個塊以及流程圖圖式及/或框圖中的塊的組合可以由電腦可讀程式指令來實現。
圖式中的流程圖和框圖示出了根據本發明的各種實施例的系統、方法和電腦程式產品的可能的實現方式的架構、功能和操作。就這一點而言，在流程圖或框圖中的每個塊可以表示指令的模組、段或部分，其包括用於實現指定邏輯功能的一個或更多個可執行指令。在一些可替代的實現方式中，在塊中標注的功能可能並非以圖式中標注的順序來發生。例如，取決於所涉及的功能，連續地顯示的兩個塊事實上可以基本上同時執行，或者塊有時可以以相反的順序來執行。還應注意到，框圖及/或流程圖圖式中的每個塊以及框圖及/或流程圖圖式中的塊的組合可以藉由執行指定功能或動作或者執行專用硬體和電腦指令的組合的基於專用硬體的系統來實現。
本發明的各個實施例的描述被呈現用於說明的目的，而並非旨在是窮舉的或限於所揭露的實施例。在不脫離該實施例的範圍和精神的情況下，許多修改和變化對於本領域普通技術人員來說是明顯的。本文使用的術語被選擇用來最好地解釋實施例的原理、實際應用或對市場上發現的技術的技術改進，或者使本領域普通技術人員能夠理解本文揭露的實施例。
本發明的一些實施例可以是系統、方法及/或電腦程式產品。電腦程式產品可以包括其上具有用於使處理器執行本發明的各方面的電腦可讀程式指令的電腦可讀儲存媒體（或更多個媒體）。
電腦可讀儲存媒體可以是有形裝置，其可以保留和儲存指令以供指令執行裝置使用。電腦可讀儲存媒體可以是，例如但不限於，電子存放裝置、磁存放裝置、光存放裝置、電磁存放裝置、半導體存放裝置或前述裝置的任何合適的組合。電腦可讀儲存媒體的更具體示例的非窮舉列表包括以下：可攜式電腦磁片、硬碟、隨機存取記憶體（RAM）、唯讀記憶體（ROM）、可抹除可程式唯讀記憶體（EPROM或快閃記憶體）、靜態隨機存取記憶體（SRAM）、可攜式光碟唯讀記憶體（CD-ROM）、數位光碟機（DVD）、記憶棒、軟碟、其上記錄有指令的機械編碼裝置、以及前述的任何適當組合。本文使用的電腦可讀儲存媒體不應被解釋為暫時訊號本身，例如無線電波或其他自由傳播的電磁波、藉由波導或其他傳輸媒體傳播的電磁波（例如，藉由光纖光纜傳遞的光脈衝）或藉由導線傳輸的電訊號。相反，電腦可讀儲存媒體是非瞬態（即，非揮發性）媒體。
可以將本文描述的電腦可讀程式指令從電腦可讀儲存媒體下載到相應的計算/處理裝置，或者經由網路（例如，網際網路、區域網路、廣域網路及/或無線網路）下載到外部電腦或外部存放裝置。網路可以包括銅傳輸電纜、光傳輸光纖、無線傳輸、路由器、防火牆、交換機、閘道電腦及/或邊緣伺服器。每個計算/處理裝置中的網路介面卡卡或網路介面從網路接收電腦可讀程式指令，並轉發電腦可讀程式指令以儲存在相應計算/處理裝置內的電腦可讀儲存媒體中。
用於執行本發明的操作的電腦可讀程式指令可以是彙編指令、指令集架構（ISA）指令、機器指令、機器相關指令、微代碼、韌體指令、狀態設置資料、或以一個或更多個程式設計語言（包括物件導向程式設計語言（諸如，Java、Smalltalk、C++等）和傳統程序程式設計語言（例如，“C”程式設計語言或類似的程式設計語言））的任意組合編寫的原始程式碼或目標代碼。電腦可讀程式指令可以完全在使用者的電腦上執行，作為獨立的套裝軟體部分地在使用者的電腦上執行、部分地在使用者的電腦上執行並且部分地在遠端電腦上執行，或者完全在遠端電腦或伺服器上執行。在後者的場景中，遠端電腦可以藉由任何類型的網路（包括區域網路（LAN）或廣域網路（WAN））連接到使用者的電腦，或者可以連接到外部電腦（例如，藉由使用網際網路服務提供者（Internet Service Provider）的網際網路）。在一些實施例中，包括例如可程式邏輯電路、現場可程式閘陣列（FPGA）或可程式邏輯陣列（PLA）的電子電路可以藉由利用電腦可讀程式指令的狀態資訊使電子電路個性化來執行電腦可讀程式指令，以便執行本發明的各方面。
本文參考根據本發明的實施例的方法、裝置（系統）和電腦程式產品的流程圖圖式及/或框圖描述了本發明的各方面。應理解，流程圖圖式及/或框圖中的每個塊以及流程圖圖式及/或框圖中的塊的組合可以由電腦可讀程式指令來實現。
這些電腦可讀程式指令可被提供到通用電腦的、專用電腦的或用於生產機器的其他可程式資料處理裝置的處理器，使得經由電腦的或其他可程式資料處理裝置的處理器執行的指令創建用於實現在流程圖中及/或在框圖的一個或更多個塊中所指定的功能/動作的裝置。這些電腦可讀程式指令還可儲存在電腦可讀儲存媒體中，該指令可引導電腦、可程式資料處理裝置及/或其他裝置以特定方式起作用，使得其中儲存有指令的電腦可讀儲存媒體包括製造物品，該製造物品包括實現流程圖及/或框圖的一個或更多個塊中所指定的功能/動作的各方面的指令。
電腦可讀程式指令還可被下載到電腦、其他可程式資料處理裝置或其他裝置上，以使將在電腦、其他可程式裝置或其他裝置上執行的一系列操作步驟產生電腦實現的程序，使得在電腦、其他可程式裝置或其他裝置上執行的指令實現在流程圖及/或框圖中的一個或更多個塊中指定的功能/動作。
圖式中的流程圖和框圖示出了根據本發明的各種實施例的系統、方法、和電腦程式產品的可能的實現方式的架構、功能、和操作。就這一點而言，在流程圖或框圖中的每個塊可以表示指令的模組、段、或部分，其包括用於實現指定邏輯功能的一個或更多個可執行指令。在一些可替代的實現方式中，在塊中標注的功能可能並非以圖式中標注的順序來發生。例如，取決於所涉及的功能，連續地顯示的兩個塊事實上可以基本上同時執行，或者塊有時可以以相反的順序來執行。還應注意到，框圖及/或流程圖圖式中的每個塊以及框圖及/或流程圖圖式中的塊的組合可以藉由執行指定功能或動作或者執行專用硬體和電腦指令的組合的基於專用硬體的系統來實現。
本發明的各個實施例的描述被呈現用於說明的目的，而並非旨在是窮舉的或限於所揭露的實施例。在不脫離該實施例的範圍和精神的情況下，許多修改和變化對於本領域普通技術人員來說將是明顯的。本文使用的術語被選擇用來最好地解釋實施例的原理、實際應用或對市場上發現的技術的技術改進，或者使本領域中的其他普通技術人員能夠理解本文揭露的實施例。技術人員將理解，即使沒有明確描述，也可以提供本文揭露的特定特徵的組合和子組合。
1、2、3:SRAM電路 10:記憶體陣列 20:列多工器 25:定址訊號 30:行解碼器 40:時鐘訊號 50:預充電電路 60:感測放大器 62:感測放大器選通訊號 65:感測放大器輸出 70:控制器 80、230、MA:裕度代理 90:寫入資料代理 100:SRAM陣列單元 101:SRAM記憶體單元 110、BL:位元線 115、BL#:反位元線 120:寫入資料登錄 125:反相寫入資料登錄 130、135:寫入反相放大器 140、145:字線賦能開關 150、155:傳輸門開關 160:寫入輔助邏輯 170:寫入緩衝器開關 200:比較器 205:多工器 206:位元線選擇訊號 210:裕度參考電位準 220:比較器輸出 240:時鐘訊號 300:比較器電路 310、320:輸入 315、325、335:開關 330:反相放大器 340、C:電容器 350:輸出匹配反相器 360:輸出匹配反相器輸出 clk:時鐘 CMOS:互補金屬氧化物半導體 DRAM:動態RAM/動態隨機存取記憶體 IC:積體電路 MOSFET:金屬氧化物半導體場效應電晶體 NBL:負位元線 NB:負位 PG:傳輸門 RAM:隨機存取記憶體 ROM:唯讀記憶體 SA:感測放大器 SRAM:靜態RAM/靜態隨機存取記憶體 WL:字線 WR:寫入參考
在圖式中示出了示例性實施例。圖式中示出的部件和特徵的尺寸通常是為了方便和清楚地呈現而選擇的，並且不一定按比例示出。下面列出了這些圖式。 圖1示出了現有的靜態隨機存取記憶體（SRAM）電路的示意性框圖。 圖2示出了符合根據本揭露的第一實施例的SRAM電路的示意性框圖。 圖3示出了符合根據本揭露的第二實施例的SRAM電路的示意性框圖。 圖4示出了現有的SRAM陣列單元的示意性電路圖； 圖5示出了根據本揭露的寫入輔助邏輯代理的示意性框圖； 圖6A示出了符合根據本揭露的實施例的具有第一寫入偵測指示器的SRAM陣列單元的示意性電路圖； 圖6B示出了符合根據本揭露的實施例的具有第二寫入偵測指示器的SRAM陣列單元的示意性電路圖； 圖7A示出了符合根據本揭露的實施例的具有第一寫入性能指示器的SRAM陣列單元的示意性電路圖； 圖7B示出了符合根據本揭露的實施例的具有第二寫入性能指示器的SRAM陣列單元的示意性電路圖； 圖7C示出了符合根據本揭露的實施例的具有第三寫入性能指示器的SRAM陣列單元的示意性電路圖； 圖8A示出了用於在根據本揭露的實施例中使用的比較器電路的示意性電路圖；和 圖8B示出了圖8A的示意性電路圖中所示的訊號的波形時序圖。
2:SRAM電路
10:記憶體陣列
20:列多工器
25:定址訊號
30:行解碼器
40:時鐘訊號
50:預充電電路
60:感測放大器
65:感測放大器輸出
70:控制器
80:裕度代理

Claims (51)

  1. 一種記憶體電路，包括： 一同步記憶體單元陣列，其被配置為接收一時鐘訊號，並且具有位址線和位元線；和 一裕度代理，其被配置為接收從該位元線中的至少一個位元線匯出的一訊號，並基於在該時鐘訊號的轉變和來自該位元線中的至少一個位元線的接收到的訊號的變化之間的一持續時間來確定該同步記憶體單元陣列的一狀態指示，接收到的訊號的該變化由該位址線中的至少一個位址線上的訊號傳遞導致。
  2. 如請求項1所述的記憶體電路，其中，該裕度代理被配置為確定從接收到的訊號的該變化到該時鐘訊號的後續轉變的一持續時間。
  3. 如請求項1或請求項2所述的記憶體電路，還包括： 一輸出級，其耦合到該同步記憶體單元陣列的該位元線，該裕度代理被配置為從該輸出級接收從該位元線中的至少一個位元線匯出的訊號。
  4. 如請求項3所述的記憶體電路，其中，該輸出級包括一感測放大器，該感測放大器被配置為放大從該同步記憶體單元陣列的該位元線接收到的一訊號，並且還被配置為接收一選通訊號，該選通訊號在選擇該同步記憶體單元陣列的一讀取操作之後的一預定時間間隔處控制該感測放大器的啟動，該裕度代理被配置為在選擇該讀取操作之後經過少於該預定時間間隔的時間，從該感測放大器接收從該位元線中的至少一個位元線匯出的訊號。
  5. 如請求項1至請求項4中任一項所述的記憶體電路，還包括： 一比較器，其被配置為將該位元線中的一個位元線上的一電壓與一參考電壓進行比較，並提供一比較器輸出，該裕度代理被配置為接收該比較器輸出作為從該位元線中的至少一個位元線匯出的訊號。
  6. 一種記憶體電路，包括： 一記憶體單元，其具有被配置為向該記憶體單元提供資料登錄/輸出的一位元線；和 一比較器，其被配置為將該位元線上的一電壓與一參考電壓進行比較，並提供指示該記憶體單元的狀態的一比較器輸出。
  7. 如請求項6所述的記憶體電路，其中，該參考電壓是可調節的。
  8. 如請求項7所述的記憶體電路，還包括： 一控制器，其被配置為調節該參考電壓，並且在調節該參考電壓的程序中基於該比較器輸出來識別該記憶體單元的狀態。
  9. 如請求項8所述的記憶體電路，其中，該控制器被配置為確定該參考電壓的狀態值，該參考電壓的狀態值對應於與該比較器輸出的變化或更高的值相關聯的參考電壓。
  10. 如請求項9所述的記憶體電路，其中，該控制器被配置為儲存該參考電壓的複數狀態值，每個記憶體的該參考電壓的狀態值在一相應的時間被測量。
  11. 如請求項6至請求項10中任一項所述的記憶體電路，其中，該記憶體單元具有一標準位元線和一反位元線，該反位元線上的訊號是該標準位元線上的訊號的邏輯反轉，該記憶體電路還包括： 一多工器，其被配置為基於該標準位元線上的訊號及/或該反位元線上的訊號，選擇性地將該標準位元線上的訊號和該反位元線上的訊號提供給該比較器。
  12. 如請求項6至請求項11中任一項所述的記憶體電路，其中，該記憶體電路是具有一時鐘訊號的一同步電路，並且還包括： 一裕度代理，其被配置為接收該比較器輸出，並且基於該時鐘訊號的轉變和該比較器輸出的變化之間的一持續時間來確定該記憶體單元的一狀態指示。
  13. 如請求項6至請求項12中任一項所述的記憶體電路，其中，該記憶體電路包括由複數記憶體單元形成的一記憶體單元陣列，每個記憶體單元具有被配置為向相應的記憶體單元提供資料登錄/輸出的一相應的位元線，並且其中，該比較器被配置為將該位元線中的一個或更多個位元線上的一電壓與一參考電壓進行比較，並且提供指示該複數記憶體單元中的一個或更多個記憶體單元的狀態的一比較器輸出。
  14. 如請求項13所述的記憶體電路，其中，該記憶體電路包括複數比較器，每個比較器被配置為將該位元線中相應的一個或更多個位元線上的一電壓與相應的一參考電壓進行比較，並且提供指示該複數記憶體單元中相應的一個或更多個記憶體單元的狀態的一相應的比較器輸出。
  15. 如請求項13或請求項14所述的記憶體電路，其中，該比較器或每個比較器位於該記憶體單元陣列的外部。
  16. 如請求項15所述的記憶體電路，還包括： 一預充電電路，其耦合到該複數記憶體單元的該位元線，該比較器或每個比較器位於該預充電電路處或鄰近該預充電電路。
  17. 如請求項1至請求項5或請求項13至請求項16中任一項所述的記憶體電路，還包括： 一定址電路，其被配置為選擇進行讀取或寫入操作的一記憶體單元。
  18. 如請求項6至請求項17中任一項所述的記憶體電路，其中，該比較器或每個比較器包括一基於反相器的放大器。
  19. 如請求項18所述的記憶體電路，其中，該基於反相器的放大器包括： 一反相放大器，其具有一輸入端和一輸出端； 一電容器，其第一端耦合到該反相放大器的輸入端； 一第一訊號輸入埠，其經由一第一開關耦合到該電容器的一第二端； 一第二訊號輸入埠，其經由一第二開關耦合到該電容器的該第二端； 一回饋連接，其經由一第三開關將該反相放大器的輸出端耦合到該反相放大器的輸入端；和 一控制器，其被配置為同時啟動該第一開關和該第三開關，並且當該第一開關和該第三開關被停用時啟動該第二開關。
  20. 如請求項19所述的記憶體電路，其中，該反相放大器是具有一臨界值電壓的一第一反相放大器，該記憶體電路還包括： 一第二反相放大器，其被配置為接收該第一反相放大器的輸出作為一輸入，該第二反相放大器的臨界值電壓等於該第一反相放大器的一臨界值電壓。
  21. 如請求項1至請求項20中任一項所述的記憶體電路，其中，該記憶體單元是一隨機存取記憶體（RAM）單元，及/或其中，該記憶體單元陣列是一隨機存取記憶體（RAM）單元。
  22. 如請求項21所述的記憶體電路，其中，該記憶體單元是一靜態隨機存取記憶體（SRAM）單元，及/或其中，該記憶體單元陣列是一靜態隨機存取記憶體（SRAM）單元。
  23. 一種積體電路（IC），其包括如請求項1至請求項22中任一項所述的記憶體電路。
  24. 一種積體電路（IC），包括： 一記憶體電路，其包括一記憶體單元陣列和一記憶體偵測代理，該記憶體偵測代理被配置為指示該記憶體單元陣列的狀態；和 一韌體，其被配置為從該記憶體偵測代理接收該記憶體單元陣列的狀態的指示，並且將所接收的指示與一參考電位準進行比較。
  25. 如請求項24所述的IC，其中，該記憶體電路與如請求項1至請求項22中任一項所述的記憶體電路相一致。
  26. 如請求項24或請求項25所述的IC，其中，該韌體還被配置為儲存所接收的指示。
  27. 如請求項24至請求項26中任一項所述的IC，還包括： 一寫入輔助電路，其被配置為在一寫入操作期間向該記憶體電路施加一訊號；和 其中，該韌體還被配置為基於該記憶體單元陣列的狀態的所接收的指示來控制該寫入輔助電路。
  28. 如請求項24至請求項27中任一項所述的IC，其中，該記憶體單元陣列包括複數位元線，每個位元線耦合到該記憶體單元陣列中的一個或更多個記憶體單元，並且其中，該記憶體偵測代理被配置為針對該複數位元線中的每個位元線指示記憶體單元的狀態。
  29. 如請求項24至請求項28中任一項所述的IC，其中，該韌體被配置為控制該記憶體偵測代理，以確定該記憶體單元陣列的複數狀態並且向該韌體指示所確定的複數狀態中的最佳狀態及/或最差狀態。
  30. 如請求項24至請求項29中任一項所述的IC，還包括： 一通訊介面，其被配置為在該韌體和該IC外部的平臺之間提供通訊以用於將所接收的指示傳送給該平臺。
  31. 一種用於操作記憶體電路的方法，包括： 基於在一時鐘訊號的轉變和從該記憶體電路的同步記憶體單元陣列的複數位元線中的至少一個位元線匯出的訊號的變化之間的一持續時間來確定該同步記憶體單元陣列的狀態，該訊號的變化由該同步記憶體單元陣列的複數位址線中的至少一個上的訊號傳遞導致。
  32. 如請求項31所述的方法，還包括確定從來自該複數位元線中的至少一個位元線的該訊號的變化到該時鐘訊號的後續轉變的一持續時間。
  33. 如請求項31或請求項32所述的方法，還包括： 將該位元線中的一個位元線上的一電壓與一參考電壓進行比較以提供一比較器輸出，從該位元線中的至少一個位元線匯出的訊號是該比較器輸出。
  34. 一種用於操作一記憶體電路的方法，包括： 將該記憶體電路的記憶體單元的位元線上的一電壓與一參考電壓進行比較，以提供指示該記憶體單元的狀態的一比較器輸出。
  35. 如請求項34所述的方法，其中，該參考電壓是可調節的。
  36. 如請求項35所述的方法，還包括： 調節該參考電壓，並且在調節該參考電壓的程序中基於該比較器輸出來識別該記憶體單元的狀態。
  37. 如請求項36所述的方法，還包括： 確定該參考電壓的狀態值，該參考電壓的狀態值對應於與該比較器輸出的變化或更高的值相關聯的參考電壓。
  38. 如請求項37所述的方法，還包括： 儲存該參考電壓的複數狀態值，每個記憶體的該參考電壓的狀態值在一相應的時間被測量。
  39. 如請求項34至請求項38中任一項所述的方法，其中，該記憶體電路是具有一時鐘訊號的一同步電路，並且該方法還包括： 基於該時鐘訊號的轉變和該比較器輸出的變化之間的一持續時間來確定該記憶體單元的一狀態指示。
  40. 如請求項34至請求項39中任一項所述的方法，其中，該記憶體電路包括由複數記憶體單元形成的一記憶體單元陣列，每個記憶體單元具有被配置為向相應的記憶體單元提供資料登錄/輸出的一相應的位元線，並且其中，該方法還包括將該位元線中的一個或更多個位元線上的一電壓與一參考電壓進行比較，以提供指示該複數記憶體單元中的一個或更多個記憶體單元的狀態的一比較器輸出。
  41. 一種操作積體電路（IC）的方法，該方法包括： 指示該IC中的一記憶體單元陣列的狀態；和 將該記憶體單元陣列的狀態的指示與該IC中的韌體處的一參考電位準進行比較。
  42. 如請求項41所述的方法，其中，指示該IC中的一記憶體單元陣列的狀態的步驟包括如請求項31至請求項40中任一項所述的方法。
  43. 如請求項41或請求項42所述的方法，還包括： 將該記憶體單元陣列的狀態的指示儲存在該韌體處。
  44. 如請求項41至請求項43中任一項所述的方法，其中，該記憶體單元陣列包括複數位元線，每個位元線耦合到該記憶體單元陣列中的一個或更多個記憶體單元，並且其中，指示該IC中的一記憶體單元陣列的狀態的步驟包括針對該複數位元線中的每個位元線指示記憶體單元的狀態。
  45. 如請求項41至請求項44中任一項所述的方法，還包括： 確定該記憶體單元陣列的複數狀態，指示該IC中的一記憶體單元陣列的狀態的步驟包括指示所確定的複數狀態中的最佳狀態及/或最差狀態。
  46. 如請求項41至請求項45中任一項所述的方法，還包括： 將該記憶體單元陣列的狀態的指示從該韌體傳送給該IC外部的平臺。
  47. 如請求項41至請求項46中任一項所述的方法，還包括： 基於比較步驟重新配置該記憶體單元陣列。
  48. 如請求項47所述的方法，其中，該重新配置包括限制該記憶體單元陣列中的至少一個記憶體單元的使用。
  49. 一種方法，包括： 從如請求項23至請求項30中任一項所述的複數積體電路（IC）中的每個IC接收各自的IC的記憶體單元陣列的狀態的指示；和 在該IC外部的平臺中分析所接收的指示，以： 偵測該IC中的一個或更多個IC的異常記憶體單元陣列行為，及/或 如該IC的不同記憶體單元陣列行為將該IC分類為不同的類別，及/或 重新配置該IC中的一個或更多個IC以限制該一個或更多個IC的記憶體單元陣列中的至少一個記憶體單元的使用。
  50. 一種系統，包括： （a）至少一個硬體處理器；和 （b）一非暫時性電腦可讀儲存媒體，該非暫時性電腦可讀儲存媒體體現有一程式碼，該程式碼能夠由該至少一個硬體處理器執行以實施如請求項49所述的方法。
  51. 一種電腦程式產品，其包括一非暫時性電腦可讀儲存媒體，該非暫時性電腦可讀儲存媒體體現有一程式碼，該程式碼能夠由至少一個硬體處理器執行以實施如請求項49所述的方法。
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