JP2011227969A - 半導体集積回路及び不良ビットセル検出方法 - Google Patents

Abstract

【課題】簡易な動作によりテスト対象ビットセルの書き込み及び読み出しテストを実行するビットセルテスト回路及び不良ビットセル検出方法を提供すること
【解決手段】本発明にかかるビットセルテスト回路は、ビット線対と、ワード線と、前記ワード線を介して活性化され、前記ビット線対を介して書き込まれ又は読み出されるビットセルと、ビット線対を介し、データの書き込み又は読み出しを行うデータ入出力部４０と、を有する半導体集積回路であって、ビットセルはテスト対象ビットセル３０とテスト電位変動用ビットセル２０とを有し、テスト電位変動用ビットセル２０は、テスト時に、データ入出力部４０により、テスト対象ビットセル３０に対し、テスト対象データを書き込み又は読み出しを行うに際し、ビット線対の電位差を減少させるようにビット線対の電位を変動させる。
【選択図】図１

Description

本発明は半導体集積回路及び不良ビットセル検出方法に関し、特にビットセルに対する書き込み及び読み出しテストを行う半導体集積回路及び不良ビットセル検出方法に関する。

近年、データを記憶するためのメモリとしてＳＲＡＭ（Static Random Access Memory）が用いられている。ＳＲＡＭは、小さい消費電力でデータの記憶を可能とする揮発性メモリである。ＳＲＡＭは、複数のワード線と複数のビット線とが格子状に配置され、ワード線とビット線との交差部にビットセルを構成している。ＳＲＡＭは、ビットセルを多数有している。ここで、ビットセルへのデータ書き込み及びビットセルからのデータ読み出し動作について、図１７を用いて説明する。

図１７は、一般的に用いられるビットセルの構成を示している。ビットセルは、ワード線とビット線対との交差部に、トランジスタ５０１及び５０２と、インバータ５０３及び５０４とを備えている。トランジスタ５０１の一方の端子はビット線に接続されており、他方の端子は、インバータ５０３の入力端子とインバータ５０４の出力端子とに接続されている。トランジスタ５０２の一方の端子はビット線に接続されており、他方の端子はインバータ５０３の出力端子とインバータ５０４の入力端子とに接続されている。トランジスタ５０１と、インバータ５０３の入力端子と、インバータ５０４の出力端子との節点を、ノード５０５とする。同様に、トランジスタ５０２と、インバータ５０３の出力端子と、インバータ５０４の入力端子との節点をノード５０６とする。ワード線は、トランジスタ５０１及び５０２のゲートに接続されている。

ビットセルに対してデータ書き込みを行う場合、ビット線の一方にＨレベル電位を設定し、もう一方にＬレベル電位を設定する。さらに、ワード線にＨレベル電位を設定することにより、ビット線とトランジスタ５０１及び５０２とを導通状態にし、ビット線に設定されたＨレベル又はＬレベル電位をノード５０５及び５０６に伝達する。ノード５０５及び５０６には、ビット線対の電位差に基づいて、Ｈレベル電位又はＬレベル電位が設定される。

ビットセルからデータ読み出しを行う場合、はじめに、ビット線対に対して、Ｈレベル電位が事前に設定される。さらに、ワード線にＨレベル電位を設定し、ビット線とトランジスタ５０１及び５０２とを導通状態にする。また、ノード５０５はＨレベル電位が設定され、ノード５０６はＬレベル電位があらかじめ設定されているとする。この場合、ビット線とトランジスタ５０１及び５０２とが導通状態とされていることにより、ノード５０６のＬレベル電位がトランジスタ５０２を介してビット線に伝達される。そのため、ビット線の電位はＬレベルまで減少する。この場合、ある程度の電位差が確保された時点で増幅回路（センスアンプ）も作動させることで、実使用に耐えられるスピードでＬレベルまで減少させる。また、ノード５０５にはＨレベル電位が設定されているため、トランジスタ５０１に接続されているビット線の電位はほぼＨレベルに保たれる。このようにしてビット線対に電位差を生じさせることにより、ノード５０５及び５０６が保持するデータ値を読み出すことができる。

しかし、外部から与えられるじょう乱の影響、つまり、ビット線対に生じる電位差を増減するノイズの影響により、ビットセルに対するデータ書き込み又はビットセルからデータ読み出しを正常に行えない場合がある。そのため、ビットセルの正常性を確認する場合、通常状態、つまりじょう乱の影響が無い場合におけるデータ書き込み及びデータ読み出しが正常に行われるか否かのみではなく、じょう乱による影響を考慮した状況において、データ書き込み及びデータ読み出しが正常に行われるか否かについても確認する必要がある。じょう乱による影響を考慮した状況における正常性確認について、特許文献１に開示されているビットセルの構成を用いて説明する。

特許文献１には、図１７で説明したビットセルを複数有するビットセルアレイを用いて、テスト対象ビットセルに対してデータ書き込みを実行するための構成が開示されている。特許文献１に開示されている構成を用いて、じょう乱による影響を考慮したデータ書き込みテストを実行する場合、次に説明する手順が必要となる。はじめに、テスト対象のビットセルにじょう乱による影響を与えるために、テスト対象ビットセル以外の各ビットセルが有するノードに対して、Ｈレベル電位もしくはＬレベル電位の設定を行う。そのため、ビット線対にいずれかの電位を設定し、さらにワード線にＨレベル電位を設定する。次に、ワード線にＬレベルの電位を設定し、ビットセルが有するノードに、Ｈレベル電位もしくはＬレベル電位が設定された状態を維持する。次に、ビット線対の電位差を増減させるために、ワード線にＨレベルの電位を設定する。この時、ビット線対の電位差をどの程度変動させるかによって、Ｈレベルの電位を設定するワード線を選択する。これにより、ビットセルのノードが保持しているＨレベルもしくはＬレベルの電位は、トランジスタ５０１及び５０２を介して、ビット線対に伝達され、ビット線対の電位差が増減する。次に、ビット線対の電位が変動した状態で、ワード線の電位をＬレベルに設定し、ビット線対の電位差を維持する。次に、データ書き込みを行うビットセルが有するワード線にＨレベル電位を設定し、ビット線対の有する電位をトランジスタ５０１及び５０２を介してノード５０５及び５０６に伝達し、データの書き込みを行う。上記方法において、ビット線対に与えられた電位差の増減をじょう乱の影響とみなすことで、じょう乱の影響が与えられた環境下で、ビットセルに対するデータ書き込みの正常性確認を行う。

特表２００６−５２０５１１号公報

しかし、特許文献１に開示された方法によりじょう乱を付加する場合、ワード線の動作が複雑になり、処理負荷が大きくなるという問題がある。ビット線対の電位差を増減させるために用いられるビットセルと、テスト対象となるビットセルとが共用して用いられることにより、テストを実行するための準備段階、つまりビット線対の電位差を増減させるために、ワード線の切り替えを複数回実行し、さらにテスト対象ビットセルに対してデータ書き込みを行う際にもワード線の電位の切り替えを実施する。そのため、ワード線の制御に伴う処理負荷が増大する。

本発明の第１の態様にかかる半導体集積回路は、ビット線対と、ワード線と、前記ワード線を介して活性化され、前記ビット線対を介して書き込まれ又は読み出されるビットセルと、前記ビット線対を介し、前記データの書き込み又は読み出しを行うデータ入出力部と、を有する半導体集積回路であって、前記ビットセルはテスト対象ビットセルとテスト電位変動用ビットセルとを有し、当該テスト電位変動用ビットセルは、テスト時に、前記データ入出力部により、前記テスト対象ビットセルに対し、テスト対象データを書き込み又は読み出しを行うに際し、前記ビット線対の電位差を減少させるように当該ビット線対の電位を変動させる半導体集積回路。を備えるものである。

このような半導体集積回路を用いることにより、ビットセルテスト回路のテスト実行時に、テスト電位変動部を用いることにより、容易にビット線対の電位差を減少させることができる。そのため、テスト結果に対する信頼性を向上させることができる。

本発明の第２の態様にかかる書き込み動作による不良ビットセル検出方法は、テスト対象ビットセルに対してデータ書き込み動作を実行する場合にビット線対に対して与えられる電位差を減少させるように当該ビット線対の電位を変動させ、前記ビット線対の電位を変動させた状態において前記テスト対象ビットセルに対するデータ書き込み動作を実行し、前記テスト対象ビットセルからデータ読み出し動作を実行し、その状態における前記ビット線対の電位差に基づいて当該テスト対象ビットセルが不良か否か判定するものである。

このような書き込み動作による不良ビットセル検出方法を用いることにより、ビット線対の電位差を減少させた状態において、データ書き込みテストを実行することができる。また、容易にビット線対の電位差を減少させた状態を生成することができる。そのため、テスト結果に対する信頼性を向上させることができる。

本発明の第３の態様にかかる読み出し動作による不良ビットセル検出方法は、テスト対象ビットセルが保持しているテスト対象データをビット線対に出力する場合に、当該ビット線対の電位差を減少させるように当該ビット線対の電位を変動させ、前記ビット線対の電位を変動させた状態における当該ビット線対の電位差を検出し、前記ビット線対の電位差を検出した結果に基づいて前記テスト対象ビットセルが不良か否か判定するものである。

このような読み出し動作による不良ビットセル検出方法を用いることにより、ビット線対の電位差を減少させた状態において、データ読み出しテストを実行することができる。また、容易にビット線対の電位差を減少させた状態を生成することができる。そのため、テスト結果に対する信頼性を向上させることができる。

本発明により、簡易な動作によりテスト対象ビットセルの書き込み及び読み出しテストを実行する半導体集積回路及び不良ビットセル検出方法を提供することができる。

実施の形態１にかかるビットセルテスト回路の構成図である。 実施の形態１にかかるビットセルの構成図である。 実施の形態１にかかるビットセルの構成図である。 実施の形態１にかかるビットセルの構成図である。 実施の形態１にかかるビットセルの構成図である。 実施の形態１にかかるビットセルテスト回路の詳細な構成図である。 実施の形態１にかかるビット線対の電位の変動を示す図である。 実施の形態１にかかるビットセルテスト回路の詳細な構成図である。 実施の形態１にかかるビット線対の電位の変動を示す図である。 実施の形態１にかかるデータ書き込みに関するフローチャートである。 実施の形態１にかかるデータ読み出しに関するフローチャートである。 実施の形態２にかかるビットセルテスト回路の詳細な構成図である。 実施の形態２にかかるビット線対の電位の変動を示す図である。 実施の形態３にかかるテスト電位変動部の構成図である。 実施の形態４にかかるワード線設定電位の制御回路の構成図である。 実施の形態５にかかるビットセルテスト回路の構成図である。 一般的に用いられるビットセルの構成図である。

（実施の形態１）
以下、図面を参照して本発明の実施の形態について説明する。図１を用いて本発明の実施の形態１にかかるビットセルテスト回路について説明する。ビットセルテスト回路は、ＳＲＡＭアレイ１０と、データ入出力部４０とを備えている。

ＳＲＡＭアレイ１０は、複数のワード線と複数のビット線とが格子状に配置され、ワード線とビット線との交差部にビットセルを構成している。ひとつのビットセルが有する２本のビット線をビット線対とする。

ビットセルは、テスト電位変動部２０と、テスト対象ビットセル３０とに分類される。テスト対象ビットセル３０は、テスト対象ビットセル３０を構成するトランジスタ等の動作に不具合があるか否かについて確認を行う対象となるビットセルである。テスト対象ビットセル３０には、図１７で説明したビットセルが用いられる。テスト電位変動部２０は、テスト対象ビットセル３０の動作確認を行う際に、ビット線対の電位差を増減するために用いられる。テスト電位変動部２０は、テスト対象ビットセル３０に対するテストを行うための専用ビットセルとして動作する。詳細な構成については後に詳述する。

続いて、図２を用いて本発明の実施の形態１にかかるテスト電位変動部２０の構成例について説明する。テスト電位変動部２０は、ＴＲＵＥ側ビット線（以下、Ｔ側ビット線）と、ＢＡＲ側ビット線（以下、Ｂ側ビット線）と、ワード線と、を備えている。ワード線は横方向に配置され、Ｔ側ビット線と、Ｂ側ビット線は縦方向に配置されている。Ｔ側ビット線、Ｂ側ビット線及びワード線の交差部に、ＮＭＯＳトランジスタ２０１及び２０２と、インバータ２０３及び２０４とを備えている。

ＮＭＯＳトランジスタ２０１の一方の端子は、Ｔ側ビット線に接続されている。ＮＭＯＳトランジスタ２０１のもう一方の端子は、インバータ２０３の入力端子及びインバータ２０４の出力端子に接続されている。さらに、インバータ２０３の入力端子と、インバータ２０４の出力端子とが接続されている。ＮＭＯＳトランジスタ２０１の一方の端子と、インバータ２０３の入力端子と、インバータ２０４の出力端子とが接続される点をノード２０５とする。

ＮＭＯＳトランジスタ２０２の一方の端子は、Ｂ側ビット線に接続されている。ＮＭＯＳトランジスタ２０２のもう一方の端子は、インバータ２０３の出力端子及びインバータ２０４の入力端子に接続されている。さらに、インバータ２０３の出力端子と、インバータ２０４の入力端子とが接続されている。ＮＭＯＳトランジスタ２０２の一方の端子と、インバータ２０３の出力端子と、インバータ２０４の入力端子とが接続される点をノード２０６とする。

また、ノード２０６は、ＧＮＤ（グランド）電源に接続されている。ＧＮＤ電源がノード２０６に接続されていることより、ノード２０６は、Ｌレベル電位が設定され、ノード２０５はＨレベル電位が設定される。ノード２０５及び２０６に設定される電位について、インバータ２０３及び２０４を用いてさらに説明する。インバータ２０３及び２０４は、ＶＤＤ電源に接続されるＰＭＯＳトランジスタ及びＧＮＤ電源に接続されるＮＭＯＳトランジスタから構成される。そのため、Ｌレベル電位を示す信号が入力されたインバータ２０４は、ＰＭＯＳトランジスタに接続されるＶＤＤ電源により、ノード２０５に、Ｈレベル電位を設定する。さらに、Ｈレベルの電位を示す信号が入力されたインバータ２０３は、ＮＭＯＳトランジスタに接続されるＧＮＤ電源により、ノード２０６に、Ｌレベル電位を設定する。

ＮＭＯＳトランジスタ２０１のゲートは、ワード線に接続されている。ワード線にＨレベル電位を設定した場合、ＮＭＯＳトランジスタ２０１がスイッチング動作によりスイッチＯＮ状態となり、ノード２０５と、Ｔ側ビット線とが導通状態となる。そのため、ノード２０５に設定されていた電位が、ＮＭＯＳトランジスタ２０１を介してＴ側ビット線に伝達され、Ｔ側ビット線の有する電位を変動させる。ＮＭＯＳトランジスタ２０２のゲートは、ワード線と接続されていない。そのため、ノード２０６と、Ｂ側ビット線とは、導通状態とならない。このようなビットセル構成を有するテスト電位変動部２０を用いて、ワード線にＨレベル電位を設定することにより、つまり、ＮＭＯＳトランジスタ２０１をスイッチＯＮ状態とすることにより、Ｔ側ビット線にＨレベル電位が伝達され、Ｔ側ビット線の電位を引き上げることが可能となる。

続いて、図３を用いて本発明の実施の形態１にかかるテスト電位変動部２０について、図２と異なる構成例を説明する。図３に示されるテスト電位変動部２０は、Ｔ側ビット線、Ｂ側ビット線及びワード線の交差部に、ＮＭＯＳトランジスタ２１１及び２１２と、インバータ２１３及び２１４とを備えている。接続形態は、図２と同様であるため、説明を省略する。ＮＭＯＳトランジスタ２１１のゲートには、ワード線が接続されている。以下に、図２に示されるビットセルとの接続構成の差異について説明する。

図３に示されるビットセルは、インバータ２１３の出力端子と、インバータ２１４の入力端子と、Ｂ側ビット線に接続されているＮＭＯＳトランジスタ２１２の一方の端子とが接続されているノード２１６に、ＶＤＤ電源が接続されている。本構成により、ノード２１６には、Ｈレベル電位が設定される。また、インバータ２１３の入力端子と、インバータ２１４の出力端子と、Ｔ側ビット線に接続されるＮＭＯＳトランジスタ２１１の一方の端子とが接続されるノード２１５には、Ｌレベル電位が設定される。

ノード２１５にＬレベル電位が設定され、ノード２１６にＨレベル電位が設定されている状態において、ワード線にＨレベル電位を設定した場合、ＮＭＯＳトランジスタ２１１はスイッチＯＮ状態となる。これより、ノード２１５とＴ側ビット線は、導通状態となる。さらに、ノード２１５に設定されているＬレベル電位が、ＮＭＯＳトランジスタ２１１を介して、Ｔ側ビット線に伝達される。このようなビットセル構成を有するテスト電位変動部２０を用いて、ワード線にＨレベルの電位を設定することにより、つまり、ＮＭＯＳトランジスタ２１１をスイッチＯＮ状態とすることにより、Ｔ側ビット線にＬレベル電位が伝達され、Ｔ側ビット線の電位を引き下げることが可能となる。

続いて、図４を用いて本発明の実施の形態１にかかるテスト電位変動部２０について図２及び図３と異なる構成例を説明する。図４にかかるテスト電位変動部２０は、Ｔ側ビット線、Ｂ側ビット線及びワード線の交差部に、ＮＭＯＳトランジスタ２２１及び２２２と、インバータ２２３及び２２４とを備えている。接続形態は、図２及び図３と同様であるため、説明を省略する。以下に、図２及び図３のビットセルとの接続構成の差異について、説明する。

図４に示されるビットセルは、Ｂ側ビット線と接続されているＮＭＯＳトランジスタ２２２のゲートにワード線が接続されている。さらに、インバータ２２３の入力端子と、インバータ２２４の出力端子と、Ｔ側ビット線に接続されているＮＭＯＳトランジスタ２２１の一方の端子とが接続されているノード２２５に、ＧＮＤ電源が接続されている。本構成により、ノード２２５には、Ｌレベル電位が設定される。また、インバータ２２３の出力端子と、インバータ２２４の入力端子と、Ｂ側ビット線に接続されるＮＭＯＳトランジスタ２２２の一方の端子とが接続されるノード２２６には、Ｈレベル電位が設定される。

ノード２２５にＬレベル電位が設定され、ノード２２６にＨレベル電位が設定されている状態において、ワード線にＨレベル電位を設定した場合、ＮＭＯＳトランジスタ２２２がスイッチＯＮ状態となる。これより、ノード２２６とＢ側ビット線とが導通状態となる。さらに、ノード２２６に設定されているＨレベルの電位がＮＭＯＳトランジスタ２２２を介して、Ｂ側ビット線に伝達される。このようなビットセル構成を有するテスト電位変動部２０を用いて、ワード線にＨレベル電位を設定することにより、つまり、ＮＭＯＳトランジスタ２２２をスイッチＯＮ状態とすることにより、Ｂ側ビット線にＨレベル電位が伝達され、Ｂ側ビット線の電位を引き上げることが可能となる。

続いて、図５を用いて本発明の実施の形態１にかかるテスト電位変動部２０について図４と異なる構成例を説明する。図５にかかるテスト電位変動部２０は、Ｔ側ビット線、Ｂ側ビット線及びワード線の交差部に、ＮＭＯＳトランジスタ２３１及び２３２と、インバータ２３３及び２３４とを備えている。接続形態は、図４と同様であるため、説明を省略する。ＮＭＯＳトランジスタ２３２のゲートには、ワード線が接続されている。図４のビットセルとの接続構成の差異について、以下に説明する。

図５に示されるビットセルは、インバータ２３３の入力端子と、インバータ２３４の出力端子と、Ｔ側ビット線に接続されているＮＭＯＳトランジスタ２３１の一方の端子とが接続されているノード２３５に、ＶＤＤ電源が接続されている。本構成により、ノード２３５には、Ｈレベル電位が設定される。また、インバータ２３３の出力端子と、インバータ２３４の入力端子と、Ｂ側ビット線に接続されるＮＭＯＳトランジスタ２３２の一方の端子とが接続されるノード２３６には、Ｌレベル電位が設定される。

ノード２３５及び２３６に電位が設定されている状態において、ワード線にＨレベル電位を設定した場合、ＮＭＯＳトランジスタ２３２がスイッチＯＮ状態となる。これより、ノード２３６とＢ側ビット線が導通状態となる。さらに、ノード２３６に設定されているＬレベル電位がＮＭＯＳトランジスタ２３２を介して、Ｂ側ビット線に伝達される。このようなビットセル構成を有するテスト電位変動部２０を用いて、ワード線にＨレベル電位を設定することにより、つまり、ＮＭＯＳトランジスタ２２２をスイッチＯＮ状態とすることにより、Ｂ側ビット線にＬレベル電位が伝達され、Ｂ側ビット線の電位を引き下げることが可能となる。

続いて、図６を用いて本発明の実施の形態１にかかるビットセルテスト回路について、テスト対象ビットセル３０へデータ書き込みを行う場合におけるビットセルテスト回路の構成例について説明する。テスト電位変動部２０には、図４で説明したビットセルが用いられる。ビットセルテスト回路は、テスト電位変動部２０と、テスト対象ビットセル３０とが同一のビット線対（Ｔ側ビット線及びＢ側ビット線）を有するように配置されている。さらに、テスト電位変動部２０及びテスト対象ビットセル３０に共通に用いられているビット線対に、データ入出力部４０が接続されている。データ入出力部４０は、データ設定部４２と、データ取得部４３と、出力バッファ４４及び４６と、入力バッファ４５及び４７と、を有している。データ設定部４２により設定された値（Ｈレベル又はＬレベル電位）を、出力バッファ４４及び４６を用いてＴ側ビット線及びＢ側ビット線に出力する。データ設定部４２により設定された値は、入力データ端子を用いてデータ設定部４２へ入力された値であってもよい。ここで、図７（Ａ）及び（Ｂ）を用いて、テスト対象ビットセル３０へデータ書き込みを行う際の動作について説明する。

図７（Ａ）は、テスト電位変動部２０が存在しない場合の動作を示す図である。つまり、テスト対象ビットセル３０のワード線のみをＨレベル電位に設定した場合の動作を示す図である。時刻Ｔ１までは、データ入出力部４０を用いて、Ｔ側ビット線及びＢ側ビット線にＶＤＤレベルの電位をプリチャージしている状態を示している。そのため、Ｔ側ビット線及びＢ側ビット線ともにＶＤＤレベルの電位を保っている。時刻Ｔ１以後においては、データ入出力部４０は、Ｂ側ビット線をＧＮＤレベルの電位に設定する。そのため、図７（Ａ）は、Ｂ側ビット線の電位がＶＤＤレベルからＧＮＤレベルまで下がっていることを示している。また、Ｔ側ビット線の電位も、ＶＤＤレベル電位から少し下がっている。これはリーク電流等の影響により、ＶＤＤレベル電位を保つことができないために発生する現象である。ただし、実際には書き込み回路がＴ側ビット線をＨレベルに固定しようとし、その駆動能力がリーク電流を十分補償することでＨレベルを維持したままである場合が多い。いすれにしてもＴ側ビット線の電位が下がる電位幅は、Ｂ側ビット線において電位が下がる電位幅と比較して、十分に小さいものとして扱うことができる。ノード３０５及び３０６には、時刻Ｔ２における電位の状態に基づいて、Ｈレベル電位もしくはＬレベル電位が設定される。本例においては、ノード３０５にＨレベル電位が設定され、ノード３０６にＬレベル電位が設定される。

図７（Ｂ）は、テスト電位変動部２０を用いてビット線対の電位差を減少させた状態において、テスト対象ビットセル３０に対してデータ書き込みを行う場合の動作を示す図である。つまり、テスト電位変動部２０及びテスト対象ビットセル３０のワード線をＨレベルに設定した場合の動作を示す図である。時刻Ｔ１までは、図７（Ａ）と同様に、Ｔ側ビット線及びＢ側ビット線にＶＤＤレベルでの電位をプリチャージしている状態を示している。時刻Ｔ１以後においては、データ入出力部４０は、Ｂ側ビット線をＧＮＤレベルの電位に設定する。比較のため、図７（Ａ）と同様の電位を有するＢ側ビット線の電位を点線で示す。時刻Ｔ１以後においては、さらに、ＮＭＯＳトランジスタ２２２に接続されているワード線の電位をＨレベルに設定することにより、ノード２２６に設定されているＨレベル電位がＮＭＯＳトランジスタ２２２を介してＢ側ビット線に伝達される。

これより、Ｂ側ビット線の電位が引き上げられ、Ｂ側ビット線の電位がＧＮＤ電位に下がる時間は、テスト電位変動部２０がない場合と比較して長くなる。この時、ノード２２６からＢ側ビット線に対しては、ＮＭＯＳトランジスタを介してＨレベル電位が伝達されることから、Ｂ側ビット線の電位は、ＶＤＤレベル電位まで引き上げられることはない。そのため、時刻Ｔ２におけるＴ側ビット線とＢ側ビット線との電位差は、図７（Ａ）の時刻Ｔ２における電位差と比較すると、小さくなる。これより、テスト電位変動部２０を動作させた状態でテスト対象ビットセル３０へデータ書き込みを行う場合、ビット線対に生じる電位差が小さくなるように制御された状態でデータ書き込みを行うため、通常であれば正常にテスト対象ビットセル３０に対してデータの書き込みを行える場合においても、データ書き込みが行えない場合が生じる。これより、テスト対象ビットセル３０の故障判定を精度よく実行することができる。

続いて、図８を用いて、本発明の実施の形態１にかかるビットセルテスト回路について、テスト対象ビットセル３０からデータ読み出しを行う場合におけるビットセルテスト回路の構成例について説明する。図６におけるビットセルテスト回路とは、ノード３０５及び３０６にあらかじめＨレベル電位及びＬレベル電位が設定されている点が異なる。また、データ取得部４３は、入力バッファ４５及び４７を介して、Ｔ側ビット線及びＢ側ビット線の電位差を取得する。データ取得部４３は、出力データ端子を用いて取得したデータを外部装置へ出力してもよい。その他の構成は、図６と同様であるため、説明を省略する。

続いて、図９（Ａ）、（Ｂ）を用いて本発明の実施の形態１にかかるテスト対象ビットセル３０からデータ読み出しを行う場合におけるビットセルテスト回路の動作について説明する。図９（Ａ）は、テスト電位変動部２０が存在しない場合の動作を示す図である。つまり、テスト対象ビットセル３０のワード線のみをＨレベルに設定した場合の動作を示す図である。テスト対象ビットセル３０は、あらかじめデータが書き込まれ状態、つまり、Ｈレベル電位又はＬレベル電位が設定されている状態とする。本動作の説明においては、ノード３０５には、Ｈレベル電位が設定されており、ノード３０６には、Ｌレベル電位が設定されている。

時刻Ｔ３までは、データ入出力部４０における出力バッファ４４及び４６を用いて、Ｔ側ビット線及びＢ側ビット線に対して、ＶＤＤレベルの電位をプリチャージしている状態を示している。時刻Ｔ３に、テスト対象ビットセル３０のワード線をＨレベル電位に設定し、ＮＭＯＳトランジスタ３０１及びＮＭＯＳトランジスタ３０２をスイッチＯＮ状態とする。これより、ノード３０６に設定されているＬレベル電位がＮＭＯＳトランジスタ３０２を介してＢ側ビット線に伝達される。そのため、時刻Ｔ３以後は、Ｂ側ビット線の電位がＶＤＤレベルからＧＮＤレベルまで下がっていることを示している。ここで、ノード３０６からＢ側ビット線までは、ＮＭＯＳトランジスタを介してＬレベル電位が伝達されるため、Ｂ側ビット線の電位をＧＮＤレベルまで引き下げることが可能である。Ｔ側ビット線の電位が少し下がっている理由は、図７（Ａ）において説明した理由と同様であり、説明を省略する。ただし、読み出しの場合は書き込み回路によるＴ側ビット線のＨレベルの補償は存在しない。

図９（Ｂ）は、テスト電位変動部２０を用いてビット線対の電位差を減少させた状態において、テスト対象ビットセル３０からデータ読み出しを行う場合の動作を示す図である。つまり、テスト電位変動部２０及びテスト対象ビットセル３０のワード線をＨレベルに設定した場合の動作を示す図である。時刻Ｔ３までは、図９（Ａ）と同様に、Ｔ側ビット線及びＢ側ビット線にＶＤＤレベルでの電位をプリチャージしている状態を示している。時刻Ｔ３において、テスト電位変動部２０及びテスト対象ビットセル３０のワード線をＨレベル電位に設定する。これにより、ＮＭＯＳトランジスタ２２２、３０１及び３０２がスイッチＯＮ状態となる。Ｔ側ビット線には、ノード３０５からＨレベル電位が伝達されることから、図９（Ａ）における、Ｔ側ビット線の電位と比較して変化は生じない。Ｂ側ビット線は、ノード３０６からＬレベル電位がＮＭＯＳトランジスタ３０２を介してＢ側ビット線に伝達されるとともに、ノード２２６からＨレベル電位が、ＮＭＯＳトランジスタ２２２を介して、Ｂ側ビット線に伝達される。そのため、Ｂ側ビット線がＧＮＤレベル電位まで下がる時間は、図９（Ａ）におけるＢ側ビット線と比較して遅くなる。この場合、時刻Ｔ４における電位差に基づいて、読み出しデータの判定が実行される。時刻Ｔ４におけるＴ側ビット線とＢ側ビット線との電位差は、図９（Ａ）の時刻Ｔ４における電位差と比較すると、小さくなる。これより、テスト電位変動部２０を動作させた状態においてテスト対象ビットセル３０からデータ読み出しを行う場合、ビット線対に生じる電位差が小さくなるように制御された状態においてデータ読み出しを行う。そのため、通常であれば正常にテスト対象ビットセル３０が保持していたデータを読み出せる場合においても、データ読み出しを行えない場合が生じる。これより、テスト対象ビットセル３０の故障判定を精度よく実行することができる。

続いて、図１０を用いて、本発明の実施の形態１にかかる、図６の構成を用いた場合のデータ書き込み処理の流れについて説明する。

はじめに、データ入出力部４０は、Ｔ側ビット線及びＢ側ビット線に対して、ＶＤＤレベルの電位を設定するよう、プリチャージを行う（Ｓ１１）。次に、データ入出力部４０は、Ｔ側ビット線又はＢ側ビット線の一方をＧＮＤレベルに電位を引き下げる設定を行う（Ｓ１２）。たとえば、テスト対象ビットセル３０におけるノード３０５にＨレベル電位を設定し、ノード３０６にＬレベル電位を設定する場合、Ｂ側ビット線の電位をＧＮＤレベルに引き下げる設定を行う。

次に、テスト対象ビットセル３０及びテスト電位変動部２０のワード線にＨレベル電位を設定する（Ｓ１３）。Ｈレベル電位は、ＮＭＯＳトランジスタにおける閾値電圧よりも高い電圧である。これにより、テスト対象ビットセル３０が有するノード３０５及び３０６に対して、Ｔ側ビット線及びＢ側ビット線に設定されている電位が、ＮＭＯＳトランジスタ３０１及び３０２を介して伝達される（Ｓ１４）。つまり、ノード３０５にはＨレベル電位が設定され、ノード３０６にはＬレベル電位が設定される。また、図１０において説明する処理の流れにおいては、ステップＳ１２の処理を実行後、ステップＳ１３の処理を実行するよう説明しているが、ステップＳ１２及びＳ１３を同時に実行してもよい。

次に、テスト対象ビットセル及びテスト電位変動部のワード線をＬレベル電位に設定する（Ｓ１５）。これは、Ｔ側ビット線及びＢ側ビット線からデータの書き込みが完了した後に行われる。Ｌレベル電位は、ＮＭＯＳトランジスタにおける閾値電圧よりも低い電圧である。

続いて、図１１を用いて本発明の実施の形態１にかかる、図８の構成を用いた場合のデータ読み出しの処理の流れについて説明する。

はじめに、テスト対象ビットセル３０が有するノード３０５及び３０６に対して、あらかじめＨレベル電位及びＬレベル電位の設定を行う（Ｓ２１）。次に、データ入出力部４０は、Ｔ側ビット線及びＢ側ビット線に対して、ＶＤＤレベルの電位を設定するよう、プリチャージを行う（Ｓ２２）。ステップＳ２２は、図１０におけるステップＳ１１と同様の処理を実行する。次に、テスト電位変動部２０及びテスト対象ビットセル３０のワード線にＨレベル電位を設定する（Ｓ２３）。ステップＳ２３は、図１０におけるステップＳ１３と同様の処理を実行する。これにより、ノード３０５及び３０６が有するＨレベルもしくはＬレベル電位が、ＮＭＯＳトランジスタ３０１及び３０２を介して、Ｔ側ビット線及びＢ側ビット線に伝達される。

次に、データ入出力部４０は、Ｔ側ビット線及びＢ側ビット線に生じた電位差を取得する（Ｓ２４）。次に、データの読み出しが完了後、テスト対象ビットセル及びテスト電位変動部のワード線をＬレベル電位に設定する（Ｓ２５）。ステップＳ２５は、図１０におけるステップＳ１５と同様の処理を実行する。次に、取得した電位差に基づいて、読み出しデータの判定を行う（Ｓ２６）。読み出しデータの判定とは、Ｔ側ビット線及びＢ側ビット線に生じた電位差により、正常にＨレベル電位及びＬレベル電位を読み出すことができるか否かについて判定である。

以上説明したように、本発明の実施の形態１にかかるビットセルテスト回路を用いることにより、Ｔ側ビット線及びＢ側ビット線からなるビット線対の電位差を小さくするように制御することができる。そのため、ビット線対に十分な電位差を有する状態で行われる通常の試験では発見できないビットセル回路の故障を、発見できるようになり、ビットセルのテスト結果に対する信頼性を向上させることができる。また、ビットセル内のノードに、あらかじめＨレベル電位もしくはＬレベル電位を設定しておくことにより、ワード線の設定値を切り替える回数を減少させることができる。そのため、テスト実行時の制御を容易にすることができる。

また、本発明の実施の形態１にかかるビットセルテスト回路について、図６及び図８において、図４にて説明したビットセルをテスト電位変動部に用いて説明したが、図２、図３、図５にて説明した他のビットセルを用いてもよい。

また、テスト電位変動部２０を配置する場所は、ＳＲＡＭアレイ１０に設けられるダミービットセルに配置されてもよい。ダミービットセルとは、ＳＲＡＭアレイ１０周辺の回路から受けるノイズ等の影響を緩衝するための緩衝領域として用いられるものである。ダミービットセルは、ＳＲＡＭアレイ１０内の他のビットセルと同様の構成を有する。そのため、ダミービットセルにテスト電位変動部２０を配置することで、ＳＲＡＭアレイ１０内の領域を効率的に使用することができる。

（実施の形態２）
続いて、図１２を用いて、本発明の実施の形態２にかかるビットセルテスト回路の構成例について説明する。ビットセルテスト回路は、テスト電位変動部２０として、図５を用いて説明したビットセルを２つと、図３を用いて説明したビットセルと、図４を用いて説明したビットセルと、から構成されている。テスト電位変動部２０におけるそれぞれのビットセルと、テスト対象ビットセル３０とは、同一のビット線対を有している。本図におけるビットセルテスト回路を用いて、テスト対象ビットセル３０に保持されているデータの読み出しを行う場合の動作について説明する。テスト対象ビットセル３０におけるノード３０５は、Ｌレベル電位が設定され、ノード３０６は、Ｈレベル電位が事前に設定されている。この状態において、テスト電位変動部２０のワード線及びテスト対象ビットセル３０のワード線をＨレベル電位に設定した場合、ノード２１５からＴ側ビット線に対して伝達されるＬレベル電位と、ノード２３６からＢ側ビット線に対して伝達されるＬレベル電位とは、同一の電位を有するため、Ｂ側ビット線とＴ側ビット線の電位差に与える影響は相殺される。そのため、ノード２２６からＢ側ビット線に伝達されるＨレベル電位と、もう一つのノード２３６からＢ側ビット線に伝達されるＬレベル電位とが、Ｂ側ビット線及びＴ側ビット線の電位差に影響を与える。データ読み出し時の具体的な動作について、図１３を用いて説明する。

図１３において、時刻Ｔ５までは、データ入出力部４０にあるプリチャージ回路を用いて、Ｔ側ビット線及びＢ側ビット線に対して、ＶＤＤレベルの電位をプリチャージしている状態を示している。時刻Ｔ５に、テスト電位変動部２０及びテスト対象ビットセル３０のワード線をＨレベル電位に設定し、ＮＭＯＳトランジスタ２３２、２１１、２２２、３０１及び３０２をスイッチＯＮ状態とする。これより、Ｂ側ビット線において、ノード２３６からＬレベル電位が伝達されることにより、電位が引き下げられ、さらにノード２２６及び３０６それぞれからＨレベル電位が伝達されることにより、電位が引き上げられる。Ｔ側ビット線は、ノード３０５からＬレベル電位が伝達されることにより、ＧＮＤレベルまで電位が引き下げられる。その後、時刻Ｔ６におけるＢ側ビット線及びＴ側ビット線の電位差に基づいて、読み出しデータの確認を行う。

ここで、Ｂ側ビット線及びＴ側ビット線の電位差に与える影響が相殺されるビットセルを用いる理由について説明する。ビットセルが有するノードからＢ側ビット線及びＴ側ビット線に対しては、ＮＭＯＳトランジスタを介して電位が伝達される。ＮＭＯＳトランジスタの性質上、Ｌレベル電位を伝達し、Ｂ側ビット線又はＴ側ビット線をＧＮＤレベルまで電位を下げることは可能である。しかし、ＮＭＯＳトランジスタの性質上、Ｈレベル電位を伝達することにより、Ｂ側ビット線又はＴ側ビット線をＶＤＤレベル電位まで引き上げることはできない。そのため、Ｂ側ビット線及びＴ側ビット線にＬレベル電位を伝達するビットセルを用いて、Ｂ側ビット線及びＴ側ビット線の電位を引き下げておくことにより、ＮＭＯＳトランジスタが、Ｈレベル電位を伝達し、Ｂ側ビット線又はＴ側ビット線における電位の引き上げを容易にする。

以上説明したように、本発明の実施の形態２にかかるビットセルテスト回路を用いることにより、ビット線対に対して複数のビットセルからＨレベル又はＬレベル電位を伝達させることができる。これにより、ビット線対の電位差を高精度に調整することができる。さらに、Ｔ側ビット線及びＢ側ビット線の電位を同様に引き下げるビットセルを用いることにより、ＮＭＯＳトランジスタを介してビット線対にＨレベル電位の伝達を容易にすることができる。

（実施の形態３）
続いて、図１４を用いて本発明の実施の形態３にかかるテスト電位変動部２０に用いるビットセルの他の構造例を示す。テスト電位変動部２０に用いられるビットセルは、ビット線対及びワード線の交差部に、ＮＭＯＳトランジスタ２４１及び２４２と、インバータ２４３及び２４４とを備えている。ＮＭＯＳトランジスタ２４１の一方は、Ｔ側ビット線に接続され、他方はインバータ２４４の出力側に接続されている。インバータ２４４の入力側は、ＧＮＤ電源に接続されている。ＮＭＯＳトランジスタ２４２の一方は、Ｂ側ビット線に接続され、他方はインバータ２４３の出力側に接続されている。インバータ２４３の入力側は、ＶＤＤ電源に接続されている。

このように構成することにより、ＮＭＯＳトランジスタ２４１とインバータ２４４との間に設けられたノード２４５は、Ｌレベル電位を固定的に有し、ＮＭＯＳトランジスタ２４２とインバータ２４３との間に設けられたノード２４６は、Ｈレベル電位を固定的に有する。

また、図１４においては、ＮＭＯＳトランジスタ２４１及び２４２のゲートは、同一のワード線に接続されているが、それぞれ異なるワード線に接続してもよい。さらに、図１４においては、Ｂ側ビット線にＨレベル電位を伝達し、Ｔ側ビット線にＬレベル電位を伝達する構成としているが、インバータ２４４の入力側をＶＤＤ電源に接続し、Ｔ側ビット線にもＨレベル電位を伝達する構成としてもよい。もしくは、インバータ２４３の入力側をＧＮＤ電源に接続し、Ｂ側ビット線にもＬレベル電位を伝達する構成としてもよい。

（実施の形態４）
続いて、図１５を用いて、本発明の実施の形態４にかかる、ワード線に対する電圧調整回路の構成例について説明する。電圧調整回路は、ＮＭＯＳトランジスタ２５１と、インバータ２５３とを備えている。ＮＭＯＳトランジスタ２５１のゲートに加える電圧を変化させることにより、インバータ２５３から出力される電圧を変化させる。これにより、ワード線に設定される電圧をＶＤＤ電源よりも低くすることが可能となる。これより、Ｔ側ビット線又はＢ側ビット線に伝達するＬレベル又はＨレベル電位の値を調整することができる。

（実施の形態５）
続いて図１６を用いて、本発明の実施の形態５にかかる、ビットセルテスト回路の構成例について説明する。ビットセルテスト回路は、テスト電位変動部２１〜２６と、テスト対象ビットセル３０と、データ入出力部４０と、ワードドライバ５０と、制御部６０と、判定部７０とを備えている。テスト電位変動部２１〜２６は、図２〜５において説明したビットセルのいずれかの構成を有する。ワードドライバ５０は、ＡＮＤ回路部５２を介して、テスト電位変動部２１〜２６が有するワード線に、Ｌレベル又はＨレベル電位を出力する。ＡＮＤ回路部５２は、制御部６０の各端子から入力される値に基づいて、テスト電位変動部２１〜２６が有するワード線に、Ｈレベル又はＬレベル電位を出力する。

データ入出力部４０は、入力データ端子４８を介して、Ｔ側ビット線及びＢ側ビット線にＨレベル電位又はＬレベル電位を設定する。出力データ端子４９は、テスト対象ビットセル３０からデータから読み出したデータを、判定部７０へ出力する。もしくは、出力データ端子４９は、外部のテスタ等へ、テスト対象ビットセル３０から読み出したデータを出力してもよい。また、テスト対象ビットセル３０からデータを読み出す場合、入力データ端子４８に入力されるデータは何ら意味を持たない。そこで、入力データ端子４８を有効に活用するために、テスト対象ビットセル３０からデータを読み出す場合、入力データ端子４８には、Ｈレベルに設定するワード線を選択するための信号（以下、期待値信号）が入力される。

制御部６０は、テストモード端子６１と、クロック端子６２と、ライトイネーブル端子６３と、カラムアドレス端子６４と、ローアドレス端子６５と、アドレスデコーダ６６と、ＡＮＤ回路６７及び６８とを備えている。クロック端子６２は、パルス信号をＡＮＤ回路部５２が有するＡＮＤ回路全てに出力する。また、ライトイネーブル端子６３は、テスト電位変動部２１〜２６のワード線にＨレベル電位を設定する場合に、Ｌレベル電位の信号が入力される。ライトイネーブル端子６３に入力されたＬレベル電位の信号は、Ｈレベル電位の信号に反転され、ＡＮＤ回路部５２が有する全てのＡＮＤ回路に出力される。テスト電位変動部２１及び２２は、ライトイネーブル端子６３にＬレベル信号が入力された場合、ワード線がＨレベルに設定されることにより、Ｔ側ビット線又はＢ側ビット線に対して、ノードが保持する電位を伝達する。

テストモード端子６１は、テストを実行する場合にＨレベル電位をＡＮＤ回路６７及び６８へ出力する。ＡＮＤ回路６７及び６８は、さらに、入力データ端子４８から期待値信号が入力される。たとえば、期待値信号がＬレベル電位である場合、ＡＮＤ回路６８からＨレベル電位が出力され、テスト電位変動部２５及び２６のワード線がＨレベル電位に設定される。これにより、テスト電位変動部２５及び２６は、Ｔ側ビット線又はＢ側ビット線に対して、ノードが保持する電位を伝達する。また、期待値信号がＨレベル電位である場合、ＡＮＤ回路６７からＨレベル電位が出力され、テスト電位変動部２３及び２４のワード線がＨレベル電位に設定される。これにより、テスト電位変動部２３及び２４は、Ｔ側ビット線又はＢ側ビット線に対して、ノードが保持する電位を伝達する。

アドレスデコーダ６６は、テスト対象ビットセル３０を選択するために、カラムアドレス端子６４からカラムアドレス情報を取得し、ローアドレス端子６５からローアドレス情報を取得する。図１６においては、テスト対象ビットセル３０が選択されている状態を示している。

以上説明したように、本発明の実施の形態５にかかる回路を用いることにより、複数のテスト電位変動部の中から、テスト対象ビットセル３０のデータ読み出し時に用いるテスト電位変動部を選択することが可能となる。これにより、ビット線対の電位差を制御することが可能であり、テスト条件を様々な状態に変更することができる。また、入力データ端子を用いて期待値信号を入力することにより、期待値信号を入力するピンを新たに設ける必要がなく、ピン数の大幅な増加を抑えることができる。

なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、本発明は、ビットセル内に、１対のビット線対を有するシングルポートセルについて説明したが、ビット線対を２対有する２ポートセル又はデュアルポートセル、その他、多ポートセルに対して適用してもよい。

１０ ＳＲＡＭアレイ
２０ テスト電位変動部
３０ テスト対象ビットセル
４０ データ入出力部
４２ データ設定部
４３ データ取得部
４４、４６ 出力バッファ
４５、４７ 入力バッファ
４８ 入力データ端子
４９ 出力データ端子
５０ ワードドライバ
５２ ＡＮＤ回路部
６０ 制御部
６１ テストモード端子
６２ クロック端子
６３ ライトイネーブル端子
６４ カラムアドレス端子
６５ ローアドレス端子
６６ アドレスデコーダ
６７、６８ ＡＮＤ回路
２０１、２０２、２１１、２１２、２２１、２２２、２３１、２３２ ＮＭＯＳトランジスタ
２０３、２０４、２１３、２１４、２２３、２２４、２３３、２３４ インバータ
２０５，２０６、２１５、２１６、２２５、２２６、２３５、２３６ ノード
２４１、２４２ ＮＭＯＳトランジスタ
２４３、２４４ インバータ
２４５、２４６ ノード
２５１ ＮＭＯＳトランジスタ
２５３ インバータ
３０１、３０２ ＮＭＯＳトランジスタ
３０３、３０４ インバータ
３０５、３０６ ノード

Claims (9)

1. ビット線対と、
   ワード線と、
   前記ワード線を介して活性化され、前記ビット線対を介して書き込まれ又は読み出されるビットセルと、
   前記ビット線対を介し、前記データの書き込み又は読み出しを行うデータ入出力部と、を有する半導体集積回路であって、
   前記ビットセルはテスト対象ビットセルとテスト電位変動用ビットセルとを有し、当該テスト電位変動用ビットセルは、テスト時に、前記データ入出力部により、前記テスト対象ビットセルに対し、テスト対象データを書き込み又は読み出しを行うに際し、前記ビット線対の電位差を減少させるように当該ビット線対の電位を変動させる半導体集積回路。
2. 前記半導体集積回路は、
   テスト時に、前記テスト電位変動用ビットセルを活性化する第１のワード線と、前記テスト対象ビットセルを活性化する第２のワード線をそれぞれ制御するテスト制御回路を、さらに備える請求項１記載の半導体集積回路。
3. 前記テスト電位変動用ビットセルは、
   ハイレベル電位もしくはロウレベル電位を保持する第１及び第２のノードと、
   当該第１のノードと前記ビット線対とを接続する第１のトランジスタと、当該第２のノードと前記ビット線対とを接続する第２のトランジスタと、
   当該第１又は第２のトランジスタへゲート電圧を出力するワード線と、を備える請求項２に記載の半導体集積回路。
4. 前記第１のノード又は前記第２のノードを、ハイレベル電位もしくはロウレベル電位に固定する、請求項３記載の半導体集積回路。
5. 前記テスト電位変動用ビットセルは、
   前記データ入出力部によって、前記テスト対象ビットセルに対して前記テスト対象データを書き込む又は読み出す場合、
   前記テスト対象データがハイレベルである時は、
   ロウレベル電位を保持する前記第１のノードもしくは前記第２のノードから前記第１のトランジスタもしくは前記第２のトランジスタを介してロウレベル電位を伝達する、又は、
   前記テスト対象データがロウレベルである時は、
   ハイレベル電位を保持する前記第１のノードもしくは前記第２のノードから前記第１のトランジスタもしくは前記第２のトランジスタを介してハイレベル電位を伝達することにより、前記ビット線対の電位差を減少させる請求項３又は４記載の半導体集積回路。
   
6. 前記テスト電位変動用ビットセルが複数ある場合、前記テスト制御回路は、前記ビット線対における電位の変動幅に応じて、少なくとも１以上のテスト電位変動部を制御する請求項１〜５のいずれか１項に記載の半導体集積回路。
7. 前記電位変動部によって変動した電位差に基づいてテスト対象ビットセルが不良であるか否かの判定を行う判定部をさらに備える請求項１〜６のいずれか１項に記載の半導体集積回路。
8. テスト対象ビットセルに対してデータ書き込み動作を実行する場合にビット線対に対して与えられる電位差を減少させるように当該ビット線対の電位を変動させ、
   前記ビット線対の電位を変動させた状態において前記テスト対象ビットセルに対するデータ書き込み動作を実行し、
   前記テスト対象ビットセルからデータ読み出し動作を実行し、その状態における前記ビット線対の電位差に基づいて当該テスト対象ビットセルが不良か否か判定する、書き込み動作による不良ビットセル検出方法。
9. テスト対象ビットセルが保持しているテスト対象データをビット線対に出力する場合に、当該ビット線対の電位差を減少させるように当該ビット線対の電位を変動させ、
   前記ビット線対の電位を変動させた状態における当該ビット線対の電位差を検出し、
   前記ビット線対の電位差を検出した結果に基づいて前記テスト対象ビットセルが不良か否か判定する、読み出し動作による不良ビットセル検出方法。

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