JP5315090B2 - 半導体記憶装置及びその検査方法 - Google Patents
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Description
第1及び第2のSRAMセルと、
前記第1のSRAMセルが設けられた第1のビット線対と、
前記第2のSRAMセルが設けられた第2のビット線対と、
前記第1のビット線対と前記第2のビット線対との間に設けられた第1のスイッチ回路と、
前記第1のSRAMセルを検査する場合、前記第1ビット線対と前記第2のビット線対とを導通状態とするように前記第1のスイッチ回路を制御するコントローラと、を備えたものである。
第1のSRAMセルが設けられた第1のビット線対と、
第2のSRAMセルが設けられた第2のビット線対と、を備えた半導体記憶装置の検査方法であって、
前記第1のSRAMセルを検査する場合、
第1のタイミングにおいて、前記第1ビット線対と前記第2のビット線対とを導通状態とし、
前記第1のタイミングよりも後の第2のタイミングにおいて、前記第1のSRAMセルに対する読み出し動作を行うものである。
図1は、本発明の第1の実施の形態に係る半導体記憶装置の回路図である。この半導体記憶装置は、SRAMである。また、この半導体記憶装置は、制御回路CTR、センスアンプSA、ライト回路WC、n(nは自然数)対のYセレクタYS1a〜YSna、YS1b〜YSnb、n対のプリチャージ回路PC1a〜PCna、PC1b〜PCnb、2n対のビット線対BLT1a、BLB1a〜BLTna、BLBna及びBLT1b、BLB1b〜BLTnb、BLBnb、1対のワード線セレクタWLSa、WLSb、m(mは自然数)対のワード線WL1a〜WLma、WL1b〜WLmb、n×m対のメモリセルMCを備えている。
制御回路CTRは、YセレクタYS1a〜YSna、YS1b〜YSnb、プリチャージ回路PC1a〜PCna、PC1b〜PCnbを制御する回路である。テスト信号TEに基づいて、上記選択信号YE1a〜YEna、YE1b〜YEnb及びプリチャージ信号PEa、PEbを生成する。
次に、図8を参照して本発明の第2の実施の形態について説明する。図8は実施の形態2に係る半導体記憶装置の回路図である。ここで、図1の半導体記憶装置に対し、図8の半導体記憶装置では、ローカル回路LCを介して対向配置されたビット線対同士を接続するためのブリッジ回路BLGがビット線対毎に設けられている点が異なる。その他の構成については、実施の形態1と同様であるため、説明を省略する。
次に、図10を参照して本発明の第3の実施の形態について説明する。図10は実施の形態3に係る半導体記憶装置の回路図である。ここで、図10の半導体記憶装置では、図1に示した回路を2つ備え、この2つの回路同士がブリッジ回路BLGにより接続された構成である。
BLG ブリッジ回路
BLT1a〜BLTna、BLB1a〜BLBna ビット線
BLT1b〜BLTnb、BLB1b〜BLBnb ビット線
CA、CAa、CAb、CAc、CAd セルアレイ
CTR 制御回路
DR1、DR2 駆動トランジスタ
INV1 インバータ
IO 入出力回路
LC、LC1〜LC4 ローカル回路
LD1、LD2 負荷トランジスタ
MC、MC1 メモリセル
N1、N2 NMOSトランジスタ
P1〜P5 PMOSトランジスタ
PC1a〜PCna、PC1b〜PCnb プリチャージ回路
PEa、PEb プリチャージ信号
SA センスアンプ
WC ライト回路
WL1a〜WLma、WL1b〜WLmb ワード線
WSL、WLSa、WLSb、WLSc、WLSd ワード線セレクタ
YS1a〜YSna、YS1b〜YSnb Yセレクタ
Claims (14)
- 第1及び第2のSRAMセルと、
前記第1のSRAMセルが設けられた第1のビット線対と、
前記第2のSRAMセルが設けられた第2のビット線対と、
前記第1のビット線対と前記第2のビット線対との間に設けられた第1のスイッチ回路と、
前記第1のSRAMセルの検査を行う場合、前記第1のビット線対と前記第2のビット線対とを第1のタイミングで導通状態とするように前記第1のスイッチ回路を制御するコントローラと、を備えた半導体記憶装置。 - 前記第1のビット線対と前記第2のビット線対との間に設けられたセンスアンプを更に備え、
前記第1のスイッチ回路は、
前記センスアンプと前記第1のビット線対との間に設けられた第1のビット線選択回路と、
前記センスアンプと前記第2のビット線対との間に設けられた第2のビット線選択回路と、を備えることを特徴とする請求項1に記載の半導体記憶装置。 - 前記第1のビット線対と前記第2のビット線対との間に設けられたセンスアンプを更に備えることを特徴とする請求項1に記載の半導体記憶装置。
- 前記第1のビット線対と前記第2のビット線対とが、前記センスアンプを介して対向して配置されていることを特徴とする請求項2又は3に記載の半導体記憶装置。
- 第3のSRAMセルと、
前記第3のSRAMセルが設けられた第3のビット線対と、
前記第2のビット線対と前記第3のビット線対との間に設けられた第2のスイッチ回路と、を更に備えることを特徴とする請求項1〜4のいずれか一項に記載の半導体記憶装置。 - 前記第1のビット線対間に設けられたメモリセル数が8〜32であることを特徴とする請求項1〜5のいずれか一項に記載の半導体記憶装置。
- 前記第2のビット線対間に設けられたメモリセル数が8〜32であることを特徴とする請求項1〜6のいずれか一項に記載の半導体記憶装置。
- 第1のSRAMセルが設けられた第1のビット線対と、
第2のSRAMセルが設けられた第2のビット線対と、を備えた半導体記憶装置の検査方法であって、
前記第1のSRAMセルを検査する場合、
第1のタイミングにおいて、前記第1のビット線対と前記第2のビット線対とを導通状態とし、
前記第1のタイミングよりも後の第2のタイミングにおいて、前記第1のSRAMセルに対する読み出し動作を行う半導体記憶装置の検査方法。 - 前記第1のビット線対と前記第2のビット線対とを導通状態としている間、及び、前記第1のSRAMセルに対する読み出し動作中、前記第1のビット線対をプリチャージしないことを特徴とする請求項8に記載の半導体記憶装置の検査方法。
- 前記第1のタイミングと前記第2のタイミングとの間に、前記第1のビット線対をプリチャージすることを特徴とする請求項8又は9に記載の半導体記憶装置の検査方法。
- 前記第1のタイミングよりも前に、前記第1のSRAMセルに対する書き込み動作と読み出し動作とを行うことを特徴とする請求項8〜10のいずれか一項に記載の半導体記憶装置の検査方法。
- 前記第1のタイミングよりも前の書き込み動作中及び読み出し動作中は、前記第1のビット線対をプリチャージしないことを特徴とする請求項11に記載の半導体記憶装置の検査方法。
- 前記第1のSRAMセルの検査は、DNM(Dynamic Noise Margin)の検査であることを特徴とする請求項1に記載の半導体記憶装置。
- 前記センスアンプと前記第1のスイッチ回路とが、並列に接続されたことを特徴とする請求項3に記載の半導体記憶装置。
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