JP4833704B2 - 半導体記憶装置 - Google Patents

半導体記憶装置 Download PDF

Info

Publication number
JP4833704B2
JP4833704B2 JP2006082519A JP2006082519A JP4833704B2 JP 4833704 B2 JP4833704 B2 JP 4833704B2 JP 2006082519 A JP2006082519 A JP 2006082519A JP 2006082519 A JP2006082519 A JP 2006082519A JP 4833704 B2 JP4833704 B2 JP 4833704B2
Authority
JP
Japan
Prior art keywords
switch
memory device
semiconductor memory
sense amplifier
circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2006082519A
Other languages
English (en)
Other versions
JP2007257768A (ja
Inventor
卓哉 廣田
崇雄 柳田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics Corp
Original Assignee
Renesas Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Electronics Corp filed Critical Renesas Electronics Corp
Priority to JP2006082519A priority Critical patent/JP4833704B2/ja
Priority to US11/723,830 priority patent/US7489576B2/en
Priority to CN2007100893976A priority patent/CN101042931B/zh
Publication of JP2007257768A publication Critical patent/JP2007257768A/ja
Application granted granted Critical
Publication of JP4833704B2 publication Critical patent/JP4833704B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4091—Sense or sense/refresh amplifiers, or associated sense circuitry, e.g. for coupled bit-line precharging, equalising or isolating
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4094—Bit-line management or control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/02—Arrangements for writing information into, or reading information out from, a digital store with means for avoiding parasitic signals
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G11C7/08—Control thereof
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/005—Transfer gates, i.e. gates coupling the sense amplifier output to data lines, I/O lines or global bit lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/06—Sense amplifier related aspects
    • G11C2207/065—Sense amplifier drivers

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Dram (AREA)
  • Tests Of Electronic Circuits (AREA)

Description

本発明は半導体記憶装置に関し、特にシェアード型センスアンプを有する半導体記憶装置に関する。
近年、携帯機器において多くの半導体記憶装置（以下、メモリと称す）が使用されている。携帯機器に用いられる半導体装置には、携帯機器の電池寿命を長くするために低消費電力で動作することが要求される。携帯機器に用いられるメモリにおいても、低消費電力での動作が求められる。また、メモリは、大容量化と動作の高速化とが要求されており、この要求を満たすために微細なプロセスを用いて製造される。さらに、回路によって大容量化と動作の高速化とを行うために、ＤＲＡＭ（Dynamic Random Access Memory）等の揮発性メモリにおいては、シェアード型センスアンプやプリチャージ回路が用いられる。
シェアード型センスアンプは、大容量化を行うために用いられる。ＤＲＡＭにおいては、複数のメモリセルをマトリックス状に配置してセルアレイを形成し、このセルアレイに対し、シェアード型センスアンプを用いる。これによって、従来では１つのセルアレイに対して１つのセンスアンプを形成した場合に比べセンスアンプの数を減らすことが可能である。シェアード型センスアンプは、複数のセルアレイに蓄積された情報を１つのセンスアンプで読み出すことが可能である。シェアード型センスアンプは、接続されるセルアレイ上のメモリセルとの間にスイッチを有しており、このスイッチを制御することで各メモリセルの情報を１つずつ読み出す。
一方、プリチャージ回路は、情報の動作の高速化を行うために用いられる。ＤＲＡＭにおいては、所定の電位を基準とし、差動で動作する一対のビット線を用いて１つのメモリセルの情報を読み出すことで、わずかなビット線電位の変動を検出し、高速な情報の読み出しを行う。ここで、一対のビット線は所定の電位を基準とし動作するため、互いのビット線の電位を同電位とする必要がある。そのため、このようなメモリにおいては、一般的に一対のビット線の間にプリチャージ回路が配置される。このプリチャージ回路は、メモリがスタンバイ時又は非選択状態の場合に動作し、一対のビット線のそれぞれに所定の電位を供給し、同電位とする。
しかしながら、メモリを微細なプロセスで製造した場合、製造工程における素子の欠陥からリーク電流が増加する問題が顕著になってきた。特に、ＤＲＡＭにおいて、クロス不良が発生した場合、リーク電流が増加して非選択状態のメモリセルでの電流の削減が困難になる問題がある。クロス不良は、メモリセルのゲートトランジスタのドレイン・ゲート間が抵抗成分を有して短絡する欠陥である。また、クロス不良では、ゲートトランジスタのドレイン・ゲート間が抵抗成分を有して短絡するため、トランジスタとしては動作するため出荷テストにおいて発見するのが困難である。シェアード型センスアンプを用いたメモリにおいてクロス不良が発生した場合に非選択状態のメモリセルの電流を削減する技術が特許文献１に開示されている。
特許文献１に開示されている従来のメモリ１００の回路図を図１１に示す。図１１に示すように、従来のメモリ１００は、シェアード型センスアンプ１０１、スイッチ回路１０２ａ、１０２ｂ、プリチャージ回路１０３ａ、１０３ｂ、メモリセル１０４ａ、１０４ｂ、ワードドライバ１０５ａ、１０５ｂを有している。従来のメモリ１００は、まず非選択状態では、スイッチ回路１０２ａ、１０２ｂを導通状態（オン状態）とし、プリチャージ回路１０３ａ、１０３ｂによってビット線ＢＬ、ＢＬＢをプリチャージ電圧ＨＶＤＤ（例えば、ＶＤＤ／２）とし、このときシェアード型センスアンプの電源電位側と接地電位側の電圧を非選択時電圧ＶＤＤ／２とする。また、メモリセル１０４ａ、１０４ｂのゲートトランジスタＮ１０ａ、Ｎ１０ｂのゲートには、ワードドライバ１０５ａ、１０５ｂから電荷保持電圧ＶＮＮが与えられており、ゲートトランジスタＮ１０ａ、Ｎ１０ｂは遮断状態となっている。
一方、選択状態でメモリセル１０４ａに蓄積された情報を読み出す場合、まずスイッチ回路１０２ａをオン状態、スイッチ回路１０２ｂを遮断状態（オフ状態）とし、プリチャージ回路１０３ａを停止する。また、シェアード型センスアンプ１０１の電源電位と接地電位をそれぞれ電源電位ＶＤＤと接地電位ＶＳＳとする。その後、メモリセル１０４ａのゲートトランジスタＮ１０ａのゲートに昇圧電圧Ｖｂｏｏｔをワードドライバ１０５ａより供給する。これによって、コンデンサＣａに蓄積された電荷に基づきビット線ＢＬの電位が変動する。ここで、ビット線ＢＬＢには何も接続されていないため、ビット線ＢＬＢの電位は変動しない。ビット線ＢＬの電位とビット線ＢＬＢの電位との電位差をシェアード型センスアンプで増幅することでメモリセル１０４ａに蓄積された情報が読み出すされる。
また、選択状態でメモリセル１０４ｂに蓄積された情報を読み出す場合、まずスイッチ回路１０２ａをオフ状態、スイッチ回路１０２ｂをオン状態とし、プリチャージ回路１０３ｂを停止する。また、シェアード型センスアンプ１０１の電源電位と接地電位をそれぞれ電源電位ＶＤＤと接地電位ＶＳＳとする。その後、メモリセル１０４ｂのゲートトランジスタＮ１０ｂのゲートに昇圧電圧Ｖｂｏｏｔをワードドライバ１０５ｂより供給する。これによって、コンデンサＣｂに蓄積された電荷に基づきビット線ＢＬの電位が変動する。ここで、ビット線ＢＬＢには何も接続されていないため、ビット線ＢＬＢの電位は変動しない。ビット線ＢＬの電位とビット線ＢＬＢの電位との電位差をシェアード型センスアンプで増幅することでメモリセル１０４ｂに蓄積された情報が読み出される。これらの動作におけるスイッチ回路の導通状態を図１２にまとめて示す。
ここで、従来のメモリ１００においてクロス不良が発生した場合について説明する。一例としてメモリセル１０４ａのゲートトランジスタＮ１０ａでクロス不良が発生した場合について説明する。ゲートトランジスタＮ１０ｂでクロス不良が発生した場合、ゲートトランジスタのドレイン・ゲート間が抵抗を有して短絡する。そのため、ビット線ＢＬとワード線ＷＬが抵抗を介して接続されることになる。これによって、非選択状態においてプリチャージ電圧ＨＶＤＤと電荷保持電圧ＶＮＮとの電位差に応じてリーク電流が流れる。リーク電流の経路は、プリチャージ回路１０３ａのプリチャージ電圧ＨＶＤＤからトランジスタＰ３ａ、Ｎ７ａを介してビット線ＢＬに流れる経路と、シェアード型センスアンプ１０１の非選択時電圧ＶＤＤ／２からトランジスタＰ１、Ｎ１を介してビット線ＢＬに流れる経路と、プリチャージ回路１０３ｂのプリチャージ電圧ＨＶＤＤからトランジスタＰ３ｂ、Ｎ７ｂを介してビット線ＢＬに流れる経路との３つの経路がある。
従来のメモリ１００では、プリチャージ回路に電流制限素子を設けることで、リーク電流が流れる３つの経路のうち、プリチャージ回路を経由して流れるリーク電流を低減している。電流制限素子は、図１１に示すメモリ１００においては、プリチャージ回路１０３ａのトランジスタＰ３ａとプリチャージ回路１０３ｂのトランジスタＰ３ｂとである。トランジスタＰ３ａ、Ｐ３ｂは、ゲートに定電圧Ｖｇａｔｅが印加されており、導通状態での抵抗値が高くなるように設定されている。従って、従来のメモリ１００は、トランジスタＰ３ａ、Ｐ３ｂによってリーク電流を削減することが可能である。
特開２００５−２４３１５８号公報
しかしながら、従来のメモリ１００では、シェアード型センスアンプ１０１と電源との間には電流制限素子は挿入されていない。そのため、クロス不良が発生した場合にシェアード型センスアンプ１０１から流出するリーク電流は、プリチャージ回路から流出するリーク電流よりも大きくなる。また、シェアード型センスアンプ１０１は動作時の消費電流が大きいため、シェアード型センスアンプ１０１と電源との間に電流制限素子を挿入した場合、電源電圧の降下が大きくなり、動作が不安定になる問題がある。
一方、近年の大容量化メモリにおいては、プリチャージ回路に電流制限素子を設けたとしても、メモリセルの数が膨大になってきており、クロス不良が発生する箇所も増加している。また、微細なプロセスを用いた場合、クロス不良が発生する確率が高まっている。そのため、電流制限素子によるリーク電流の削減だけではチップ全体でのリーク電流を十分に低減できない問題がある。
本発明にかかる半導体記憶装置は、情報を記憶する複数のメモリセルを有する第１、第２のセルアレイと、前記第１、第２のセルアレイのいずれか一方に選択的に接続されるセンスアンプと、前記第１のセルアレイ内のビット線対を所定の電位にする第１のプリチャージ回路と、前記第２のセルアレイ内のビット線対を所定の電位にする第２のプリチャージ回路と、前記センスアンプと前記第１のセルアレイとを接続する第１のスイッチ回路と、前記センスアンプと前記第２のセルアレイとを接続する第２のスイッチ回路と、前記第１、第２のスイッチ回路の導通状態を制御するスイッチ制御回路とを有し、前記センスアンプが前記第１、第２のセルアレイのいずれもにもアクセスを行わない非選択状態において、前記スイッチ制御回路は、予め実行されるスタンバイ時の電流検査の結果に基づき、前記第１、第２のスイッチ回路のうちいずれか一方を導通状態に制御するものである。
一方、本発明にかかる半導体記憶装置のテスト方法は、センスアンプと第１のセルアレイとを接続する第１のスイッチ回路と、前記センスアンプと第２のセルアレイとを接続する第２のスイッチ回路と、前記センスアンプが前記第１、第２のセルアレイのいずれもにもアクセスを行わない非選択状態での前記第１、第２のスイッチ回路の状態を記憶する非選択状態記憶部とを有する半導体記憶装置のテスト方法であって、前記第１のスイッチ回路を導通状態とし、前記第２のスイッチ回路を非導通状態として第１のスタンバイ時電流を測定し、前記第２のスイッチ回路を非導通状態とし、前記第２のスイッチ回路を導通状態として第２のスタンバイ時電流を測定し、前記第１のスタンバイ時電流と前記第２のスタンバイ時電流とのうち電流量が少ない測定結果が得られた条件のスイッチ回路の状態を前記非選択状態記憶部に記憶する方法である。
本発明にかかる半導体記憶装置によれば、予め実行されるスタンバイ時の電流検査の結果に基づき、非選択状態で第１、第２のスイッチ回路のうちいずれか一方を導通状態に制御する。これによって、例えば第１のセルアレイ内でクロス不良によるリーク電流の増大が発生していた場合、第１のスイッチ回路を非選択時にオフ状態とすることで、第２のプリチャージ回路とセンスアンプから流れ込むリーク電流を遮断することが可能である。つまり、本発明にかかる半導体記憶装置においてメモリセルの非選択状態で発生するクロス不良によるリーク電流は、第１のプリチャージ回路から流れ込むものだけとなる。従って、本発明にかかる半導体記憶装置によれば、従来の半導体記憶装置に比べ大幅にリーク電流を削減することが可能である。
また、非選択状態で第１のスイッチ回路がオフ状態であった場合であっても、第２のスイッチ回路がオン状態であるため、センスアンプに接続されるビット線対は第２のプリチャージ回路によって、所定の電位となる。これによって、非選択状態が解除され、選択状態に移行する場合であっても、ビット線の電位は所定の電圧となっているため、動作の遅延が発生することはない。つまり、クロス不良によるリーク電流を削減するために第１のスイッチ回路をオフさせたとしても、それによる動作速度の低下は発生しない。
本発明にかかる半導体記憶装置によれば、クロス不良が発生した場合のリーク電流を低減することが可能である。
実施の形態１
以下、図面を参照して本発明の実施の形態について説明する。本実施の形態にかかる半導体記憶装置１は、例えばＤＲＡＭ（Dynamic Random Access Memory）であって、メモリセルに情報を記憶するものである。本実施の形態にかかるＤＲＡＭ１の平面レイアウトの概略図を図１に示す。
図１に示すように、ＤＲＡＭ１は、シェアード型センスアンプ１０、第１、第２のスイッチ回路（例えば、スイッチ回路１１ａ、１１ｂ）、スイッチ制御回路１２、第１、第２のプリチャージ回路（例えば、プリチャージ回路１３ａ、１３ｂ）、第１、第２のセルアレイ（例えば、セルアレイ１４ａ、１４ｂ）、ワードドライバ１５ａ、１５ｂを有している。ＤＲＡＭ１は、これらのブロックを一組の機能グループとし、この機能グループをマトリクス状に配置している。
ここで、セルアレイ１４ａ、１４ｂは、平面レイアウトにおいては一体に形成されている。本実施の形態では、一体に形成されたセルアレイのうち、スイッチ回路１１ａに接続されるメモリセルを有するセルアレイ領域をセルアレイ１４ａとし、スイッチ回路１１ｂに接続されるメモリセルを有するセルアレイ領域をセルアレイ１４ｂとする。また、ワードドライバ１５ａ、１５ｂは、平面レイアウトにおいては一体に形成されるが、セルアレイ１４ａに接続されるワードドライバをワードドライバ１５ａとし、セルアレイ１４ｂに接続されるワードドライバをワードドライバ１５ｂとする。
機能グループ内での各ブロックの配置について説明する。シェアード型センスアンプ１０は、セルアレイ１４ａとセルアレイ１４ｂとに挟まれて配置されている。また、シェアード型センスアンプ１０とセルアレイ１４ａとの間には、スイッチ回路１１ａとプリチャージ回路１３ａが配置されている。スイッチ回路１１ａは、シェアード型センスアンプ１０に隣接して配置されており、プリチャージ回路１３ａは、セルアレイ１４ａに隣接して配置されている。一方、シェアード型センスアンプ１０とセルアレイ１４ｂとの間には、スイッチ回路１１ｂとプリチャージ回路１３ｂが配置されている。スイッチ回路１１ｂは、シェアード型センスアンプ１０に隣接して配置されており、プリチャージ回路１３ｂは、セルアレイ１４ｂに隣接して配置されている。
また、スイッチ制御回路１２は、プリチャージ回路１３ａ、１３ｂ、スイッチ回路１１ａ、１１ｂ、シェアード型センスアンプ１０に隣接して配置されている。ワードドライバ１５ａは、スイッチ制御回路１２とセルアレイ１４ａとに隣接して配置されている。ワードドライバ１５ｂは、スイッチ制御回路１２とセルアレイ１４ｂとに隣接して配置されている。
このように配置されたＤＲＡＭ１の機能グループについてさらに詳細に説明する。ＤＲＡＭ１の機能グループは、同じ構成の回路を複数有しているため、１つの回路を例として、この回路を図２に示す。ここで、図１におけるセルアレイ１４ａ、１４ｂは、複数のメモリセルを有しているが、図２では簡単化のため、セルアレイ１４ａ、１４ｂのそれぞれ１つのメモリセルのみを示した。
図２に示すように、ＤＲＡＭ１は、シェアード型センスアンプ１０、第１、第２のスイッチ回路（例えば、スイッチ回路１１ａ、１１ｂ）、スイッチ制御回路１２、第１、第２のプリチャージ回路（例えば、プリチャージ回路１３ａ、１３ｂ）、第１、第２のメモリセル（例えば、メモリセル１４ａ'、１４ｂ'）、ワードドライバ１５ａ、１５ｂを有している。
シェアード型センスアンプ１０は、セルアレイ１４ａ内のメモリセル１４ａ'とセルアレイ１４ｂ内のメモリセル１４ｂ'とのうちいずれか一方に選択的に接続され、選択的に接続されたメモリセルに記憶されている情報を読み出す。この読み出しは、メモリセル１４ａ'、１４ｂ'が接続される第１のビット線（例えば、ビット線ＢＬ）と、メモリセル１４ａ'、１４ｂ'が接続されない第２のビット線（例えば、ビット線ＢＬＢ）とを有するビット線対によって伝達される差動電圧の電圧差を増幅することで行われる。
シェアード型センスアンプ１０のセンスアンプ部は、２つのインバータが互いに接続され、一方の出力が他方の入力に接続されており、他方の出力が一方の入力に接続されている。また、一方のインバータの入力は、ビット線ＢＬに接続されており、他方のインバータの入力はビット線ＢＬＢに接続されている。シェアード型センスアンプ１０のセンスアンプ部は、ビット線ＢＬとビット線ＢＬＢとの間に電位差が生じると、その電位差を増幅して出力する。
センスアンプ部は、ビット線ＢＬと出力線Ｂとの間に接続されるトランジスタＮ４を介して一方の出力を出力線Ｂに出力する。また、ビット線ＢＬＢと出力線ＢＢとの間に接続されるトランジスタＮ３を介して出力線Ｂと差動電圧となる他方の出力を出力線ＢＢに出力する。トランジスタＮ３、Ｎ４のゲートには、図示しないカラムデコーダが出力するカラム制御信号Ｙが供給されている。センスアンプ部は、このカラム制御信号Ｙに基づき読み出し動作を行う。
また、シェアード型センスアンプ１０に接続されるビット線ＢＬ、ＢＬＢは、それぞれスイッチ回路１１ａを介してメモリセル１４ａ'のビット線ＢＬ、ＢＬＢと接続されている。また、スイッチ回路１１ｂを介してメモリセル１４ｂ'のビット線ＢＬ、ＢＬＢと接続されている。
スイッチ回路１１ａ、１１ｂは、それぞれスイッチ制御回路１２が出力するスイッチ制御信号ＴＧａ、ＴＧｂに基づき動作する。スイッチ制御信号ＴＧａ、ＴＧｂは、シェアード型センスアンプ１０がメモリセル１４ａ'又は１５ｂ'の情報を読み出す選択状態では、外部から送信されるアドレス情報に基づき、スイッチ回路１１ａ、１１ｂのいずれか一方を導通状態とする。一方、シェアード型センスアンプ１０がメモリセル１４ａ'又は１５ｂ'へのアクセスを行わない非選択状態では、スイッチ制御回路１２内の非選択状態記憶部に記憶された状態に基づきスイッチ回路１１ａ、１１ｂのうち少なくとも１つを導通状態とする。スイッチ制御回路１２の詳細については後述する。
スイッチ回路１１ａは、トランジスタＮ５ａ、Ｎ６ａを有している。トランジスタＮ５ａは、シェアード型センスアンプ１０に接続されるビット線ＢＬとメモリセル１４ａ'のビット線ＢＬとを接続するスイッチとして動作する。トランジスタＮ６ａは、シェアード型センスアンプ１０に接続されるビット線ＢＬＢとメモリセル１４ａ'のビット線ＢＬＢとを接続するスイッチとして動作する。
スイッチ回路１１ｂは、トランジスタＮ５ｂ、Ｎ６ｂを有している。トランジスタＮ５ｂは、シェアード型センスアンプ１０に接続されるビット線ＢＬとメモリセル１４ｂ'のビット線ＢＬとを接続するスイッチとして動作する。トランジスタＮ６ｂは、シェアード型センスアンプ１０に接続されるビット線ＢＬＢとメモリセル１４ｂ'のビット線ＢＬＢとを接続するスイッチとして動作する。
プリチャージ回路１３ａ、１３ｂは、それぞれスイッチ回路１１ａとメモリセル１４ａ'との間と、スイッチ回路１１ｂとメモリセル１４ｂ'との間とに配置される。プリチャージ回路１３ａ、１３ｂは、それぞれビット線ＢＬとビット線ＢＬＢとの間に接続される。プリチャージ回路１３ａ、１３ｂは、それぞれ同じ構成であるため、ここではプリチャージ回路１３ａを例として説明する。
プリチャージ回路１３ａは、トランジスタＮ７ａ〜Ｎ９ａ、Ｐ３ａを有している。トランジスタＮ７ａ〜Ｎ９ａのゲートは、プリチャージ制御線ＰＤＬに接続されている。トランジスタＮ９ａのソースとドレインとは、それぞれビット線ＢＬ、ＢＬＢに接続されている。トランジスタＮ７ａ、Ｎ８ａは、ビット線ＢＬ、ＢＬＢの間に直列に接続されており、トランジスタＮ７ａ、Ｎ８ａとの間の接点にはトランジスタＰ３ａのドレインが接続されている。トランジスタＰ３ａのソースは、第１の電源（例えば、プリチャージ電圧ＨＶＤＤであって、ＶＤＤ／２の電圧を有する）に接続されている。トランジスタＰ３ａのゲートは、定電圧Ｖｇａｔｅに接続されている。トランジスタＰ３ａは、電流制限素子として動作し、定電圧Ｖｇａｔｅの電圧値に応じて所定の抵抗値を有する抵抗となる。
メモリセル１４ａ'、１４ｂ'は、それぞれ同じ構成であるため、ここではメモリセル１４ａ'を例として説明する。メモリセル１４ａ'は、トランジスタＮ１０ａ、コンデンサＣａを有している。トランジスタＮ１０ａは、ゲートトランジスタとして動作する。トランジスタＮ１０ａのドレインは、ビット線ＢＬに接続されている。トランジスタＮ１０ａのソースは、コンデンサＣａを介して基準電圧ＶＤＤ／２に接続されている。トランジスタＮ１０ａのゲートは、対応するワード線ＷＬに接続されている。
ワードドライバ１５ａ、１５ｂは、それぞれ同じ構成であるため、ここではゲートドライバ１５ａを例として説明する。ゲートドライバ１５ａは、トランジスタＮ１１ａ、Ｐ４ａを有している。トランジスタＮ１１ａ、Ｐ４ａは、昇圧電圧Ｖｂｏｏｔと電荷保持電圧ＶＮＮとの間に接続されている。トランジスタＮ１１ａ、Ｐ４ａのゲートには、図示しないロウデコーダよりロウ制御信号ＣＮＴが入力される。トランジスタＮ１１ａとトランジスタＰ４ａとの間の接点には、ワード線ＷＬが接続されている。ワードドライバ１５ａは、ロウ制御信号ＣＮＴに応じてワード線ＷＬに昇圧電圧Ｖｂｏｏｔと電荷保持電圧ＶＮＮとのいずれか一方を出力する。
メモリセル１４ａ'は、ワード線ＷＬに昇圧電圧Ｖｂｏｏｔが印加された場合に、トランジスタＮ１０ａを導通状態とし、コンデンサＣａとビット線ＢＬを接続する。また、ワード線ＷＬに電荷保持電圧ＶＮＮが印加された場合に、トランジスタＮ１０ａを遮断状態とし、コンデンサＣａに蓄積された電荷を保持する。
ここで、スイッチ制御回路１２について詳細に説明する。スイッチ制御回路１２は、スイッチ回路１１ａ、１１ｂを制御するスイッチ制御信号ＴＧａ、ＴＧｂを出力する。選択状態において、シェアード型センスアンプ１０がメモリセル１４ａ'の情報を読み出す場合、スイッチ制御信号ＴＧａは、ハイレベル（例えば、昇圧電圧Ｖｂｏｏｔ）となり、スイッチ制御信号ＴＧｂは、ロウレベル（例えば、接地電位ＶＳＳ）となる。一方、選択状態において、シェアード型センスアンプ１０がメモリセル１４ｂ'の情報を読み出す場合、スイッチ制御信号ＴＧａは、ロウレベルとなり、スイッチ制御回路ＴＧｂはハイレベルとなる。これによって、読み出す情報が蓄積されたメモリセルとシェアード型センスアンプは選択的に接続される。
また、非選択状態では、スイッチ制御信号ＴＧａ、ＴＧｂの状態は、スイッチ制御回路１２内の非選択状態記憶部によって設定される。例えば、クロス不良がシェアードアンプに接続されるメモリセルのいずれかで発生した場合、クロス不良が発生したメモリセル側のスイッチ回路をオフ状態（スイッチ制御信号をロウレベル）とする。あるいは、クロス不良がいずれのメモリセルでも発生していない場合は、シェアード型センスアンプに接続されるいずれか一方のスイッチ回路をオン状態（スイッチ制御信号をハイレベル）とする。なお、クロス不良がいずれのメモリセルでも発生していない場合、両方のスイッチ回路をオン状態としても良い。
スイッチ制御回路１２の内部回路の一例を図３（ａ）に示し、他の一例を図３（ｂ）に示す。図３を参照して、スイッチ制御回路１２の内部回路について説明する。スイッチ制御回路１２は、複数のスイッチ回路を制御するため、複数の出力を有しているが、ここでは、１つの出力を行うための回路について説明する。まず、図３（ａ）について説明する。図３（ａ）に示す例は、非選択状態記憶部として、例えばヒューズを使用した例である。
図３（ａ）に示すスイッチ制御回路１２は、非選択状態記憶部２０、セレクタ２１、２２を有している。非選択状態記憶部２０は、ヒューズＦと抵抗Ｒとを有している。ヒューズＦと抵抗Ｒとは、電源電位ＶＤＤと接地電位ＶＳＳとの間に直列に接続されている。ヒューズＦと抵抗Ｒとの間の接点はセレクタ２１の入力"０"に接続されている。セレクタ２１の入力"１"は、テスト信号が入力される。セレクタ２１は、テストモード信号に基づき、２つの入力のうちいずれか一方を出力する。セレクタ２２は、入力"０"にセレクタ２１の出力（例えば、非選択状態制御信号）が入力されており、入力"１"に選択状態制御信号が入力されている。セレクタ２２は、動作切り替え信号に応じて、２つの入力のうちいずれか一方を出力する。
ここで、テスト信号とは、例えば出荷検査で用いられる信号である。テストモード信号とは、例えば出荷検査を行うテストモードでは"１"となり、出荷後の使用状態（非テストモード）では"０"となる信号である。選択状態制御信号とは、例えばメモリセルへのアクセスを行う動作状態において、スイッチ回路１１ａ、１１ｂの状態を制御する信号である。動作切り替え信号とは、メモリセルが選択状態か非選択状態かを示す信号であり、例えば選択状態で"１"となり、非選択状態で"０"になる。
図３（ａ）に示すスイッチ制御回路１２は、選択状態では選択状態制御信号をスイッチ制御信号ＴＧとして出力する。一方、非選択状態において、出荷検査ではテスト信号に基づきスイッチ制御信号ＴＧを出力し、非テストモードでは非選択状態記憶部２０の値に基づきスイッチ制御信号ＴＧを出力する。非選択状態記憶部２０は、ヒューズＦが切断された状態では、ロウレベルを出力し、ヒューズＦが未切断の状態ではハイレベルを出力する。
次に、図３（ｂ）に示すスイッチ制御回路１２について説明する。図３（ｂ）に示すスイッチ制御回路１２は、図３（ａ）に示すスイッチ制御回路１２と同じセレクタ２１、２２を使用する。図３（ｂ）に示すスイッチ制御回路１２では、セレクタ２１の入力"０"に制御部３１の出力を入力する。図３（ｂ）に示すスイッチ制御回路１２では、非選択状態記憶部として不揮発性メモリ３０を使用する。不揮発性メモリ３０は、非選択状態でのスイッチの状態を記憶する。この記憶されるスイッチ状態は、テストモードでの試験結果に基づき書き込まれる。制御部３１は、テストモードでは不揮発性メモリ３０にスイッチの状態を書き込み、非テストモードでは不揮発性メモリ３０に記憶されたスイッチ状態を読み込み、出力する。つまり、図３（ｂ）に示すスイッチ制御回路は、図３（ａ）に示すスイッチ制御回路と同等の動作を行う。
上記の非選択状態記憶部に記憶するスイッチ状態を設定するフローについて説明する。非選択状態記憶部に記憶されるスイッチ状態は、予め実行されるスタンバイ時の電流検査の結果に基づき設定される。このスタンバイ時の電流検査は、例えばスタンバイ時のリーク電流の電流量を測定するものであり、スタンバイ時のリーク電流が所定の値（例えば、規格値）よりも小さければＤＲＡＭが良品と判断する。なお、スタンバイ状態とは、全てのメモリセルを非選択状態とする状態である。本実施の形態では、いずれか一方のスイッチ回路のみを導通状態をした状態をスタンバイ状態とする。
非選択状態記憶部に記憶するスイッチ状態の設定を行うフローチャートを図４に示す。まず、リーク電流テストが開始されると、メモリセル１４ａ'側のスイッチ回路１１ａのみをオン状態として、第１のスタンバイ時電流（例えば、第１のリーク電流）を測定する（ステップＳ１）。ステップＳ１で測定された第１のリーク電流の電流値は、リークデータＡとして記憶部Ｍ１に記憶される。続いて、メモリセル１４ｂ'側のスイッチ回路１１ｂのみをオン状態として、第２のスタンバイ時電流（例えば、第２のリーク電流）を測定する（ステップＳ２）。ステップＳ２で測定された第２のリーク電流の電流値は、リークデータＢとして記憶部Ｍ２に記憶される。
次に、リークデータＡとリークデータＢとを比較する（ステップＳ３）。ステップＳ３において、リークデータＡの方が大きい場合（Ｙｅｓの枝）、メモリセル１４ａ'でクロス不良が発生していることがわかるため、非選択状態でスイッチ回路１１ａをオフ状態とするような設定をスイッチ制御回路１２の非選択状態記憶部に記憶する（ステップＳ４）。一方、ステップＳ３において、リークデータＢの方が大きい場合（Ｎｏの枝）、メモリセル１４ｂ'でクロス不良が発生していることがわかるため、非選択状態でスイッチ回路１１ｂをオフ状態とするような設定をスイッチ制御回路１２の非選択状態記憶部に記憶する（ステップＳ５）。
上記説明のように、予め実行されるスタンバイ時の電流検査の結果を用いることで、非選択状態のスイッチ回路１１ａ、１１ｂの状態を設定することが可能である。また、非選択状態記憶部は、ヒューズＦ、不揮発性メモリ３０を用いて状態を記憶するため、出荷後においてもこの設定が消滅することはない。
なお、図４のフローチャートにおいてステップＳ１の前に全てのスイッチ回路を導通状態とした第３のスタンバイ時電流の測定（ステップＳ１'）を追加することも可能である。第３のスタンバイ時電流が規格値を満足していた場合、ステップＳ１〜Ｓ５を行わずに、非選択状態におけるスイッチ回路が全て導通状態となるように設定しても良い。また、ステップＳ１'を行い、第３のスタンバイ時電流が規格値を満足するものが多ければ、テスト時間を短縮することも可能である。
ここで、ＤＲＡＭ１の動作を図５〜図７に示す模式図を参照して説明する。まず、選択状態でのＤＲＡＭ１の動作を図５（ａ）、（ｂ）に示す。図５（ａ）は、メモリセル１４ａ'に記憶された情報を読み出す場合の模式図である。図５（ａ）に示すように、この場合は、スイッチ回路１１ａがオン状態となっており、スイッチ回路１１ｂはオフ状態となっている。また、シェアード型センスアンプ１０は、電源電位ＶＤＤと接地電位ＶＳＳとに基づき動作している。これによって、シェアード型センスアンプ１０とメモリセル１４ａ'とは導通状態となり、シェアード型センスアンプ１０は、メモリセル１４ａ'の情報を読み出す。このとき、プリチャージ回路１３ａはオフ状態であり、メモリセル１４ａ'側のビット線ＢＬ、ＢＬＢにプリチャージ電圧ＨＶＤＤを供給することはない。一方、プリチャージ回路１３ｂはオン状態であり、メモリセル１４ｂ'側のビット線ＢＬ、ＢＬＢにプリチャージ電圧ＨＶＤＤを供給する。
図５（ｂ）は、メモリセル１４ｂ'に記憶された情報を読み出す場合の模式図である。図５（ｂ）に示すように、この場合は、スイッチ回路１１ａがオフ状態となっており、スイッチ回路１１ｂはオン状態となっている。また、シェアード型センスアンプ１０は、電源電位ＶＤＤと接地電位ＶＳＳとに基づき動作している。これによって、シェアード型センスアンプ１０とメモリセル１４ｂ'とは導通状態となり、シェアード型センスアンプ１０は、メモリセル１４ｂ'の情報を読み出す。このとき、プリチャージ回路１３ａはオン状態であり、メモリセル１４ａ'側のビット線ＢＬ、ＢＬＢにプリチャージ電圧ＨＶＤＤを供給する。一方、プリチャージ回路１３ｂはオフ状態であり、メモリセル１４ｂ'側のビット線ＢＬ、ＢＬＢにプリチャージ電圧ＨＶＤＤを供給しない。
図６は、非選択状態において、メモリセル１４ａ'、１４ｂ'のいずれにもクロス不良はなく、リーク電流が規格値を満たしている場合の模式図である。図６に示す例では、スイッチ回路１１ａがオン状態となり、スイッチ回路１１ｂがオフ状態となっている。また、シェアード型センスアンプ１０は、電源電位側と接地電位側とにＶＤＤ／２が供給される。これによって、シェアード型センスアンプ１０は、非選択状態となる。このとき、プリチャージ回路１３ａ、１３ｂはともにオン状態であり、ビット線ＢＬ、ＢＬＢにプリチャージ電圧ＨＶＤＤを供給する。ここで、スイッチ回路１１ａがオン状態であるため、シェアード型センスアンプ１０に接続されるビット線ＢＬ、ＢＬＢにもプリチャージ電圧ＨＶＤＤが供給される。なお、図４に示すフローチャートのステップＳ１'を追加した場合は、スイッチ回路１１ａ、１１ｂの両方が導通状態となる。
図７（ａ）は、メモリセル１４ａ'でクロス不良が発生した場合の非選択状態の模式図である。図７（ａ）に示すように、この場合は、スイッチ回路１１ａがオフ状態となっており、スイッチ回路１１ｂはオン状態となっている。また、シェアード型センスアンプ１０は、電源電位側と接地電位側とにＶＤＤ／２が供給される。これによって、シェアード型センスアンプ１０は、非選択状態となる。このとき、プリチャージ回路１３ａ、１３ｂはともにオン状態であり、ビット線ＢＬ、ＢＬＢにプリチャージ電圧ＨＶＤＤを供給する。ここで、スイッチ回路１１ｂがオン状態であるため、シェアード型センスアンプ１０に接続されるビット線ＢＬ、ＢＬＢにはスイッチ回路１１ｂを介してプリチャージ電圧ＨＶＤＤが供給される。また、メモリセル１４ａ'のクロス不良を介して流れるリーク電流は、プリチャージ回路１３ａから流出し、ビット線ＢＬ、クロス不良箇所を経由し、電荷保持電圧ＶＮＮに流入するリーク電流Ａのみである。
図７（ｂ）は、メモリセル１４ｂ'でクロス不良が発生した場合の非選択状態の模式図である。図７（ｂ）に示すように、この場合は、スイッチ回路１１ａがオン状態となっており、スイッチ回路１１ｂはオフ状態となっている。また、シェアード型センスアンプ１０は、電源電位側と接地電位側とにＶＤＤ／２が供給される。これによって、シェアード型センスアンプ１０は、非選択状態となる。このとき、プリチャージ回路１３ａ、１３ｂはともにオン状態であり、ビット線ＢＬ、ＢＬＢにプリチャージ電圧ＨＶＤＤを供給する。ここで、スイッチ回路１１ａがオン状態であるため、シェアード型センスアンプ１０に接続されるビット線ＢＬ、ＢＬＢにはスイッチ回路１１ａを介してプリチャージ電圧ＨＶＤＤが供給される。また、メモリセル１４ｂ'のクロス不良を介して流れるリーク電流は、プリチャージ回路１３ｂから流出し、ビット線ＢＬ、クロス不良箇所を経由し、電荷保持電圧ＶＮＮに流入するリーク電流Ａのみである。
ここで、選択状態と非選択状態でのスイッチ回路１１ａ、１１ｂの状態を図８に表で示す。図８に示すように、本実施の形態にかかるＤＲＡＭ１は、メモリセル１４ａ'を読み出す場合、スイッチ回路１１ａをオン状態とし、スイッチ回路１１ｂをオフ状態とする。メモリセル１４ｂ'を読み出す場合、スイッチ回路１１ａをオフ状態とし、スイッチ回路１１ｂをオン状態とする。非選択状態においてメモリセルにクロス不良がない場合、スイッチ回路１１ａ、１１ｂのいずれか一方のみをオン状態とする。非選択状態においてメモリセル１４ａ'にクロス不良がある場合、スイッチ回路１１ａをオフ状態とし、スイッチ回路１１ｂをオン状態とする。非選択状態においてメモリセル１４ｂ'にクロス不良がある場合、スイッチ回路１１ａをオン状態とし、スイッチ回路１１ｂをオフ状態とする。なお、非選択状態においてメモリセルにクロス不良がない場合、スイッチ回路１１ａ、１１ｂの両方をオン状態としても良い。
上記説明のように、本実施の形態にかかるＤＲＡＭ１は、予め実行されるスタンバイ時の電流検査に基づき、クロス不良が発生したメモリセル側のスイッチ回路を非選択状態でオフ状態とする。これによって、クロス不良が発生したメモリセルを介して流れるリーク電流は、該当するメモリセル側に接続されるプリチャージ回路からのみとなる。したがって、従来では、シェアード型センスアンプとシェアード型センスアンプに接続される２つのプリチャージ回路から流れていたリーク電流は、１つのプリチャージ回路からのみとなるため、ＤＲＡＭ１の非選択状態のメモリセルに流れるのリーク電流を削減することが可能である。
また、予め実行されるスタンバイ時の電流検査に基づき設定される非選択状態でのスイッチ回路の状態は、スイッチ制御回路内の非選択状態記憶部に不揮発性の情報として記憶されるため、出荷後においてもこの設定が変更されることはない。
一方、プリチャージ回路の電流制限素子の接続方法は、上記説明したもの以外にも考えられる。従って、プリチャージ回路の電流制限素子の接続方法を変更した変形例について説明する。図９に変形例の一例を示す。図９に示すＤＲＡＭは、プリチャージ回路１３ａ、１３ｂに共通に配線されたプリチャージ電圧ＨＶＤＤに対して、プリチャージ回路１３ａ、１３ｂが独立に電流制限素子を有するものである。この場合、シェアード型センスアンプ１０に供給される電源ＶＤＤ／２とプリチャージ電圧ＨＶＤＤとが略同電位（例えば、ＶＤＤ／２）であるためシェアード型センスアンプ１０から流出するリーク電流は流れない。従って、図９に示す変形例においても、従来のＤＲＡＭにと比較して、本発明のＤＲＡＭのリーク電流は削減される。
また、変形例の他の一例を図１０に示す。図１０に示すＤＲＡＭは、プリチャージ回路１３ａ、１３ｂに共通に配線されたプリチャージ電圧ＨＶＤＤに対して、プリチャージ回路１３ａ、１３ｂが共通の電流制限素子を有するものである。この場合、図７（ａ）に示したリーク電流Ａに加え、シェアード型センスアンプ１０から流出し、スイッチ回路１１ｂ、プリチャージ回路１３ｂを経由して、プリチャージ回路１３ａに流入するリーク電流Ｄがリーク電流として流れる。リーク電流Ｄの電流源は、シェアード型センスアンプ１０に供給される電源であり、リーク電流Ｄが流れる経路にはプリチャージ回路１３ｂが存在する。そのため、リーク電流Ｄは、従来のＤＲＡＭにおいてスイッチ回路１１ａが導通状態となっている場合に比べ小さくなる。従って、図９に示す変形例においても、従来のＤＲＡＭにと比較して、本発明のＤＲＡＭのリーク電流は削減される。
なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、非選択状態記憶部に用いられる記憶部は、上記実施の形態に限られるものではなく、大電流を印加することで遮断状態から導通状態になるツェナーザップ等を用いても良い。
本発明にかかるＤＲＡＭのレイアウトの上面図である。 本発明にかかるＤＲＡＭの回路図である。 本発明にかかるスイッチ制御回路の回路図である。 本発明にかかる非選択状態記憶部に記憶するスイッチ状態を設定するフローチャートである。 本発明にかかるＤＲＡＭの選択状態での模式図である。 本発明にかかるＤＲＡＭの非選択状態において、クロス不良がない場合の模式図である。 本発明にかかるＤＲＡＭの非選択状態において、クロス不良がある場合の模式図である。 本発明にかかるＤＲＡＭのスイッチ回路の状態を示す図である。 本発明にかかるＤＲＡＭの変形例の一例を示す模式図である。 本発明にかかるＤＲＡＭの変形例の他の一例を示す模式図である。 従来のＤＲＡＭの回路図である。 従来のＤＲＡＭのスイッチ回路の状態を示す図である。
符号の説明
１ ＤＲＡＭ
１０ シェアード型センスアンプ
１１ａ、１１ｂ スイッチ回路
１２ スイッチ制御回路
１３ａ、１３ｂ プリチャージ回路
１４ａ、１４ｂ セルアレイ
１４ａ'、１４ｂ' メモリセル
１５、１５ａ、１５ｂ ゲートドライバ
２０ 非選択状態記憶部
２１、２２ セレクタ
３０ 不揮発性メモリ
３１ 制御回路
Ｃａ、Ｃｂ コンデンサ
Ｎ１〜Ｎ４ トランジスタ
Ｎ５ａ〜Ｎ１１ａ、Ｎ５ｂ〜Ｎ１１ｂ トランジスタ
Ｐ１、Ｐ２、Ｐ３ａ、Ｐ３ｂ、Ｐ４ａ、Ｐ４ｂ トランジスタ
Ｂ、ＢＢ 出力線
ＢＬ、ＢＬＢ ビット線
ＰＤＬ プリチャージ制御線
ＴＧ、ＴＧａ、ＴＧｂ スイッチ制御信号
ＷＬ ワード線
Ｙ カラム制御信号
ＣＮＴ ロウ制御信号
Ｆ ヒューズ
ＨＶＤＤ プリチャージ電圧
Ｒ 抵抗
Ｖｂｏｏｔ 昇圧電圧
ＶＮＮ 電荷保持電圧

Claims (11)

  1. 情報を記憶する複数のメモリセルを有する第１、第２のセルアレイと、
    前記第１、第２のセルアレイのいずれか一方に選択的に接続されるセンスアンプと、
    前記第１のセルアレイ内のビット線対を所定の電位にする第１のプリチャージ回路と、
    前記第２のセルアレイ内のビット線対を所定の電位にする第２のプリチャージ回路と、
    前記センスアンプと前記第１のセルアレイとを接続する第１のスイッチ回路と、
    前記センスアンプと前記第２のセルアレイとを接続する第２のスイッチ回路と、
    前記第１、第２のスイッチ回路の導通状態を制御するスイッチ制御回路とを有し、
    前記センスアンプが前記第１、第２のセルアレイのいずれもにもアクセスを行わない非選択状態において、前記スイッチ制御回路は、予め実行されるスタンバイ時の電流検査の結果に基づき、前記第１、第２のスイッチ回路のうちいずれか一方を導通状態に制御する半導体記憶装置。
  2. 前記スイッチ制御回路は、前記予め実行されるスタンバイ時の電流検査の結果に基づき非選択状態での前記第１、第２のスイッチ回路の導通状態を記憶する非選択状態記憶部を有していることを特徴とする請求項１に記載の半導体記憶装置。
  3. 前記予め実行されるスタンバイ時の電流検査は、前記第１、第２のセルアレイについて、それぞれのスタンバイ時の電流量を測定し、前記スイッチ制御回路は、前記第１、第２のセルアレイのうちスタンバイ時の電流量が多いセルアレイと前記センスアンプとを接続するスイッチ回路を、非選択状態で遮断状態とすることを特徴とする請求項１又は２に記載の半導体記憶装置。
  4. 前記スイッチ制御回路は、前記予め実行されるスタンバイ時の電流検査においてスタンバイ時の電流量が所定の値よりも小さい場合は、非選択状態で前記第１、第２のスイッチ回路をいずれも導通状態とすることを特徴とする請求項１乃至３のいずれか１項に記載の半導体記憶装置。
  5. 前記第１、第２のプリチャージ回路は、電流制限素子を介して第１の電源に接続されることを特徴とする請求項１乃至４のいずれか１項に記載の半導体記憶装置。
  6. 前記第１、第２のプリチャージ回路は、それぞれ電流制限素子を有し、前記電流制限素子を介して前記第１、第２のプリチャージ回路とに対して共通に配線される第１の電源に接続されることを特徴とする請求項１乃至４のいずれか１項に記載の半導体記憶装置。
  7. 前記第１、第２のプリチャージ回路は、それぞれ電流制限素子を有し、前記電流制限素子を介して前記第１、第２のプリチャージ回路のそれぞれに対応して配線される第１の電源に接続されることを特徴とする請求項１乃至４のいずれか１項に記載の半導体記憶装置。
  8. 前記非選択状態記憶部は、ヒューズを有していることを特徴とする請求項２に記載の半導体記憶装置。
  9. 前記非選択状態記憶部は、不揮発性メモリを有していることを特徴とする請求項２に記載の半導体記憶装置。
  10. センスアンプと第１のセルアレイとを接続する第１のスイッチ回路と、前記センスアンプと第２のセルアレイとを接続する第２のスイッチ回路と、前記センスアンプが前記第１、第２のセルアレイのいずれもにもアクセスを行わない非選択状態での前記第１、第２のスイッチ回路の状態を記憶する非選択状態記憶部とを有する半導体記憶装置のテスト方法であって、
    前記第１のスイッチ回路を導通状態とし、前記第２のスイッチ回路を非導通状態として第１のスタンバイ時電流を測定し、
    前記第２のスイッチ回路を非導通状態とし、前記第２のスイッチ回路を導通状態として第２のスタンバイ時電流を測定し、
    前記第１のスタンバイ時電流と前記第２のスタンバイ時電流とのうち電流量が少ない測定結果が得られた条件のスイッチ回路の状態を前記非選択状態記憶部に記憶する半導体記憶装置のテスト方法。
  11. 前記半導体記憶装置のテスト方法は、さらに前記第１、第２のスイッチ回路を導通状態として第３のスタンバイ時電流を測定し、前記第３のスタンバイ時電流が所定の電流量よりも小さい場合、前記第１、第２のスタンバイ時電流の測定を行わないことを特徴とする請求項１０に記載の半導体記憶装置のテスト方法。
JP2006082519A 2006-03-24 2006-03-24 半導体記憶装置 Expired - Fee Related JP4833704B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2006082519A JP4833704B2 (ja) 2006-03-24 2006-03-24 半導体記憶装置
US11/723,830 US7489576B2 (en) 2006-03-24 2007-03-22 Semiconductor storage device
CN2007100893976A CN101042931B (zh) 2006-03-24 2007-03-23 半导体存储装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2006082519A JP4833704B2 (ja) 2006-03-24 2006-03-24 半導体記憶装置

Publications (2)

Publication Number Publication Date
JP2007257768A JP2007257768A (ja) 2007-10-04
JP4833704B2 true JP4833704B2 (ja) 2011-12-07

Family

ID=38533215

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2006082519A Expired - Fee Related JP4833704B2 (ja) 2006-03-24 2006-03-24 半導体記憶装置

Country Status (3)

Country Link
US (1) US7489576B2 (ja)
JP (1) JP4833704B2 (ja)
CN (1) CN101042931B (ja)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100871083B1 (ko) * 2007-02-27 2008-11-28 삼성전자주식회사 입출력 센스앰프를 구비하는 반도체 메모리 장치의레이아웃 구조
KR100878315B1 (ko) * 2007-08-14 2009-01-14 주식회사 하이닉스반도체 반도체 집적회로
US8107305B2 (en) * 2009-06-25 2012-01-31 Micron Technology, Inc. Integrated circuit memory operation apparatus and methods
US7995410B2 (en) * 2009-06-26 2011-08-09 Apple Inc. Leakage and NBTI reduction technique for memory
US8320209B2 (en) * 2010-05-05 2012-11-27 Stmicroelectronics International N.V. Sense amplifier using reference signal through standard MOS and DRAM capacitor
US8238141B2 (en) 2010-08-09 2012-08-07 Taiwan Semiconductor Manufacturing Company, Ltd. VSS-sensing amplifier
CN105741874B (zh) * 2014-12-08 2019-10-25 中芯国际集成电路制造(上海)有限公司 用于快闪存储器的双位线读出电路和读出方法
KR102292233B1 (ko) 2015-02-13 2021-08-24 삼성전자주식회사 메모리 장치, 이를 포함하는 메모리 모듈, 및 메모리 시스템
US10665595B2 (en) 2017-08-30 2020-05-26 Taiwan Semiconductor Manufacturing Co., Ltd. Metal isolation testing in the context of memory cells

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08190790A (ja) * 1995-01-06 1996-07-23 Hitachi Ltd 半導体記憶装置
US5499211A (en) * 1995-03-13 1996-03-12 International Business Machines Corporation Bit-line precharge current limiter for CMOS dynamic memories
JP3399787B2 (ja) * 1997-06-27 2003-04-21 富士通株式会社 半導体記憶装置
US6046924A (en) * 1998-06-19 2000-04-04 Kabushiki Kaisha Toshiba Semiconductor memory device having a sense amplifier region formed in a triple-well structure
JP3225505B2 (ja) * 1998-07-28 2001-11-05 日本電気株式会社 半導体メモリ
JP2000182374A (ja) * 1998-12-17 2000-06-30 Toshiba Corp ダイナミック型半導体メモリ
JP2000187985A (ja) * 1998-12-24 2000-07-04 Hitachi Ltd 半導体記憶装置
KR100439037B1 (ko) * 2002-08-06 2004-07-03 삼성전자주식회사 반도체 메모리 장치의 비트 라인 프리차지 회로
US7333378B2 (en) * 2002-09-18 2008-02-19 Samsung Electronics Co., Ltd Memory device that recycles a signal charge
JP2004234729A (ja) * 2003-01-29 2004-08-19 Renesas Technology Corp 半導体記憶装置
JP2005243158A (ja) * 2004-02-27 2005-09-08 Elpida Memory Inc ダイナミック型半導体記憶装置
JP4851189B2 (ja) * 2006-01-11 2012-01-11 エルピーダメモリ株式会社 半導体記憶装置及びそのテスト方法

Also Published As

Publication number Publication date
US20070223297A1 (en) 2007-09-27
CN101042931B (zh) 2012-06-13
CN101042931A (zh) 2007-09-26
US7489576B2 (en) 2009-02-10
JP2007257768A (ja) 2007-10-04

Similar Documents

Publication Publication Date Title
JP4833704B2 (ja) 半導体記憶装置
US9666306B2 (en) Semiconductor device having hierarchically structured bit lines
US7471579B2 (en) Semiconductor memory and test method for the same
US8964494B2 (en) memories and methods for repair in open digit memory architectures
US8958258B2 (en) Semiconductor device and test method thereof
JP2012230757A (ja) 低電圧用半導体メモリ装置の駆動方法
US7492648B2 (en) Reducing leakage current in memory device using bitline isolation
JP2013004151A (ja) 半導体記憶装置
JP2010244615A (ja) 半導体装置及び半導体装置の書き込み制御方法
JPH1186587A (ja) 半導体記憶装置
JP2005243158A (ja) ダイナミック型半導体記憶装置
US7697354B2 (en) Integrated circuit memory device responsive to word line/bit line short-circuit
US8737118B2 (en) Semiconductor memory device and test method therefor
JP2001344995A (ja) 半導体記憶装置およびその検査方法
US20100165764A1 (en) Memory device with reduced current leakage
US20070253264A1 (en) Integrated Semiconductor Memory with a Test Function and Method for Testing an Integrated Semiconductor Memory
US10964404B2 (en) Semiconductor device
JP5442562B2 (ja) 半導体記憶装置
US10049765B2 (en) Dynamic random access memory having e-fuses used as capacitors coupled to latches
US20110096616A1 (en) Sense amplifier circuit to enable speeding-up of readout of information from memory cells
JP3106686B2 (ja) 半導体記憶装置
US20130294137A1 (en) Semiconductor device having bit line hierarchically structured
KR100871964B1 (ko) 반도체 소자의 테스트 장치 및 방법
JP2013225371A (ja) 半導体記憶装置及びその検査方法
JP2009070558A (ja) ダイナミック型半導体記憶装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20090213

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20110906

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20110913

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20110922

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140930

Year of fee payment: 3

LAPS Cancellation because of no payment of annual fees