JP2000077628A - 半導体記憶装置 - Google Patents
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- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
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- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/50—Peripheral circuit region structures
Abstract
(57)【要約】
【課題】 ウェル構造を単純化するとともに、チップ面
積の有効利用を可能としたＤＲＡＭを提供する。 【解決手段】 サブセルアレイＭＣＡ１，ＭＣＡ２はそ
れぞれ、ｐ型ウェルＰＷＣ１，ＰＷＣ２に形成される。
これらの間に配置されるセンスアンプ回路領域ＳＡは、
ｐ型ウェルＰＷＣ１，ＰＷＣ２とは分離されたｐ型ウェ
ルＰＷ１と、これらのｐ型ウェル間の分離用のｎ型ウェ
ルＮＷＢ１，ＮＷＢ２の３つのウェルにより構成され
る。ｐ型ウェルＰＷ１にＮＭＯＳセンスアンプＮＳＡが
配置され、一方のｎ型ウェルＮＷＢ１にＰＭＯＳセンス
アンプＰＳＡと切り替えスイッチ回路Ｐｈｉｔ１が配置
され、他方のｎ型ウェルＮＷＢ２にビット線イコライズ
回路ＥＱＬと切り替えスイッチ回路Ｐｈｉｔ２が配置さ
れる。
積の有効利用を可能としたＤＲＡＭを提供する。 【解決手段】 サブセルアレイＭＣＡ１，ＭＣＡ２はそ
れぞれ、ｐ型ウェルＰＷＣ１，ＰＷＣ２に形成される。
これらの間に配置されるセンスアンプ回路領域ＳＡは、
ｐ型ウェルＰＷＣ１，ＰＷＣ２とは分離されたｐ型ウェ
ルＰＷ１と、これらのｐ型ウェル間の分離用のｎ型ウェ
ルＮＷＢ１，ＮＷＢ２の３つのウェルにより構成され
る。ｐ型ウェルＰＷ１にＮＭＯＳセンスアンプＮＳＡが
配置され、一方のｎ型ウェルＮＷＢ１にＰＭＯＳセンス
アンプＰＳＡと切り替えスイッチ回路Ｐｈｉｔ１が配置
され、他方のｎ型ウェルＮＷＢ２にビット線イコライズ
回路ＥＱＬと切り替えスイッチ回路Ｐｈｉｔ２が配置さ
れる。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体記憶装置
のウェル構造に関する。
のウェル構造に関する。
【０００２】
【従来の技術】半導体記憶装置、例えばＤＲＡＭのメモ
リセルアレイは通常、複数のブロック又はサブセルアレ
イに分割され、それぞれのサブセルアレイに複数のメモ
リセルが配列形成される。隣接する２個のサブセルアレ
イの間にそれぞれ１個のセンスアンプを挿入して構成さ
れた共有センスアンプ方式のＤＲＡＭでは、各々２個の
隣接するサブセルアレイのビット線に対して共有センス
アンプが選択的に接続される。この種のＤＲＡＭにおい
て、隣接する２個のサブセルアレイの間にあってセンス
アンプ回路を主体とする回路が形成される領域を以下の
説明ではセンスアンプ回路領域という。図１は、その様
な従来のＤＲＡＭのセンスアンプ回路領域のウェル構造
を示している。図において、ビット線方向に隣接する二
つのサブセルアレイＭＣＡ１，ＭＣＡ２は、ｐ型シリコ
ン基板Ｐｓｕｂに形成されたｐ型ウェルＰＷＣ１，ＰＷ
Ｃ２中に形成される。センスアンプ回路領域ＳＡには、
ｎ型ウェルＮＷ１とこれを挟んで配置された２個のｐ型
ウェルＰＷ１，ＰＷ２を有する。サブセルアレイＭＣＡ
１，ＭＣＡ２が形成されるｐ型ウェルＰＷＣ１，ＰＷＣ
２は、ｐ型基板Ｐｓｕｂ及びセンスアンプ回路領域ＳＡ
のｐ型ウェルＰＷ１，ＰＷ２から分離するために、夫々
ｎ型ウェルＮＷＢ１，ＮＷＢ２内に形成されている。
リセルアレイは通常、複数のブロック又はサブセルアレ
イに分割され、それぞれのサブセルアレイに複数のメモ
リセルが配列形成される。隣接する２個のサブセルアレ
イの間にそれぞれ１個のセンスアンプを挿入して構成さ
れた共有センスアンプ方式のＤＲＡＭでは、各々２個の
隣接するサブセルアレイのビット線に対して共有センス
アンプが選択的に接続される。この種のＤＲＡＭにおい
て、隣接する２個のサブセルアレイの間にあってセンス
アンプ回路を主体とする回路が形成される領域を以下の
説明ではセンスアンプ回路領域という。図１は、その様
な従来のＤＲＡＭのセンスアンプ回路領域のウェル構造
を示している。図において、ビット線方向に隣接する二
つのサブセルアレイＭＣＡ１，ＭＣＡ２は、ｐ型シリコ
ン基板Ｐｓｕｂに形成されたｐ型ウェルＰＷＣ１，ＰＷ
Ｃ２中に形成される。センスアンプ回路領域ＳＡには、
ｎ型ウェルＮＷ１とこれを挟んで配置された２個のｐ型
ウェルＰＷ１，ＰＷ２を有する。サブセルアレイＭＣＡ
１，ＭＣＡ２が形成されるｐ型ウェルＰＷＣ１，ＰＷＣ
２は、ｐ型基板Ｐｓｕｂ及びセンスアンプ回路領域ＳＡ
のｐ型ウェルＰＷ１，ＰＷ２から分離するために、夫々
ｎ型ウェルＮＷＢ１，ＮＷＢ２内に形成されている。
【０００３】ｐ型ウェルＰＷＣ１，ＰＷＣ２の分離のた
めにｎ型ウェルＮＷＢ１，ＮＷＢ２が設けられる理由
は、一般にサブセルアレイＭＣＡ１，ＭＣＡ２が形成さ
れるｐ型ウェルＰＷＣ１，ＰＷＣ２と、センスアンプ回
路領域ＳＡのｐ型ウェルＰＷ１，ＰＷ２とを異なる電位
に設定する必要があるためである。具体的には、前者
は、電荷保持特性の改善やメモリセル接合容量低減のた
めに一般に負電位に設定され、後者は接地電位とされ
る。このため図１に示したように、基板構造としてｐ型
シリコン基板を用いた３重ウェル構造とするのが一般的
である。図２は、図１に示すウェル構造の基板に配置さ
れる回路構成を示している。サブセルアレイＭＣＡ１，
ＭＣＡ２には、ビット線対ＢＬ１，ｂＢＬ１、ＢＬ２，
ｂＢＬ２とワード線ＷＬ１、ＷＬ２，ＷＬ３，ＷＬ４が
直交して配置され、それらの各交差部にダイナミック型
メモリセルＭＣが配置される。センスアンプ回路ＳＡ
は、ＮＭＯＳトランジスタを用いたフリップフロップ型
センスアンプ（以下、ＮＭＯＳセンスアンプという）Ｎ
ＳＡと、ＰＭＯＳトランジスタを用いたフリップフロッ
プ型センスアンプ（以下、ＰＭＯＳセンスアンプとい
う）ＰＳＡとから構成される。ＮＭＯＳセンスアンプＮ
ＳＡは、ｐ型ウェルＰＷ２に、ＰＭＯＳセンスアンプＰ
ＳＡはｎ型ウェルＮＷ１にそれぞれ形成される。さらに
ｐ型ウェルＰＷ２には、ＮＭＯＳセンスアンプＮＳＡと
共に、カラム選択ゲートＤＱＧが設けられる。またｎ型
ウェルＰＷ１には、ビット線イコライズ回路ＥＱＬが配
置される。ｐ型ウェルＰＷ１，ＰＷ２のそれぞれサブセ
ルアレイＭＣＡ１，ＭＣＡ２に最も近い部分にはそれぞ
れ、サブセルアレイＭＣＡ１，ＭＣＡ２のビット線対
（ＢＬ１，ｂＢＬ１），（ＢＬ２，ｂＢＬ２）と、セン
スアンプ回路領域ＳＡのビット線対ＢＬ１２，ｂＢＬ１
２との接続、非接続を切り替えるための切り替えスイッ
チ回路Ｐｈｉｔ１，Ｐｈｉｔ２が設けられる。
めにｎ型ウェルＮＷＢ１，ＮＷＢ２が設けられる理由
は、一般にサブセルアレイＭＣＡ１，ＭＣＡ２が形成さ
れるｐ型ウェルＰＷＣ１，ＰＷＣ２と、センスアンプ回
路領域ＳＡのｐ型ウェルＰＷ１，ＰＷ２とを異なる電位
に設定する必要があるためである。具体的には、前者
は、電荷保持特性の改善やメモリセル接合容量低減のた
めに一般に負電位に設定され、後者は接地電位とされ
る。このため図１に示したように、基板構造としてｐ型
シリコン基板を用いた３重ウェル構造とするのが一般的
である。図２は、図１に示すウェル構造の基板に配置さ
れる回路構成を示している。サブセルアレイＭＣＡ１，
ＭＣＡ２には、ビット線対ＢＬ１，ｂＢＬ１、ＢＬ２，
ｂＢＬ２とワード線ＷＬ１、ＷＬ２，ＷＬ３，ＷＬ４が
直交して配置され、それらの各交差部にダイナミック型
メモリセルＭＣが配置される。センスアンプ回路ＳＡ
は、ＮＭＯＳトランジスタを用いたフリップフロップ型
センスアンプ（以下、ＮＭＯＳセンスアンプという）Ｎ
ＳＡと、ＰＭＯＳトランジスタを用いたフリップフロッ
プ型センスアンプ（以下、ＰＭＯＳセンスアンプとい
う）ＰＳＡとから構成される。ＮＭＯＳセンスアンプＮ
ＳＡは、ｐ型ウェルＰＷ２に、ＰＭＯＳセンスアンプＰ
ＳＡはｎ型ウェルＮＷ１にそれぞれ形成される。さらに
ｐ型ウェルＰＷ２には、ＮＭＯＳセンスアンプＮＳＡと
共に、カラム選択ゲートＤＱＧが設けられる。またｎ型
ウェルＰＷ１には、ビット線イコライズ回路ＥＱＬが配
置される。ｐ型ウェルＰＷ１，ＰＷ２のそれぞれサブセ
ルアレイＭＣＡ１，ＭＣＡ２に最も近い部分にはそれぞ
れ、サブセルアレイＭＣＡ１，ＭＣＡ２のビット線対
（ＢＬ１，ｂＢＬ１），（ＢＬ２，ｂＢＬ２）と、セン
スアンプ回路領域ＳＡのビット線対ＢＬ１２，ｂＢＬ１
２との接続、非接続を切り替えるための切り替えスイッ
チ回路Ｐｈｉｔ１，Ｐｈｉｔ２が設けられる。
【０００４】通常、センスアンプ回路領域ＳＡにおい
て、ＰＭＯＳトランジスタが用いられるのはＰＭＯＳセ
ンスアンプＰＳＡのみである。それ以外のビット線イコ
ライズ回路ＥＱＬ、切り替えスイッチ回路Ｐｈｉｔ１，
Ｐｈｉｔ２、カラム選択ゲートＤＱＧ、ＮＭＯＳセンス
アンプＮＳＡにはＮＭＯＳトランジスタが用いられる。
従って、サブセルアレイＭＣＡ１，ＭＣＡ２のウェル領
域を分離するために設けられたｎ型ウェルＮＷＢ１，Ｎ
ＷＢ２には素子が形成されない。
て、ＰＭＯＳトランジスタが用いられるのはＰＭＯＳセ
ンスアンプＰＳＡのみである。それ以外のビット線イコ
ライズ回路ＥＱＬ、切り替えスイッチ回路Ｐｈｉｔ１，
Ｐｈｉｔ２、カラム選択ゲートＤＱＧ、ＮＭＯＳセンス
アンプＮＳＡにはＮＭＯＳトランジスタが用いられる。
従って、サブセルアレイＭＣＡ１，ＭＣＡ２のウェル領
域を分離するために設けられたｎ型ウェルＮＷＢ１，Ｎ
ＷＢ２には素子が形成されない。
【０００５】
【発明が解決しようとする課題】このように、従来の半
導体記憶装置では、個々のサブセルアレイ領域のｐ型ウ
ェルを他のｐ型ウェルから分離するために用いられる複
数のｎ型ウェルには素子が形成されないため、その面積
が無駄になる。特にメモリセルアレイの分割数が多くな
る程、ウェル分離に要する面積が大きくなり、これがチ
ップ面積の有効利用を妨げている。この発明は、上記事
情を考慮してなされたもので、ウェル構造を単純化する
と共に、チップ面積の有効利用を可能とした半導体記憶
装置を提供することを目的とする。
導体記憶装置では、個々のサブセルアレイ領域のｐ型ウ
ェルを他のｐ型ウェルから分離するために用いられる複
数のｎ型ウェルには素子が形成されないため、その面積
が無駄になる。特にメモリセルアレイの分割数が多くな
る程、ウェル分離に要する面積が大きくなり、これがチ
ップ面積の有効利用を妨げている。この発明は、上記事
情を考慮してなされたもので、ウェル構造を単純化する
と共に、チップ面積の有効利用を可能とした半導体記憶
装置を提供することを目的とする。
【０００６】
【課題を解決するための手段】この発明は、メモリセル
アレイが複数のサブセルアレイに分割され、隣接するサ
ブセルアレイの間にセンスアンプ回路が配置される半導
体記憶装置において、センスアンプ回路の形成領域を挟
んで配置される第１及び第２のサブセルアレイがそれぞ
れ第１及び第２の一導電型ウェルに形成され、前記セン
スアンプ回路の形成領域は、前記第１及び第２の一導電
型ウェルの間にこれらと分離されて配置された第３の一
導電型ウェルと、第１及び第２の一導電型ウェルと第３
の一導電型ウェルの間にそれぞれ配置された第１及び第
２の反対導電型ウェルとから構成されていることを特徴
とする。この発明において例えば、センスアンプ回路
は、前記第３の一導電型ウェルに第２導電チャネルＭＯ
Ｓトランジスタにより形成された第１のセンスアンプ
と、前記第１，第２の反対導電型ウェルの少なくとも一
方に第１導電チャネルＭＯＳトランジスタにより形成さ
れた第２のセンスアンプとから構成される。また、セン
スアンプ回路と第１及び第２のサブセルアレイとの接
続，非接続を切り替えるための二つの切り替えスイッチ
回路は、前記第１及び第２の反対導電型ウェルにそれぞ
れ第１導電チャネルＭＯＳトランジスタを用いて形成さ
れ、或いは前記第３の一導電型ウェルの前記第１のセン
スアンプの外側にそれぞれ、第２導電チャネルＭＯＳト
ランジスタを用いて形成される。
アレイが複数のサブセルアレイに分割され、隣接するサ
ブセルアレイの間にセンスアンプ回路が配置される半導
体記憶装置において、センスアンプ回路の形成領域を挟
んで配置される第１及び第２のサブセルアレイがそれぞ
れ第１及び第２の一導電型ウェルに形成され、前記セン
スアンプ回路の形成領域は、前記第１及び第２の一導電
型ウェルの間にこれらと分離されて配置された第３の一
導電型ウェルと、第１及び第２の一導電型ウェルと第３
の一導電型ウェルの間にそれぞれ配置された第１及び第
２の反対導電型ウェルとから構成されていることを特徴
とする。この発明において例えば、センスアンプ回路
は、前記第３の一導電型ウェルに第２導電チャネルＭＯ
Ｓトランジスタにより形成された第１のセンスアンプ
と、前記第１，第２の反対導電型ウェルの少なくとも一
方に第１導電チャネルＭＯＳトランジスタにより形成さ
れた第２のセンスアンプとから構成される。また、セン
スアンプ回路と第１及び第２のサブセルアレイとの接
続，非接続を切り替えるための二つの切り替えスイッチ
回路は、前記第１及び第２の反対導電型ウェルにそれぞ
れ第１導電チャネルＭＯＳトランジスタを用いて形成さ
れ、或いは前記第３の一導電型ウェルの前記第１のセン
スアンプの外側にそれぞれ、第２導電チャネルＭＯＳト
ランジスタを用いて形成される。
【０００７】切り替えスイッチ回路とセンスアンプ回路
の配置関係については、例えば第１，第２のセンスアン
プ共に、切り替えスイッチ回路に挟まれて配置される。
この場合、センスアンプ回路は、第１，第２のセンスア
ンプ共に、隣接するサブセルアレイで共有される。或い
は、センスアンプ回路のうち第１のセンスアンプについ
てのみ、切り替えスイッチ回路の間に挟まれた領域に配
置して、隣接するサブセルアレイで共有としてもよい。
この場合、第２のセンスアンプについては切り替えスイ
ッチ回路の外側、即ち切り替えスイッチ回路と対応する
サブセルアレイの間にそれぞれ一つずつ配置される。ビ
ット線イコライズ回路は、前記切り替えスイッチ回路に
挟まれた領域の、前記第１，第２の反対導電型ウェル、
及び第３の一導電型ウェルのいずれかに配置されてい
る。前記切り替えスイッチ回路がノーマリ・オフで動作
する場合には、各切り替えスイッチ回路と対応するサブ
セルアレイの間にそれぞれ、別のビット線イコライズ回
路が配置される。ビット線イコライズ回路は、基本的
に、イコライズ用信号線によりゲートが駆動されてプリ
チャージ電源線の電位をビット線対に転送する一対のプ
リチャージ用ＭＯＳトランジスタと、前記イコライズ用
信号線によりゲートが駆動されて前記ビット線対を短絡
するイコライズ用ＭＯＳトランジスタとから構成され
る。短絡不良のビット線に対するプリチャージ用電源の
短絡を防止するためには、ビット線イコライズ回路は、
前記プリチャージ用ＭＯＳトランジスタと前記プリチャ
ージ電源線との間に電流制限用ＭＯＳトランジスタを介
在させる。
の配置関係については、例えば第１，第２のセンスアン
プ共に、切り替えスイッチ回路に挟まれて配置される。
この場合、センスアンプ回路は、第１，第２のセンスア
ンプ共に、隣接するサブセルアレイで共有される。或い
は、センスアンプ回路のうち第１のセンスアンプについ
てのみ、切り替えスイッチ回路の間に挟まれた領域に配
置して、隣接するサブセルアレイで共有としてもよい。
この場合、第２のセンスアンプについては切り替えスイ
ッチ回路の外側、即ち切り替えスイッチ回路と対応する
サブセルアレイの間にそれぞれ一つずつ配置される。ビ
ット線イコライズ回路は、前記切り替えスイッチ回路に
挟まれた領域の、前記第１，第２の反対導電型ウェル、
及び第３の一導電型ウェルのいずれかに配置されてい
る。前記切り替えスイッチ回路がノーマリ・オフで動作
する場合には、各切り替えスイッチ回路と対応するサブ
セルアレイの間にそれぞれ、別のビット線イコライズ回
路が配置される。ビット線イコライズ回路は、基本的
に、イコライズ用信号線によりゲートが駆動されてプリ
チャージ電源線の電位をビット線対に転送する一対のプ
リチャージ用ＭＯＳトランジスタと、前記イコライズ用
信号線によりゲートが駆動されて前記ビット線対を短絡
するイコライズ用ＭＯＳトランジスタとから構成され
る。短絡不良のビット線に対するプリチャージ用電源の
短絡を防止するためには、ビット線イコライズ回路は、
前記プリチャージ用ＭＯＳトランジスタと前記プリチャ
ージ電源線との間に電流制限用ＭＯＳトランジスタを介
在させる。
【０００８】この発明においては、隣接する二つのサブ
セルアレイの間のセンスアンプ回路領域には、３つのウ
ェルが配置される。即ち、第１，第２のサブセルアレイ
が形成される第１及び第２の一導電型ウェルとは分離さ
れた第３の一導電型ウェルと、これらを互いに分離する
ための第１及び第２の二つの反対導電型ウェルである。
そしてこれらの３つのウェルを全て利用して、センスア
ンプ回路のほか、ビット線イコライズ回路、切り替えス
イッチ回路等を配置する。言い換えれば、この発明にお
いては、サブセルアレイ領域の一導電型ウェルを分離す
るために必要とされる反対導電型ウェルをも、素子領域
として利用する。これにより、ウェル構造が簡単にな
り、半導体記憶装置のチップ面積の有効利用が図られ
る。特に、サブセルアレイの分割数が多い大規模ＤＲＡ
Ｍにおいて有効である。
セルアレイの間のセンスアンプ回路領域には、３つのウ
ェルが配置される。即ち、第１，第２のサブセルアレイ
が形成される第１及び第２の一導電型ウェルとは分離さ
れた第３の一導電型ウェルと、これらを互いに分離する
ための第１及び第２の二つの反対導電型ウェルである。
そしてこれらの３つのウェルを全て利用して、センスア
ンプ回路のほか、ビット線イコライズ回路、切り替えス
イッチ回路等を配置する。言い換えれば、この発明にお
いては、サブセルアレイ領域の一導電型ウェルを分離す
るために必要とされる反対導電型ウェルをも、素子領域
として利用する。これにより、ウェル構造が簡単にな
り、半導体記憶装置のチップ面積の有効利用が図られ
る。特に、サブセルアレイの分割数が多い大規模ＤＲＡ
Ｍにおいて有効である。
【０００９】
【発明の実施の形態】以下、図面を参照して、この発明
の実施の形態を説明する。なお、ここでは半導体記憶装
置としてＤＲＡＭを挙げて説明するが、本発明の適用は
これに限られない。図３は、この発明が適用されるＤＲ
ＡＭの要部ブロック構成を示している。ＤＲＡＭは、メ
モリセルアレイ１、外部アドレスＡＤＲを取り込むアド
レスバッファ２、取り込んだアドレスをデコードしてワ
ード線及びビット線選択を行うロウデコーダ３及びカラ
ムデコーダ４、メモリセルデータを外部入出力端子Ｉ／
Ｏに取り出すためのデータバッファ５を有する。図示の
ようにメモリセルアレイ１は、複数のサブセルアレイＭ
ＣＡ１，ＭＣＡ２，…，ＭＣＡｎに分割されている。こ
の実施の形態のＤＲＡＭは共有センスアンプ方式であっ
て、各サブセルアレイＭＣＡの間がセンスアンプ回路領
域ＳＡとなる。図４〜図６は、図３のメモリセルアレイ
１におけるビット線方向に隣接する二つのサブセルアレ
イイＭＣＡ１，ＭＣＡ２とこれらの間のセンスアンプ回
路領域ＳＡの部分（図３に破線で示す領域Ａ）に着目し
たビット線方向のウェル断面構造の３つの例を示してい
る。なお以下の実施の形態は全て、一導電型としてｐ
型、反対導電型としてｎ型を用いている。
の実施の形態を説明する。なお、ここでは半導体記憶装
置としてＤＲＡＭを挙げて説明するが、本発明の適用は
これに限られない。図３は、この発明が適用されるＤＲ
ＡＭの要部ブロック構成を示している。ＤＲＡＭは、メ
モリセルアレイ１、外部アドレスＡＤＲを取り込むアド
レスバッファ２、取り込んだアドレスをデコードしてワ
ード線及びビット線選択を行うロウデコーダ３及びカラ
ムデコーダ４、メモリセルデータを外部入出力端子Ｉ／
Ｏに取り出すためのデータバッファ５を有する。図示の
ようにメモリセルアレイ１は、複数のサブセルアレイＭ
ＣＡ１，ＭＣＡ２，…，ＭＣＡｎに分割されている。こ
の実施の形態のＤＲＡＭは共有センスアンプ方式であっ
て、各サブセルアレイＭＣＡの間がセンスアンプ回路領
域ＳＡとなる。図４〜図６は、図３のメモリセルアレイ
１におけるビット線方向に隣接する二つのサブセルアレ
イイＭＣＡ１，ＭＣＡ２とこれらの間のセンスアンプ回
路領域ＳＡの部分（図３に破線で示す領域Ａ）に着目し
たビット線方向のウェル断面構造の３つの例を示してい
る。なお以下の実施の形態は全て、一導電型としてｐ
型、反対導電型としてｎ型を用いている。
【００１０】図４は、ｎ型シリコン基板Ｎｓｕｂを用い
て、第１，第２のサブセルアレイＭＣＡ１，ＭＣＡ２の
領域にそれぞれ、第１，第２のｐ型ウェルＰＷＣ１，Ｐ
ＷＣ２が形成されている。これらのｐ型ウェルＰＷＣ
１，ＰＷＣ２の間のセンスアンプ回路領域ＳＡには、ｐ
型ウェルＰＷＣ１，ＰＷＣ２とは分離された第３のｐ型
ウェルＰＷ１と、これらのｐ型ウェルＰＷＣ１，ＰＷＣ
２，ＰＷ１の間に配置された第１及び第２のｎ型ウェル
ＮＷＢ１，ＮＷＢ２とが夫々ほぼ同じ深さのウエルとし
て形成されている。図５の例は、ｐ型シリコン基板Ｐｓ
ｕｂを用いた場合のウェル構造である。サブセルアレイ
ＭＣＡ１，ＭＣＡ２のｐ型ウェルＰＷＣ１，ＰＷＣ２
と、これらを取り囲むｎ型ウェルＮＷＢ１，ＮＷＢ２と
は二重拡散により形成される。ｎ型ウェルＮＷＢ１，Ｎ
ＷＢ２の間にｐ型ウェルＰＷ１が形成されている。これ
によりｐ型ウェルＰＷＣ１，ＰＷＣ２は、ｐ型ウェルＰ
Ｗ１と分離される。サブセルアレイＭＣＡ１，ＭＣＡ２
の領域は、ｐ型基板Ｐｓｕｂ、ｎ型ウェル（ＮＷＢ１，
ＮＷＢ２）及びｐ型ウェル（ＰＷＣ１，ＰＷＣ２）の３
重ウェル構造となる。図６の例は、図５の例の変形例で
ある。ｐ型ウェルＰＷＣ１，ＰＷＣ２の直下に予めｎ型
不純物を高加速エネルギーイオン注入により打ち込ん
で、ｎ型ウェルＮＷＭ１，ＮＷＭ２が形成される。これ
らのｎ型ウェルＮＷＭ１，ＮＷＭ２の上にｐ型ウェルＰ
ＷＣ１，ＰＷＣ２が形成される。更に、ｐ型ウェルＰＷ
Ｃ１，ＰＷＣ２の側面を覆うようにｎ型ウェルＮＷＢ
１，ＮＷＢ２が形成される。
て、第１，第２のサブセルアレイＭＣＡ１，ＭＣＡ２の
領域にそれぞれ、第１，第２のｐ型ウェルＰＷＣ１，Ｐ
ＷＣ２が形成されている。これらのｐ型ウェルＰＷＣ
１，ＰＷＣ２の間のセンスアンプ回路領域ＳＡには、ｐ
型ウェルＰＷＣ１，ＰＷＣ２とは分離された第３のｐ型
ウェルＰＷ１と、これらのｐ型ウェルＰＷＣ１，ＰＷＣ
２，ＰＷ１の間に配置された第１及び第２のｎ型ウェル
ＮＷＢ１，ＮＷＢ２とが夫々ほぼ同じ深さのウエルとし
て形成されている。図５の例は、ｐ型シリコン基板Ｐｓ
ｕｂを用いた場合のウェル構造である。サブセルアレイ
ＭＣＡ１，ＭＣＡ２のｐ型ウェルＰＷＣ１，ＰＷＣ２
と、これらを取り囲むｎ型ウェルＮＷＢ１，ＮＷＢ２と
は二重拡散により形成される。ｎ型ウェルＮＷＢ１，Ｎ
ＷＢ２の間にｐ型ウェルＰＷ１が形成されている。これ
によりｐ型ウェルＰＷＣ１，ＰＷＣ２は、ｐ型ウェルＰ
Ｗ１と分離される。サブセルアレイＭＣＡ１，ＭＣＡ２
の領域は、ｐ型基板Ｐｓｕｂ、ｎ型ウェル（ＮＷＢ１，
ＮＷＢ２）及びｐ型ウェル（ＰＷＣ１，ＰＷＣ２）の３
重ウェル構造となる。図６の例は、図５の例の変形例で
ある。ｐ型ウェルＰＷＣ１，ＰＷＣ２の直下に予めｎ型
不純物を高加速エネルギーイオン注入により打ち込ん
で、ｎ型ウェルＮＷＭ１，ＮＷＭ２が形成される。これ
らのｎ型ウェルＮＷＭ１，ＮＷＭ２の上にｐ型ウェルＰ
ＷＣ１，ＰＷＣ２が形成される。更に、ｐ型ウェルＰＷ
Ｃ１，ＰＷＣ２の側面を覆うようにｎ型ウェルＮＷＢ
１，ＮＷＢ２が形成される。
【００１１】図７は、以上のようなＰ型のサブセルアレ
イ領域ＰＷＣ１，ＰＷＣ２の間にビット線方向に順次配
置された図４乃至図６に示したＮ型−Ｐ型−Ｎ型のウェ
ル構造を持つセンスアンプ回路領域ＳＡに形成される具
体的な回路構成を示している。これらのウエルの配置順
序は、図４−図６に示した通りすべて同じであるから、
以下の説明はこれらのいずれのウエル構成にも適用でき
る。 サブセルアレイＭＣＡ１，ＭＣＡ２の構成は、従来
と同様である。センスアンプ回路は、ｐ型ウェルＰＷ１
に配置されたＮＭＯＳセンスアンプＮＳＡと、これに隣
接してｎ型ウェルＮＷＢ１に配置されたＰＭＯＳセンス
アンプＰＳＡとから構成されている。ＮＭＯＳセンスア
ンプＮＳＡは、二つのＮＭＯＳトランジスタＱ５，Ｑ６
により構成されたフリップフロップ型センスアンプであ
る。ＮＭＯＳトランジスタＱ５，Ｑ６のソースは共通に
活性化信号線ＶｂＳＡＮに接続され、ドレインはそれぞ
れビット線ＢＬ１２，ｂＢＬ１２に接続され、ゲートは
それぞれビット線ｂＢＬ１２，ＢＬ１２に接続されてい
る。ＰＭＯＳセンスアンプＰＳＡは、二つのＰＭＯＳト
ランジスタＱ３，Ｑ４により構成されたフリップフロッ
プ型センスアンプである。ＰＭＯＳトランジスタＱ３，
Ｑ４のソースは共通に活性化信号線ＶＳＡＰに接続さ
れ、ドレインはそれぞれビット線ＢＬ１２，ｂＢＬ１２
に接続され、ゲートはそれぞれビット線ｂＢＬ１２，Ｂ
Ｌ１２に接続されている。
イ領域ＰＷＣ１，ＰＷＣ２の間にビット線方向に順次配
置された図４乃至図６に示したＮ型−Ｐ型−Ｎ型のウェ
ル構造を持つセンスアンプ回路領域ＳＡに形成される具
体的な回路構成を示している。これらのウエルの配置順
序は、図４−図６に示した通りすべて同じであるから、
以下の説明はこれらのいずれのウエル構成にも適用でき
る。 サブセルアレイＭＣＡ１，ＭＣＡ２の構成は、従来
と同様である。センスアンプ回路は、ｐ型ウェルＰＷ１
に配置されたＮＭＯＳセンスアンプＮＳＡと、これに隣
接してｎ型ウェルＮＷＢ１に配置されたＰＭＯＳセンス
アンプＰＳＡとから構成されている。ＮＭＯＳセンスア
ンプＮＳＡは、二つのＮＭＯＳトランジスタＱ５，Ｑ６
により構成されたフリップフロップ型センスアンプであ
る。ＮＭＯＳトランジスタＱ５，Ｑ６のソースは共通に
活性化信号線ＶｂＳＡＮに接続され、ドレインはそれぞ
れビット線ＢＬ１２，ｂＢＬ１２に接続され、ゲートは
それぞれビット線ｂＢＬ１２，ＢＬ１２に接続されてい
る。ＰＭＯＳセンスアンプＰＳＡは、二つのＰＭＯＳト
ランジスタＱ３，Ｑ４により構成されたフリップフロッ
プ型センスアンプである。ＰＭＯＳトランジスタＱ３，
Ｑ４のソースは共通に活性化信号線ＶＳＡＰに接続さ
れ、ドレインはそれぞれビット線ＢＬ１２，ｂＢＬ１２
に接続され、ゲートはそれぞれビット線ｂＢＬ１２，Ｂ
Ｌ１２に接続されている。
【００１２】ビット線イコライズ回路ＥＱＬは、二つの
プリチャージ用ＰＭＯＳトランジスタＱ１０，Ｑ１１
と、イコラズ用ＰＭＯＳトランジスタＱ９により構成さ
れて、ｎ型ウェルＮＷＢ２に配置されている。プリチャ
ージ用ＰＭＯＳトランジスタＱ１０，Ｑ１１のソースは
共通にプリチャージ用電源線ＶＢＬに接続され、ドレイ
ンはそれぞれビット線ＢＬ１２，ｂＢＬ１２に接続さ
れ、ゲートは共通にイコライズ信号線ＶＥＱＬに接続さ
れている。イコライズ用ＰＭＯＳトランジスタＱ９は、
ゲートがイコライズ信号線ＶＥＱＬに接続されて、ビッ
ト線ＢＬ１２，ｂＢＬ１２間を短絡するように設けられ
ている。左側のｎ型ウェルＮＷＢ１のＰＭＯＳセンスア
ンプＰＳＡの外側（即ちサブセルアレイＭＣＡ１に近い
側）に、サブセルアレイＭＣＡ１とセンスアンプ回路Ｐ
ＳＡ、ＮＳＡの接続、非接続を切り替えるための切り替
えスイッチ回路Ｐｈｉｔ１が配置されている。即ち、切
り替えスイッチ回路Ｐｈｉｔ１は、サブセルアレイＭＣ
Ａ１内のビット線ＢＬ１，ｂＢＬ１とセンスアンプ回路
領域ＳＡ内のヒット線ＢＬ１２，ｂＢＬ１２の間に介挿
されたＰＭＯＳトランジスタＱ２，Ｑ１により構成され
ている。これらＰＭＯＳトランジスタＱ２，Ｑ１のゲー
トは共通に切り替え制御線ＶＰＴ１に接続され、同時に
オンオフ制御される。
プリチャージ用ＰＭＯＳトランジスタＱ１０，Ｑ１１
と、イコラズ用ＰＭＯＳトランジスタＱ９により構成さ
れて、ｎ型ウェルＮＷＢ２に配置されている。プリチャ
ージ用ＰＭＯＳトランジスタＱ１０，Ｑ１１のソースは
共通にプリチャージ用電源線ＶＢＬに接続され、ドレイ
ンはそれぞれビット線ＢＬ１２，ｂＢＬ１２に接続さ
れ、ゲートは共通にイコライズ信号線ＶＥＱＬに接続さ
れている。イコライズ用ＰＭＯＳトランジスタＱ９は、
ゲートがイコライズ信号線ＶＥＱＬに接続されて、ビッ
ト線ＢＬ１２，ｂＢＬ１２間を短絡するように設けられ
ている。左側のｎ型ウェルＮＷＢ１のＰＭＯＳセンスア
ンプＰＳＡの外側（即ちサブセルアレイＭＣＡ１に近い
側）に、サブセルアレイＭＣＡ１とセンスアンプ回路Ｐ
ＳＡ、ＮＳＡの接続、非接続を切り替えるための切り替
えスイッチ回路Ｐｈｉｔ１が配置されている。即ち、切
り替えスイッチ回路Ｐｈｉｔ１は、サブセルアレイＭＣ
Ａ１内のビット線ＢＬ１，ｂＢＬ１とセンスアンプ回路
領域ＳＡ内のヒット線ＢＬ１２，ｂＢＬ１２の間に介挿
されたＰＭＯＳトランジスタＱ２，Ｑ１により構成され
ている。これらＰＭＯＳトランジスタＱ２，Ｑ１のゲー
トは共通に切り替え制御線ＶＰＴ１に接続され、同時に
オンオフ制御される。
【００１３】右側のｎ型ウェルＮＷＢ２のビット線イコ
ライズ回路ＥＱＬの外側（即ちサブセルアレイＭＣＡ２
に近い側）には同様に、サブセルアレイＭＣＡ２とセン
スアンプ回路ＰＳＡ、ＮＳＡの接続、非接続を切り替え
るための切り替えスイッチ回路Ｐｈｉｔ２が配置されて
いる。この切り替えスイッチ回路Ｐｈｉｔ２は、サブセ
ルアレイＭＣＡ２内のビット線ＢＬ２，ｂＢＬ２とセン
スアンプ回路領域ＳＡ内のビット線ＢＬ１２，ｂＢＬ１
２の間に介挿されたＰＭＯＳトランジスタＱ１２，Ｑ１
３により構成されている。これらＰＭＯＳトランジスタ
Ｑ１２，Ｑ１３のゲートは共通に切り替え制御線ＶＰＴ
２に接続される。 サブセルアレイＭＣＡ１又はＭＣＡ２
からセンスアンプのビット線ＢＬ１２，ｂＢＬ１２に読
み出されたビット線データをデータ線ＤＱ，ｂＤＱに取
り出すカラム選択ゲート（データ線トランスファゲー
ト）ＤＱＧは、ｐ型ウェルＰＷ１に配置されている。こ
のカラム選択ゲートＤＱＧは、ソース、ドレインの一方
がそれぞれビット線ＢＬ１２，ｂＢＬ１２に接続され、
他方がそれぞれデータ線ＤＱ，ｂＤＱに接続され、ゲー
トが共通にカラム選択線ＣＳＬにより駆動されるＮＭＯ
ＳトランジスタＱ７，Ｑ８により構成される。
ライズ回路ＥＱＬの外側（即ちサブセルアレイＭＣＡ２
に近い側）には同様に、サブセルアレイＭＣＡ２とセン
スアンプ回路ＰＳＡ、ＮＳＡの接続、非接続を切り替え
るための切り替えスイッチ回路Ｐｈｉｔ２が配置されて
いる。この切り替えスイッチ回路Ｐｈｉｔ２は、サブセ
ルアレイＭＣＡ２内のビット線ＢＬ２，ｂＢＬ２とセン
スアンプ回路領域ＳＡ内のビット線ＢＬ１２，ｂＢＬ１
２の間に介挿されたＰＭＯＳトランジスタＱ１２，Ｑ１
３により構成されている。これらＰＭＯＳトランジスタ
Ｑ１２，Ｑ１３のゲートは共通に切り替え制御線ＶＰＴ
２に接続される。 サブセルアレイＭＣＡ１又はＭＣＡ２
からセンスアンプのビット線ＢＬ１２，ｂＢＬ１２に読
み出されたビット線データをデータ線ＤＱ，ｂＤＱに取
り出すカラム選択ゲート（データ線トランスファゲー
ト）ＤＱＧは、ｐ型ウェルＰＷ１に配置されている。こ
のカラム選択ゲートＤＱＧは、ソース、ドレインの一方
がそれぞれビット線ＢＬ１２，ｂＢＬ１２に接続され、
他方がそれぞれデータ線ＤＱ，ｂＤＱに接続され、ゲー
トが共通にカラム選択線ＣＳＬにより駆動されるＮＭＯ
ＳトランジスタＱ７，Ｑ８により構成される。
【００１４】例えばサブセルアレイＭＣＡ１からデータ
を読み出すときは、まず切り替え回路Ｐｈｉｔ１、Ｐｈ
ｉｔ２をオンにした状態でイコライザ回路ＥＱＬを動作
させて、センスアンプに接続されたビット線の電位をイ
コライズする。次に、切り替え回路Ｐｈｉｔ２とイコラ
イザ回路ＥＱＬをオフにし、ワード線ＷＬ１又はＷＬ２
に読み出し信号を与えてメモリセルＭＣ１又はＭＣ２か
らデータを読み出す。読み出されたデータは一対のセン
スアンプＰＳＡ，ＮＳＡで増幅され、この増幅されたデ
ータによりメモリセルＭＣ１又はＭＣ２がリフレッシュ
される。この状態でカラム選択ゲートＤＱＧが選択され
ると、データ線ＤＱ，ｂＤＱにデータが出力される。こ
の実施の形態の構造を、従来の図１及び図２の構造と比
較すると、その有効性は明らかである。即ちこの実施の
形態では、サブセルアレイＭＣＡ１，ＭＣＡ２が形成さ
れているｐ型ウェルＰＷＣ１，ＰＷＣ２を他のｐ型ウェ
ルと分離するためのｎ型ウェルＮＷＢ１，ＮＷＢ２を素
子領域として利用している。具体的にこの実施の形態の
場合、一方のｎ型ウェルＮＷＢ１には、ＰＭＯＳセンス
アンプＰＳＡと共に、ＰＭＯＳトランジスタを用いた切
り替えスイッチ回路Ｐｈｉｔ１が形成されている。他方
のｎ型ウェルＮＷＢ２には、ＰＭＯＳトランジスタを用
いたビット線イコライズ回路ＥＱＬと切り替えスイッチ
回路Ｐｈｉｔ２とが形成されている。そして従来の構造
では、サブセルアレイＭＣＡ１，ＭＣＡ２の間にビット
線方向に５つのウェルがあったのに対して、この実施の
形態では３つのウェルだけとなっている。従って、チッ
プ面積の有効利用が図られる。
を読み出すときは、まず切り替え回路Ｐｈｉｔ１、Ｐｈ
ｉｔ２をオンにした状態でイコライザ回路ＥＱＬを動作
させて、センスアンプに接続されたビット線の電位をイ
コライズする。次に、切り替え回路Ｐｈｉｔ２とイコラ
イザ回路ＥＱＬをオフにし、ワード線ＷＬ１又はＷＬ２
に読み出し信号を与えてメモリセルＭＣ１又はＭＣ２か
らデータを読み出す。読み出されたデータは一対のセン
スアンプＰＳＡ，ＮＳＡで増幅され、この増幅されたデ
ータによりメモリセルＭＣ１又はＭＣ２がリフレッシュ
される。この状態でカラム選択ゲートＤＱＧが選択され
ると、データ線ＤＱ，ｂＤＱにデータが出力される。こ
の実施の形態の構造を、従来の図１及び図２の構造と比
較すると、その有効性は明らかである。即ちこの実施の
形態では、サブセルアレイＭＣＡ１，ＭＣＡ２が形成さ
れているｐ型ウェルＰＷＣ１，ＰＷＣ２を他のｐ型ウェ
ルと分離するためのｎ型ウェルＮＷＢ１，ＮＷＢ２を素
子領域として利用している。具体的にこの実施の形態の
場合、一方のｎ型ウェルＮＷＢ１には、ＰＭＯＳセンス
アンプＰＳＡと共に、ＰＭＯＳトランジスタを用いた切
り替えスイッチ回路Ｐｈｉｔ１が形成されている。他方
のｎ型ウェルＮＷＢ２には、ＰＭＯＳトランジスタを用
いたビット線イコライズ回路ＥＱＬと切り替えスイッチ
回路Ｐｈｉｔ２とが形成されている。そして従来の構造
では、サブセルアレイＭＣＡ１，ＭＣＡ２の間にビット
線方向に５つのウェルがあったのに対して、この実施の
形態では３つのウェルだけとなっている。従って、チッ
プ面積の有効利用が図られる。
【００１５】特に、切り替えスイッチ回路Ｐｈｉｔ１，
Ｐｈｉｔ２をＰＭＯＳトランジスタにより構成すること
は有効である。即ち、従来のように切り替えスイッチ回
路Ｐｈｉｔ１，Ｐｈｉｔ２をＮＭＯＳトランジスタによ
り構成した場合、Ｈレベル（＝ＶCC）のデータ転送をレ
ベル低下なく行うためには、通常ゲートをＶCCより高い
昇圧電位により駆動することが必要になる。ＮＭＯＳト
ランジスタでは、ゲート電位をＶCCとして、ドレイン電
位ＶCCをソースに転送する場合、ＶCC−Ｖth（Ｖthは、
しきい値電圧）しか転送することができないからであ
る。これに対してこの実施の形態のように、切り替えス
イッチ回路Ｐｈｉｔ１，Ｐｈｉｔ２にＰＭＯＳトランジ
スタを用いた場合、昇圧回路を必要としない。即ち切り
替えスイッチ回路Ｐｈｉｔ１，Ｐｈｉｔ２は、制御信号
線ＶＰＴ１，ＶＰＴ２をＶCCとしてオフ、ＶSSとしてオ
ン駆動することができる。このようなＰＭＯＳトランジ
スタを切り替えスイッチ回路Ｐｈｉｔ１，Ｐｈｉｔ２に
用いることは、サブセルアレイＭＣＡ１、ＭＣＡ２が形
成されたp型ウエルＰＷＣ１，ＰＷＣ２とセンスアンプ
ＮＳＡが形成されたp型ウエルＰＷ１とを電気的に分離
するために２個のｎ型ウエルＮＷＢ１，ＮＷＢ２がこれ
らのp型ウエルの間に挿入された構成となっているため
効果的である。
Ｐｈｉｔ２をＰＭＯＳトランジスタにより構成すること
は有効である。即ち、従来のように切り替えスイッチ回
路Ｐｈｉｔ１，Ｐｈｉｔ２をＮＭＯＳトランジスタによ
り構成した場合、Ｈレベル（＝ＶCC）のデータ転送をレ
ベル低下なく行うためには、通常ゲートをＶCCより高い
昇圧電位により駆動することが必要になる。ＮＭＯＳト
ランジスタでは、ゲート電位をＶCCとして、ドレイン電
位ＶCCをソースに転送する場合、ＶCC−Ｖth（Ｖthは、
しきい値電圧）しか転送することができないからであ
る。これに対してこの実施の形態のように、切り替えス
イッチ回路Ｐｈｉｔ１，Ｐｈｉｔ２にＰＭＯＳトランジ
スタを用いた場合、昇圧回路を必要としない。即ち切り
替えスイッチ回路Ｐｈｉｔ１，Ｐｈｉｔ２は、制御信号
線ＶＰＴ１，ＶＰＴ２をＶCCとしてオフ、ＶSSとしてオ
ン駆動することができる。このようなＰＭＯＳトランジ
スタを切り替えスイッチ回路Ｐｈｉｔ１，Ｐｈｉｔ２に
用いることは、サブセルアレイＭＣＡ１、ＭＣＡ２が形
成されたp型ウエルＰＷＣ１，ＰＷＣ２とセンスアンプ
ＮＳＡが形成されたp型ウエルＰＷ１とを電気的に分離
するために２個のｎ型ウエルＮＷＢ１，ＮＷＢ２がこれ
らのp型ウエルの間に挿入された構成となっているため
効果的である。
【００１６】なお図７の実施の形態では、センスアンプ
回路領域ＳＡの第１のｎ型ウェルＮＷＢ１にＰＭＯＳセ
ンスアンプＰＳＡを配置し、第２のｎ型ウェルＮＷＢ２
にビット線イコライズ回路ＥＱＬを配置したが、これら
の配置は置換可能である。図８は、図７の実施の形態を
変形した実施の形態である。この実施の形態では、ビッ
ト線イコライズ回路ＥＱＬのプリチャージ用ＰＭＯＳト
ランジスタＱ１０，Ｑ１１とプリチャージ用電源線ＶＢ
Ｌの間に電流制限用ＰＭＯＳトランジスタＱ１４を介挿
した点が異なるのみで残りの構成は同じである。電流制
限用ＰＭＯＳトランジスタＱ１４のゲートは制御線ＶＬ
ＭＴにより制御される。例えば制御線ＶＬＭＴには接地
電位ＶSSが与えられる。これにより、ＰＭＯＳトランジ
スタＱ１４は５極管領域での高抵抗定電流特性を示す。
電流制限用ＰＭＯＳトランジスタＱ１４は、ビット線と
ワード線が短絡するような不良が起こった場合に、プリ
チャージ用電源線ＶＢＬからワード線ドライバを介して
ＶSSに流れる電流を制限するためのものである。図示し
ないが、ＤＲＡＭのメモリセルアレイには通常、不良メ
モリセルを救済する冗長回路が設けられる。この冗長回
路方式では、データ読み出し時、不良メモリセルは冗長
セルにより置き換えが行われる。しかし、不良メモリセ
ルに接続しているビット線に対してもプリチャージは行
われる。短絡不良のメモリセルと接続しているビット線
に対してビット線イコライズ回路ＥＱＬが活性になった
とき、電流制限機能がない場合、プリチャージ用電源か
ら大きな短絡電流が流れてしまう。電流制限用ＰＭＯＳ
トランジスタＱ１４はこのような短絡電流を抑制する機
能を持つ。
回路領域ＳＡの第１のｎ型ウェルＮＷＢ１にＰＭＯＳセ
ンスアンプＰＳＡを配置し、第２のｎ型ウェルＮＷＢ２
にビット線イコライズ回路ＥＱＬを配置したが、これら
の配置は置換可能である。図８は、図７の実施の形態を
変形した実施の形態である。この実施の形態では、ビッ
ト線イコライズ回路ＥＱＬのプリチャージ用ＰＭＯＳト
ランジスタＱ１０，Ｑ１１とプリチャージ用電源線ＶＢ
Ｌの間に電流制限用ＰＭＯＳトランジスタＱ１４を介挿
した点が異なるのみで残りの構成は同じである。電流制
限用ＰＭＯＳトランジスタＱ１４のゲートは制御線ＶＬ
ＭＴにより制御される。例えば制御線ＶＬＭＴには接地
電位ＶSSが与えられる。これにより、ＰＭＯＳトランジ
スタＱ１４は５極管領域での高抵抗定電流特性を示す。
電流制限用ＰＭＯＳトランジスタＱ１４は、ビット線と
ワード線が短絡するような不良が起こった場合に、プリ
チャージ用電源線ＶＢＬからワード線ドライバを介して
ＶSSに流れる電流を制限するためのものである。図示し
ないが、ＤＲＡＭのメモリセルアレイには通常、不良メ
モリセルを救済する冗長回路が設けられる。この冗長回
路方式では、データ読み出し時、不良メモリセルは冗長
セルにより置き換えが行われる。しかし、不良メモリセ
ルに接続しているビット線に対してもプリチャージは行
われる。短絡不良のメモリセルと接続しているビット線
に対してビット線イコライズ回路ＥＱＬが活性になった
とき、電流制限機能がない場合、プリチャージ用電源か
ら大きな短絡電流が流れてしまう。電流制限用ＰＭＯＳ
トランジスタＱ１４はこのような短絡電流を抑制する機
能を持つ。
【００１７】なお図８の構成においても図７と同様に、
ＰＭＯＳセンスアンプＰＳＡとビット線イコライズ回路
ＥＱＬの入れ替えが可能である。図９は、図７の実施の
形態を変形した別の実施の形態である。この実施の形態
では、ビット線イコライズ回路ＥＱＬが、ｎ型ウェルＮ
ＷＢ２とｐ型ウェルＰＷ１とにまたがって形成されてい
る。即ち、プリチャージ回路ＰＲＣＨの部分はｎ型ウェ
ルＮＷＢ２に形成されたＰＭＯＳトランジスタＱ１０，
Ｑ１１により構成される。イコライズ回路ＳＨＲＴの部
分は、ＭＯＳトランジスタＱ９をＮチャネルとして、ｐ
型ウェルＰＷ１に形成している。この場合、図７に示し
たイコライズ用信号線ＶＥＱＬは、図９ではＮＭＯＳト
ランジスタＱ９に接続される信号線ＶＥＱＬＮと、ＰＭ
ＯＳトランジスタＱ１０，Ｑ１１のゲートに接続される
信号線ＶＥＱＮＰとの二本が必要になる。ＮＭＯＳトラ
ンジスタＱ９と、ＰＭＯＳトランジスタＱ１０，Ｑ１１
とを同時にオン，オフ制御することが必要だからであ
る。このように、互いに隣接するp型ウエルＰＷ１とｎ
型ウエルＮＷＢ２の間でイコライズ回路ＥＱＬのような
一つの回路を構成する回路素子を分担して形成すること
ができるので、各々のウエル内に形成される回路素子例
えばトランジスタの導電型や素子数をそれぞれのウエル
で最適化することができる。
ＰＭＯＳセンスアンプＰＳＡとビット線イコライズ回路
ＥＱＬの入れ替えが可能である。図９は、図７の実施の
形態を変形した別の実施の形態である。この実施の形態
では、ビット線イコライズ回路ＥＱＬが、ｎ型ウェルＮ
ＷＢ２とｐ型ウェルＰＷ１とにまたがって形成されてい
る。即ち、プリチャージ回路ＰＲＣＨの部分はｎ型ウェ
ルＮＷＢ２に形成されたＰＭＯＳトランジスタＱ１０，
Ｑ１１により構成される。イコライズ回路ＳＨＲＴの部
分は、ＭＯＳトランジスタＱ９をＮチャネルとして、ｐ
型ウェルＰＷ１に形成している。この場合、図７に示し
たイコライズ用信号線ＶＥＱＬは、図９ではＮＭＯＳト
ランジスタＱ９に接続される信号線ＶＥＱＬＮと、ＰＭ
ＯＳトランジスタＱ１０，Ｑ１１のゲートに接続される
信号線ＶＥＱＮＰとの二本が必要になる。ＮＭＯＳトラ
ンジスタＱ９と、ＰＭＯＳトランジスタＱ１０，Ｑ１１
とを同時にオン，オフ制御することが必要だからであ
る。このように、互いに隣接するp型ウエルＰＷ１とｎ
型ウエルＮＷＢ２の間でイコライズ回路ＥＱＬのような
一つの回路を構成する回路素子を分担して形成すること
ができるので、各々のウエル内に形成される回路素子例
えばトランジスタの導電型や素子数をそれぞれのウエル
で最適化することができる。
【００１８】なお図９の構成において、ＰＭＯＳセンス
アンプＰＳＡとプリチャージ回路ＰＲＣＨの入れ替えが
可能である。図１０は、図９の実施の形態に対して、プ
リチャージ回路ＰＲＣＨの部分に、図８の実施の形態と
同様に電流制限用ＰＭＯＳトランジスタＱ１４を付加し
た実施の形態である。図９、図１０の実施の形態では、
ＮＭＯＳトランジスタＱ９と、ＰＭＯＳトランジスタＱ
１０，Ｑ１１とを同時にオン，オフ制御するために、信
号線ＶＥＱＬＮと信号線ＶＥＱＮＰとに同時に制御信号
を与えるほかは図７の実施の形態と同じであるから、こ
れ以上の説明は省略する。また、ここまでの実施の形態
では、センスアンプ回路領域ＳＡに、切り替えスイッチ
回路Ｐｈｉｔ１，Ｐｈｉｔ２に挟まれた状態で一つのビ
ット線イコライズ回路ＥＱＬを設けている。しかし、切
り替えスイッチ回路Ｐｈｉｔ１，Ｐｈｉｔ２がデータセ
ンス時のみオンとなるノーマリ・オフのモードで制御さ
れる場合には、切り替えスイッチ回路Ｐｈｉｔ１，Ｐｈ
ｉｔ２の外側、即ち切り替えスイッチ回路Ｐｈｉｔ１，
Ｐｈｉｔ２と、これらに対応するサブセルアレイＭＣＡ
１，ＭＣＡ２との間にも、それぞれビット線イコライズ
回路を設けることが必要であり、合計３個になる。
アンプＰＳＡとプリチャージ回路ＰＲＣＨの入れ替えが
可能である。図１０は、図９の実施の形態に対して、プ
リチャージ回路ＰＲＣＨの部分に、図８の実施の形態と
同様に電流制限用ＰＭＯＳトランジスタＱ１４を付加し
た実施の形態である。図９、図１０の実施の形態では、
ＮＭＯＳトランジスタＱ９と、ＰＭＯＳトランジスタＱ
１０，Ｑ１１とを同時にオン，オフ制御するために、信
号線ＶＥＱＬＮと信号線ＶＥＱＮＰとに同時に制御信号
を与えるほかは図７の実施の形態と同じであるから、こ
れ以上の説明は省略する。また、ここまでの実施の形態
では、センスアンプ回路領域ＳＡに、切り替えスイッチ
回路Ｐｈｉｔ１，Ｐｈｉｔ２に挟まれた状態で一つのビ
ット線イコライズ回路ＥＱＬを設けている。しかし、切
り替えスイッチ回路Ｐｈｉｔ１，Ｐｈｉｔ２がデータセ
ンス時のみオンとなるノーマリ・オフのモードで制御さ
れる場合には、切り替えスイッチ回路Ｐｈｉｔ１，Ｐｈ
ｉｔ２の外側、即ち切り替えスイッチ回路Ｐｈｉｔ１，
Ｐｈｉｔ２と、これらに対応するサブセルアレイＭＣＡ
１，ＭＣＡ２との間にも、それぞれビット線イコライズ
回路を設けることが必要であり、合計３個になる。
【００１９】図１１は、その様な実施の形態を示してい
る。即ち、図７の実施の形態と同様に、切り替えスイッ
チ回路Ｐｈｉｔ１，Ｐｈｉｔ２の間に位置するように、
第１のビット線イコライズ回路ＥＱＬ１がｎ型ウェルＮ
ＷＢ２に配置される。左側のｎ型ウェルＮＷＢ１の切り
替えスイッチ回路Ｐｈｉｔ１の外側には、第２のビット
線イコライズ回路ＥＱＬ２が配置される。更に、右側の
ｎ型ウェルＮＷＢ２の切り替えスイッチ回路Ｐｈｉｔ２
の外側にも、第３のビット線イコライズ回路ＥＱＬ３が
配置される。図１１の実施の形態において、例えばサブ
セルアレイＭＣＡ１からデータを読み出す場合には、切
り替えスイッチＰｈｉｔ１，Ｐｈｉｔ２がノーマリ・オ
フであるから、３個のイコライズ回路ＥＱＬ１−ＥＱＬ
３がともに駆動され、すべてのビット線の電位がイコラ
イズされる。この状態でワード線ＷＬ１又はＷＬ２に読
み出し信号が供給され、同時に切り替え回路Ｐｈｉｔ１
がオンになると、メモリセルＭＣ１又はＭＣ２から読み
出されたデータがセンスアンプ回路ＰＳＡ，ＮＳＡに供
給されて増幅される。この増幅されたデータによってメ
モリセルＭＣ１又はＭＣ２がリフレッシュされるととも
に、カラム選択ゲートＤＱＧが選択されると、データが
外部に出力される。
る。即ち、図７の実施の形態と同様に、切り替えスイッ
チ回路Ｐｈｉｔ１，Ｐｈｉｔ２の間に位置するように、
第１のビット線イコライズ回路ＥＱＬ１がｎ型ウェルＮ
ＷＢ２に配置される。左側のｎ型ウェルＮＷＢ１の切り
替えスイッチ回路Ｐｈｉｔ１の外側には、第２のビット
線イコライズ回路ＥＱＬ２が配置される。更に、右側の
ｎ型ウェルＮＷＢ２の切り替えスイッチ回路Ｐｈｉｔ２
の外側にも、第３のビット線イコライズ回路ＥＱＬ３が
配置される。図１１の実施の形態において、例えばサブ
セルアレイＭＣＡ１からデータを読み出す場合には、切
り替えスイッチＰｈｉｔ１，Ｐｈｉｔ２がノーマリ・オ
フであるから、３個のイコライズ回路ＥＱＬ１−ＥＱＬ
３がともに駆動され、すべてのビット線の電位がイコラ
イズされる。この状態でワード線ＷＬ１又はＷＬ２に読
み出し信号が供給され、同時に切り替え回路Ｐｈｉｔ１
がオンになると、メモリセルＭＣ１又はＭＣ２から読み
出されたデータがセンスアンプ回路ＰＳＡ，ＮＳＡに供
給されて増幅される。この増幅されたデータによってメ
モリセルＭＣ１又はＭＣ２がリフレッシュされるととも
に、カラム選択ゲートＤＱＧが選択されると、データが
外部に出力される。
【００２０】図１２（ａ）、１２（ｂ）はそれぞれ、図
１１の実施の形態におけるｎ型ウェルＮＷＢ１，ＮＷＢ
２内の具体回路構成を示している。基本的には図７の実
施の形態と同様である。第２のビット線イコライズ回路
ＥＱＬ２は、プリチャージ用ＰＭＯＳトランジスタＱ１
６，Ｑ１７とイコライズ用ＰＭＯＳトランジスタＱ１５
により構成される。第３のビット線イコライズ回路ＥＱ
Ｌ３も同様に、プリチャージ用ＰＭＯＳトランジスタＱ
２０，Ｑ２１とイコライズ用ＰＭＯＳトランジスタＱ１
９により構成される。この実施の形態の場合、第１のビ
ット線イコライズ回路ＥＱＬ１は、センスアンプ回路領
域ＳＡ内のビット線ＢＬ１２，ｂＢＬ１２のプリチャー
ジ／イコライズを行う。第２のビット線イコライズ回路
ＥＱＬ２は、サブセルアレイＭＣＡ１のビット線ＢＬ
１，ｂＢＬ１のプリチャージ／イコライズを行う。第３
のビット線イコライズ回路ＥＱＬ３は、サブセルアレイ
ＭＣＡ２のビット線ＢＬ２，ｂＢＬ２のプリチャージ／
イコライズを行う。図１３（ａ），１３（ｂ）は、図１
２（ａ）、１２（ｂ）を変形した実施の形態である。３
つのビット線イコライズ回路ＥＱＬ１〜ＥＱＬ３にそれ
ぞれ、図８の実施の形態で示したと同様に、電流制限用
ＰＭＯＳトランジスタＱ１４，Ｑ１８，Ｑ２２を付加し
ている。
１１の実施の形態におけるｎ型ウェルＮＷＢ１，ＮＷＢ
２内の具体回路構成を示している。基本的には図７の実
施の形態と同様である。第２のビット線イコライズ回路
ＥＱＬ２は、プリチャージ用ＰＭＯＳトランジスタＱ１
６，Ｑ１７とイコライズ用ＰＭＯＳトランジスタＱ１５
により構成される。第３のビット線イコライズ回路ＥＱ
Ｌ３も同様に、プリチャージ用ＰＭＯＳトランジスタＱ
２０，Ｑ２１とイコライズ用ＰＭＯＳトランジスタＱ１
９により構成される。この実施の形態の場合、第１のビ
ット線イコライズ回路ＥＱＬ１は、センスアンプ回路領
域ＳＡ内のビット線ＢＬ１２，ｂＢＬ１２のプリチャー
ジ／イコライズを行う。第２のビット線イコライズ回路
ＥＱＬ２は、サブセルアレイＭＣＡ１のビット線ＢＬ
１，ｂＢＬ１のプリチャージ／イコライズを行う。第３
のビット線イコライズ回路ＥＱＬ３は、サブセルアレイ
ＭＣＡ２のビット線ＢＬ２，ｂＢＬ２のプリチャージ／
イコライズを行う。図１３（ａ），１３（ｂ）は、図１
２（ａ）、１２（ｂ）を変形した実施の形態である。３
つのビット線イコライズ回路ＥＱＬ１〜ＥＱＬ３にそれ
ぞれ、図８の実施の形態で示したと同様に、電流制限用
ＰＭＯＳトランジスタＱ１４，Ｑ１８，Ｑ２２を付加し
ている。
【００２１】図１４（ａ）、１４（ｂ）は、図１２
（ａ）、１２（ｂ）を変形した実施の形態である。この
実施の形態では、第１のビット線イコライズ回路ＥＱＬ
１を、図９の実施の形態と同様に、ｐ型ウェルＰＷ１と
ｎ型ウェルＮＷＢ１とにまたがって形成している。図１
５（ａ），１５（ｂ）は、図１４（ａ）、１４（ｂ）の
実施の形態に対して、各ビット線イコライズ回路ＥＱＬ
１〜ＥＱＬ３に電流制限用ＰＭＯＳトランジスタＱ１
４，Ｑ１８，Ｑ２２を追加した実施の形態である。図１
６は、図１１の実施の形態における第１のビット線イコ
ライズ回路ＥＱＬ１を省いている。サブセルアレイＭＣ
Ａ１，ＭＣＡ２のビット線ＢＬ１，ｂＢＬ１，ＢＬ２，
ｂＢＬ２に比べると、センスアンプ回路領域ＳＡ内のビ
ット線ＢＬ１２，ｂＢＬ１２の容量は遙かに小さい。こ
のため、サブセルアレイＭＣＡ１，ＭＣＡ２のビット線
ＢＬ１，ｂＢＬ１，ＢＬ２，ｂＢＬ２に対するビット線
イコライズ回路ＥＱＬ２、ＥＱＬ３を設けた場合には、
切り替えスイッチ回路Ｐｈｉｔ１，Ｐｈｉｔ２の間のビ
ット線イコライズ回路ＥＱＬ１を省略して、切り替えス
イッチ回路Ｐｈｉｔ１をオンにして、ビット線イコライ
ズ回路ＥＱＬ２でビット線ＢＬ１，ＢＬ２のイコライズ
を行なう。
（ａ）、１２（ｂ）を変形した実施の形態である。この
実施の形態では、第１のビット線イコライズ回路ＥＱＬ
１を、図９の実施の形態と同様に、ｐ型ウェルＰＷ１と
ｎ型ウェルＮＷＢ１とにまたがって形成している。図１
５（ａ），１５（ｂ）は、図１４（ａ）、１４（ｂ）の
実施の形態に対して、各ビット線イコライズ回路ＥＱＬ
１〜ＥＱＬ３に電流制限用ＰＭＯＳトランジスタＱ１
４，Ｑ１８，Ｑ２２を追加した実施の形態である。図１
６は、図１１の実施の形態における第１のビット線イコ
ライズ回路ＥＱＬ１を省いている。サブセルアレイＭＣ
Ａ１，ＭＣＡ２のビット線ＢＬ１，ｂＢＬ１，ＢＬ２，
ｂＢＬ２に比べると、センスアンプ回路領域ＳＡ内のビ
ット線ＢＬ１２，ｂＢＬ１２の容量は遙かに小さい。こ
のため、サブセルアレイＭＣＡ１，ＭＣＡ２のビット線
ＢＬ１，ｂＢＬ１，ＢＬ２，ｂＢＬ２に対するビット線
イコライズ回路ＥＱＬ２、ＥＱＬ３を設けた場合には、
切り替えスイッチ回路Ｐｈｉｔ１，Ｐｈｉｔ２の間のビ
ット線イコライズ回路ＥＱＬ１を省略して、切り替えス
イッチ回路Ｐｈｉｔ１をオンにして、ビット線イコライ
ズ回路ＥＱＬ２でビット線ＢＬ１，ＢＬ２のイコライズ
を行なう。
【００２２】例えば、図１６の実施の形態の回路におい
て、サブセルアレイＭＣＡ１からデータを読み出す場
合、イコライズ回路ＥＱＬ２をオフし、センスアンプ回
路でデータを増幅する。図１７は、センスアンプ回路領
域ＳＡの主要回路をＮＭＯＳトランジスタにより構成し
て、ｐ型ウェルＰＷ１に配置した実施の形態である。即
ち、ｐ型ウェルＰＷ１内にＮＭＯＳセンスアンプＮＳ
Ａ、カラム選択ゲートＤＱＧの他、ビット線イコライズ
回路ＥＱＬ、更に両端部にそれぞれ切り替えスイッチ回
路Ｐｈｉｔ１，Ｐｈｉｔ２を配置している。先の各実施
の形態と対応する部分に同一符号を付してあるが、ビッ
ト線イコライズ回路ＥＱＬを構成するプリチャージ用Ｍ
ＯＳトランジスタＱ１０，Ｑ１１及びイコライズ用ＭＯ
ＳトランジスタＱ９、また切り替えスイッチ回路Ｐｈｉ
ｔ１，Ｐｈｉｔ２を構成するＭＯＳトランジスタＱ１，
Ｑ２，Ｑ１２，Ｑ１３は全てＮチャネルである。ｎ型ウ
ェルＮＷＢ１，ＮＷＢ２にはそれぞれ、ＰＭＯＳセンス
アンプＰＳＡ１，ＰＳＡ２が配置されている。ここまで
の実施の形態では、センスアンプ回路は、ＮＭＯＳセン
スアンプ、ＰＭＯＳセンスアンプ共に、二つのサブセル
アレイＭＣＡ１，ＭＣＡ２で共有されるものとした。こ
れに対してこの実施の形態では、二つのサブセルアレイ
ＭＣＡ１，ＭＣＡ２で共有されるのはＮＭＯＳセンスア
ンプＮＳＡのみとし、ＰＭＯＳセンスアンプは、サブセ
ルアレイＭＣＡ１，ＭＣＡ２にそれぞれ対応させて設け
ている。即ち、ＰＭＯＳセンスアンプＰＳＡ１は、サブ
セルアレイＭＣＡ１のビット線ＢＬ１，ｂＢＬ１のＨレ
ベル側増幅に用いられ、ＰＭＯＳセンスアンプＰＳＡ２
は、サブセルアレイＭＣＡ２のビット線ＢＬ２，ｂＢＬ
２のＨレベル側増幅に用いられる。従って、それぞれの
ビット線のＬレベル側の増幅がセンスアンプＮＳＡによ
りサブセルアレイＭＣＡ１，ＭＣＡ２で共通に用いられ
る。
て、サブセルアレイＭＣＡ１からデータを読み出す場
合、イコライズ回路ＥＱＬ２をオフし、センスアンプ回
路でデータを増幅する。図１７は、センスアンプ回路領
域ＳＡの主要回路をＮＭＯＳトランジスタにより構成し
て、ｐ型ウェルＰＷ１に配置した実施の形態である。即
ち、ｐ型ウェルＰＷ１内にＮＭＯＳセンスアンプＮＳ
Ａ、カラム選択ゲートＤＱＧの他、ビット線イコライズ
回路ＥＱＬ、更に両端部にそれぞれ切り替えスイッチ回
路Ｐｈｉｔ１，Ｐｈｉｔ２を配置している。先の各実施
の形態と対応する部分に同一符号を付してあるが、ビッ
ト線イコライズ回路ＥＱＬを構成するプリチャージ用Ｍ
ＯＳトランジスタＱ１０，Ｑ１１及びイコライズ用ＭＯ
ＳトランジスタＱ９、また切り替えスイッチ回路Ｐｈｉ
ｔ１，Ｐｈｉｔ２を構成するＭＯＳトランジスタＱ１，
Ｑ２，Ｑ１２，Ｑ１３は全てＮチャネルである。ｎ型ウ
ェルＮＷＢ１，ＮＷＢ２にはそれぞれ、ＰＭＯＳセンス
アンプＰＳＡ１，ＰＳＡ２が配置されている。ここまで
の実施の形態では、センスアンプ回路は、ＮＭＯＳセン
スアンプ、ＰＭＯＳセンスアンプ共に、二つのサブセル
アレイＭＣＡ１，ＭＣＡ２で共有されるものとした。こ
れに対してこの実施の形態では、二つのサブセルアレイ
ＭＣＡ１，ＭＣＡ２で共有されるのはＮＭＯＳセンスア
ンプＮＳＡのみとし、ＰＭＯＳセンスアンプは、サブセ
ルアレイＭＣＡ１，ＭＣＡ２にそれぞれ対応させて設け
ている。即ち、ＰＭＯＳセンスアンプＰＳＡ１は、サブ
セルアレイＭＣＡ１のビット線ＢＬ１，ｂＢＬ１のＨレ
ベル側増幅に用いられ、ＰＭＯＳセンスアンプＰＳＡ２
は、サブセルアレイＭＣＡ２のビット線ＢＬ２，ｂＢＬ
２のＨレベル側増幅に用いられる。従って、それぞれの
ビット線のＬレベル側の増幅がセンスアンプＮＳＡによ
りサブセルアレイＭＣＡ１，ＭＣＡ２で共通に用いられ
る。
【００２３】 この実施の形態におけるように、ビット線
イコライズ回路ＥＱＬをＮＭＯＳトランジスタにより構
成すると、ＮＭＯＳトランジスタはＰＭＯＳトランジス
タに比べて高い電流駆動能力を有するため、イコライズ
動作に要する時間が短くなる。図１７に示した実施の形
態回路はイコライズ回路ＥＱＬを１個だけ有する図７の
実施の形態と同様の動作をするので、その動作説明はこ
こでは省略する。図１８は、図１７の実施の形態を変形
した実施の形態である。この実施の形態では、図１７に
おける切り替えスイッチ回路Ｐｈｉｔ１，Ｐｈｉｔ２を
それぞれ、ＰＭＯＳトランジスタにより構成して、ｎ型
ウェルＮＷＢ１，ＮＷＢ２に配置している。図１９は、
図１８の実施の形態を変形した実施の形態である。この
実施の形態では、図１８の実施の形態におけるビット線
イコライズ回路ＥＱＬをＰＭＯＳトランジスタＱ９，Ｑ
１０，Ｑ１１により構成して、ｎ型ウェルＮＷＢ２に配
置している。図２０は、図１９の実施の形態を変形した
実施の形態である。切り替えスイッチ回路Ｐｈｉｔ１，
Ｐｈｉｔ２の外側にそれぞれ、ＰＭＯＳトランジスタに
より構成されたビット線イコライズ回路ＥＱＬ１，ＥＱ
Ｌ２が配置される。これは、図１６の実施の形態と同様
の考えに基づく。
イコライズ回路ＥＱＬをＮＭＯＳトランジスタにより構
成すると、ＮＭＯＳトランジスタはＰＭＯＳトランジス
タに比べて高い電流駆動能力を有するため、イコライズ
動作に要する時間が短くなる。図１７に示した実施の形
態回路はイコライズ回路ＥＱＬを１個だけ有する図７の
実施の形態と同様の動作をするので、その動作説明はこ
こでは省略する。図１８は、図１７の実施の形態を変形
した実施の形態である。この実施の形態では、図１７に
おける切り替えスイッチ回路Ｐｈｉｔ１，Ｐｈｉｔ２を
それぞれ、ＰＭＯＳトランジスタにより構成して、ｎ型
ウェルＮＷＢ１，ＮＷＢ２に配置している。図１９は、
図１８の実施の形態を変形した実施の形態である。この
実施の形態では、図１８の実施の形態におけるビット線
イコライズ回路ＥＱＬをＰＭＯＳトランジスタＱ９，Ｑ
１０，Ｑ１１により構成して、ｎ型ウェルＮＷＢ２に配
置している。図２０は、図１９の実施の形態を変形した
実施の形態である。切り替えスイッチ回路Ｐｈｉｔ１，
Ｐｈｉｔ２の外側にそれぞれ、ＰＭＯＳトランジスタに
より構成されたビット線イコライズ回路ＥＱＬ１，ＥＱ
Ｌ２が配置される。これは、図１６の実施の形態と同様
の考えに基づく。
【００２４】図２１は更に、図２０の実施の形態を変形
した実施の形態である。この実施の形態では、図２０の
実施の形態でｎ型ウェルＮＷＢ１，ＮＷＢ２に配置され
た切り替えスイッチ回路Ｐｈｉｔ１，Ｐｈｉｔ２をそれ
ぞれＮＭＯＳトランジスタにより構成して、ｐ型ウェル
ＰＷ１の両端部に配置している。この実施の形態の場
合、ビット線イコライズ回路ＥＱＬ１，ＥＱＬ２のイコ
ライズ用ＭＯＳトランジスタをＮＭＯＳトランジスタと
して、ｐ型ウェルＰＷ１に形成することも可能である。
図２２は、図７の実施の形態を変形した実施の形態であ
る。この実施の形態では、カラム選択ゲートＤＱＧを構
成するＭＯＳトランジスタＱ７a、Ｑ８a、Ｑ７ｂ、Ｑ８
ｂをＰチャネルとして、ｎ型ウェルＮＷＢ２に配置して
いる。図２２では、一つのカラム選択線ＣＳＬにより４
個のＭＯＳトランジスタＱ７a，Ｑ８a、Ｑ７ｂ、Ｑ８ｂ
でなる２カラム分のカラム選択ゲートＤＱＧが共通に駆
動され、２カラム分のデータが二対のデータ線ＤＱ１，
ｂＤＱ１，ＤＱ２，ｂＤＱ２に同時に転送される例を示
している。図２３は、図７の実施の形態を変形した実施
の形態である。この実施の形態では、ビット線イコライ
ズ回路ＥＱＬを構成するプリチャージ用ＭＯＳトランジ
スタＱ１０，Ｑ１１、イコライズ用ＭＯＳトランジスタ
Ｑ９を全てＮチャネルとして、ｐ型ウェルＰＷ１に配置
している。それ以外は、図７の実施の形態と同じであ
る。
した実施の形態である。この実施の形態では、図２０の
実施の形態でｎ型ウェルＮＷＢ１，ＮＷＢ２に配置され
た切り替えスイッチ回路Ｐｈｉｔ１，Ｐｈｉｔ２をそれ
ぞれＮＭＯＳトランジスタにより構成して、ｐ型ウェル
ＰＷ１の両端部に配置している。この実施の形態の場
合、ビット線イコライズ回路ＥＱＬ１，ＥＱＬ２のイコ
ライズ用ＭＯＳトランジスタをＮＭＯＳトランジスタと
して、ｐ型ウェルＰＷ１に形成することも可能である。
図２２は、図７の実施の形態を変形した実施の形態であ
る。この実施の形態では、カラム選択ゲートＤＱＧを構
成するＭＯＳトランジスタＱ７a、Ｑ８a、Ｑ７ｂ、Ｑ８
ｂをＰチャネルとして、ｎ型ウェルＮＷＢ２に配置して
いる。図２２では、一つのカラム選択線ＣＳＬにより４
個のＭＯＳトランジスタＱ７a，Ｑ８a、Ｑ７ｂ、Ｑ８ｂ
でなる２カラム分のカラム選択ゲートＤＱＧが共通に駆
動され、２カラム分のデータが二対のデータ線ＤＱ１，
ｂＤＱ１，ＤＱ２，ｂＤＱ２に同時に転送される例を示
している。図２３は、図７の実施の形態を変形した実施
の形態である。この実施の形態では、ビット線イコライ
ズ回路ＥＱＬを構成するプリチャージ用ＭＯＳトランジ
スタＱ１０，Ｑ１１、イコライズ用ＭＯＳトランジスタ
Ｑ９を全てＮチャネルとして、ｐ型ウェルＰＷ１に配置
している。それ以外は、図７の実施の形態と同じであ
る。
【００２５】図２４は、図１１の実施の形態を変形した
実施の形態である。図１１の実施の形態においてセンス
アンプ回路領域ＳＡのビット線ＢＬ１２，ｂＢＬ１２の
プリチャージ／イコライズに用いられるビット線イコラ
イズ回路ＥＱＬ１を、図２３におけると同様にＮＭＯＳ
トランジスタにより構成して、ｐ型ウェルＰＷ１に配置
している。図２４の実施の形態の回路配置では、ビット
線イコライズ回路ＥＱＬ２、ＥＱＬ３がそれぞれ切り替
えスイッチＰｈｉｔ１,Ｐｈｉｔ２よりサブセルアレイ
領域ＭＣＡ１、ＭＣＡ２側に設けられているので、サブ
セルアレイ領域ＭＣＡ１、ＭＣＡ２のビット線ＢＬ１、
ｂＢＬ１、ＢＬ２、ｂＢＬ２およびセンスアンプ回路領
域ＳＡのビット線ＢＬ１２，ｂＢＬ１２を夫々独立にプ
リチャージ／イコライズすることができる。これは、切
り替えスイッチＰｈｉｔ１,Ｐｈｉｔ２を同時にオフに
した状態でおこなう。したがって、例えば図２１の実施
の形態と比較すると、センスアンプ側のビット線ＢＬ１
２，ｂＢＬ１２をプリチャージ／イコライズする分だけ
更にセンサ回路動作を高速にすることができる。図２４
の実施の形態においても、ビット線イコライズ回路ＥＱ
Ｌ１〜ＥＱＬ３にそれぞれ電流制限用ＭＯＳトランジス
タを追加することができる。ＰＭＯＳトランジスタを用
いたビット線イコライズ回路ＥＱＬ２，ＥＱＬ３につい
ては、例えば図１３（ａ），１３（ｂ）に示したと同様
に、ＰＭＯＳトランジスタによる電流制限回路を追加す
る。ＮＭＯＳトランジスタを用いたビット線イコライズ
回路ＥＱＬ１については、図２５に示すように、プリチ
ャージ用ＮＭＯＳトランジスタＱ１０，Ｑ１１とプリチ
ャージ用電源線ＶＢＬの間に介挿する電流制限用ＭＯＳ
トランジスタとして、ＤタイプＮＭＯＳトランジスタＱ
３１を用いればよい。例えばＮＭＯＳトランジスタＱ３
１を負の小さいしきい値を持つＤタイプとし、そのゲー
トに接続される制御信号線ＬＭＴ１を０Ｖとして、高抵
抗の定電流特性を得ることができる。
実施の形態である。図１１の実施の形態においてセンス
アンプ回路領域ＳＡのビット線ＢＬ１２，ｂＢＬ１２の
プリチャージ／イコライズに用いられるビット線イコラ
イズ回路ＥＱＬ１を、図２３におけると同様にＮＭＯＳ
トランジスタにより構成して、ｐ型ウェルＰＷ１に配置
している。図２４の実施の形態の回路配置では、ビット
線イコライズ回路ＥＱＬ２、ＥＱＬ３がそれぞれ切り替
えスイッチＰｈｉｔ１,Ｐｈｉｔ２よりサブセルアレイ
領域ＭＣＡ１、ＭＣＡ２側に設けられているので、サブ
セルアレイ領域ＭＣＡ１、ＭＣＡ２のビット線ＢＬ１、
ｂＢＬ１、ＢＬ２、ｂＢＬ２およびセンスアンプ回路領
域ＳＡのビット線ＢＬ１２，ｂＢＬ１２を夫々独立にプ
リチャージ／イコライズすることができる。これは、切
り替えスイッチＰｈｉｔ１,Ｐｈｉｔ２を同時にオフに
した状態でおこなう。したがって、例えば図２１の実施
の形態と比較すると、センスアンプ側のビット線ＢＬ１
２，ｂＢＬ１２をプリチャージ／イコライズする分だけ
更にセンサ回路動作を高速にすることができる。図２４
の実施の形態においても、ビット線イコライズ回路ＥＱ
Ｌ１〜ＥＱＬ３にそれぞれ電流制限用ＭＯＳトランジス
タを追加することができる。ＰＭＯＳトランジスタを用
いたビット線イコライズ回路ＥＱＬ２，ＥＱＬ３につい
ては、例えば図１３（ａ），１３（ｂ）に示したと同様
に、ＰＭＯＳトランジスタによる電流制限回路を追加す
る。ＮＭＯＳトランジスタを用いたビット線イコライズ
回路ＥＱＬ１については、図２５に示すように、プリチ
ャージ用ＮＭＯＳトランジスタＱ１０，Ｑ１１とプリチ
ャージ用電源線ＶＢＬの間に介挿する電流制限用ＭＯＳ
トランジスタとして、ＤタイプＮＭＯＳトランジスタＱ
３１を用いればよい。例えばＮＭＯＳトランジスタＱ３
１を負の小さいしきい値を持つＤタイプとし、そのゲー
トに接続される制御信号線ＬＭＴ１を０Ｖとして、高抵
抗の定電流特性を得ることができる。
【００２６】図２３の実施の形態におけるビット線イコ
ライズ回路ＥＱＬについても、図２５と同様の電流制限
回路付きとすることができる。
ライズ回路ＥＱＬについても、図２５と同様の電流制限
回路付きとすることができる。
【００２７】
【発明の効果】以上述べたようにこの発明によれば、隣
接する二つのサブセルアレイの間のセンスアンプ回路領
域に３つのウェルを配置し、これらのウェルを全て利用
して、センスアンプ回路、ビット線イコライズ回路、切
り替えスイッチ回路等を形成することにより、回路配置
の最適化が可能となり半導体記憶装置のウェル構造が簡
単になり、チップ面積の有効利用が図られる。
接する二つのサブセルアレイの間のセンスアンプ回路領
域に３つのウェルを配置し、これらのウェルを全て利用
して、センスアンプ回路、ビット線イコライズ回路、切
り替えスイッチ回路等を形成することにより、回路配置
の最適化が可能となり半導体記憶装置のウェル構造が簡
単になり、チップ面積の有効利用が図られる。
【図１】従来のＤＲＡＭのセンスアンプ回路領域のウェ
ル断面構造を示す。
ル断面構造を示す。
【図２】従来のＤＲＡＭのセンスアンプ回路領域の回路
構成例を示す。
構成例を示す。
【図３】この発明が適用されるＤＲＡＭの要部ブロック
構成を示す。
構成を示す。
【図４】この発明の一実施の形態によるＤＲＡＭのセン
スアンプ回路領域の断面構造を示す。
スアンプ回路領域の断面構造を示す。
【図５】他の実施の形態によるＤＲＡＭのセンスアンプ
回路領域の断面構造を示す。
回路領域の断面構造を示す。
【図６】他の実施の形態によるＤＲＡＭのセンスアンプ
回路領域の断面構造を示す。
回路領域の断面構造を示す。
【図７】センスアンプ回路領域の具体的な回路構成例を
示す。
示す。
【図８】図７の実施の形態を変形した実施の形態のセン
スアンプ回路領域の回路構成を示す。
スアンプ回路領域の回路構成を示す。
【図９】図８の実施の形態を変形した実施の形態のセン
スアンプ回路領域の回路構成を示す。
スアンプ回路領域の回路構成を示す。
【図１０】図９の実施の形態を変形した実施の形態のセ
ンスアンプ回路領域の回路構成を示す。
ンスアンプ回路領域の回路構成を示す。
【図１１】他の実施の形態によるセンスアンプ回路領域
の回路構成を示す。
の回路構成を示す。
【図１２】（ａ）図１１の実施の形態のｎ型ウェルＮＷ
Ｂ１内の具体的な回路構成例を示す。（ｂ）図１１の実
施の形態のｎ型ウェルＮＷＢ２内の具体的な回路構成例
を示す。
Ｂ１内の具体的な回路構成例を示す。（ｂ）図１１の実
施の形態のｎ型ウェルＮＷＢ２内の具体的な回路構成例
を示す。
【図１３】（ａ）図１１の実施の形態のｎ型ウェルＮＷ
Ｂ１内の他の回路構成例を示す。（ｂ）図１１の実施の
形態のｎ型ウェルＮＷＢ２内の他の回路構成例を示す。
Ｂ１内の他の回路構成例を示す。（ｂ）図１１の実施の
形態のｎ型ウェルＮＷＢ２内の他の回路構成例を示す。
【図１４】（ａ）図１１の実施の形態のｎ型ウェルＮＷ
Ｂ１内の他の回路構成例を示す。（ｂ）図１１の実施の
形態のｎ型ウェルＮＷＢ２内の他の回路構成例を示す。
Ｂ１内の他の回路構成例を示す。（ｂ）図１１の実施の
形態のｎ型ウェルＮＷＢ２内の他の回路構成例を示す。
【図１５】（ａ）図１１の実施の形態のｎ型ウェルＮＷ
Ｂ１内の他の回路構成例を示す。（ｂ）図１１の実施の
形態のｎ型ウェルＮＷＢ２内の他の回路構成例を示す。
Ｂ１内の他の回路構成例を示す。（ｂ）図１１の実施の
形態のｎ型ウェルＮＷＢ２内の他の回路構成例を示す。
【図１６】他の実施の形態によるセンスアンプ回路領域
の回路構成を示す。
の回路構成を示す。
【図１７】他の実施の形態によるセンスアンプ回路領域
の回路構成を示す。
の回路構成を示す。
【図１８】図１７の実施の形態を変形した実施の形態の
センスアンプ回路領域の回路構成を示す。
センスアンプ回路領域の回路構成を示す。
【図１９】図１８の実施の形態を変形した実施の形態の
センスアンプ回路領域の回路構成を示す。
センスアンプ回路領域の回路構成を示す。
【図２０】他の実施の形態によるセンスアンプ回路領域
の回路構成を示す。
の回路構成を示す。
【図２１】図２０の実施の形態を変形した実施の形態の
センスアンプ回路領域の回路構成を示す。
センスアンプ回路領域の回路構成を示す。
【図２２】図７の実施の形態を変形した実施の形態のセ
ンスアンプ回路領域の回路構成を示す。
ンスアンプ回路領域の回路構成を示す。
【図２３】図７の実施の形態を変形した実施の形態のセ
ンスアンプ回路領域の回路構成を示す。
ンスアンプ回路領域の回路構成を示す。
【図２４】他の実施の形態によるセンスアンプ回路領域
の回路構成を示す。
の回路構成を示す。
【図２５】図２４の実施の形態におけるビット線イコラ
イズ回路ＥＱＬ１の回路構成を示す。
イズ回路ＥＱＬ１の回路構成を示す。
ＭＣＡ１，ＭＣＡ２・…第1、第２のサブセルアレイ、Ｓ
Ａ・…センスアンプ回路領域、ＰＷＣ１，ＰＷＣ２・…第
１，第２のｐ型ウェル、ＰＷ１・…第３のｐ型ウェル、
ＮＷＢ１，ＮＷＢ２・…第１，第２のｎ型ウェル、ＮＳ
Ａ・…ＮＭＯＳセンスアンプ、ＰＳＡ・…ＰＭＯＳセンス
アンプ、Ｐｈｉｔ１，Ｐｈｉｔ２・…切り替えスイッチ
回路、ＥＱＬ・…ビット線イコライズ回路、ＤＱＧ・…カ
ラム選択ゲート。
Ａ・…センスアンプ回路領域、ＰＷＣ１，ＰＷＣ２・…第
１，第２のｐ型ウェル、ＰＷ１・…第３のｐ型ウェル、
ＮＷＢ１，ＮＷＢ２・…第１，第２のｎ型ウェル、ＮＳ
Ａ・…ＮＭＯＳセンスアンプ、ＰＳＡ・…ＰＭＯＳセンス
アンプ、Ｐｈｉｔ１，Ｐｈｉｔ２・…切り替えスイッチ
回路、ＥＱＬ・…ビット線イコライズ回路、ＤＱＧ・…カ
ラム選択ゲート。
Claims (10)
- 【請求項１】 メモリセルアレイが複数のサブセルアレ
イに分割され、隣接するサブセルアレイの間にセンスア
ンプ回路が配置される半導体記憶装置において、 センスアンプ回路の形成領域を挟んで配置される第１及
び第２のサブセルアレイがそれぞれ第１及び第２の一導
電型ウェルに形成され、 前記センスアンプ回路の形成領域は、前記第１及び第２
の一導電型ウェルの間にこれらと分離されて配置された
第３の一導電型ウェルと、第１及び第２の一導電型ウェ
ルと第３の一導電型ウェルの間にそれぞれ配置された第
１及び第２の反対導電型ウェルとから構成されている半
導体記憶装置。 - 【請求項２】 前記センスアンプ回路は、 前記第３の一導電型ウェルに反対導電チャネルＭＯＳト
ランジスタにより形成された第１のセンスアンプと、 前記第１，第２の反対導電型ウェルの少なくとも一方に
一導電チャネルＭＯＳトランジスタにより形成された第
２のセンスアンプとを有する請求項１記載の半導体記憶
装置。 - 【請求項３】 前記第１及び第２の反対導電型ウェルに
それぞれ、前記センスアンプ回路と前記第１及び第２の
サブセルアレイとの接続，非接続を切り替えるための第
一導電チャネルＭＯＳトランジスタにより形成された切
り替えスイッチ回路が配置されている請求項２記載の半
導体記憶装置。 - 【請求項４】 前記第３の一導電型ウェルの前記第１の
センスアンプの外側にそれぞれ、前記第１のセンスアン
プと前記第１及び第２のサブセルアレイとの接続，非接
続を切り替えるための反対導電チャネルＭＯＳトランジ
スタにより形成された切り替えスイッチ回路が配置され
ている請求項２記載の半導体装置。 - 【請求項５】 前記第１及び第２のセンスアンプは、前
記切り替えスイッチ回路に挟まれて配置されている請求
項３又は４に記載の半導体記憶装置。 - 【請求項６】 前記第１のセンスアンプは、前記切り替
えスイッチ回路に挟まれて配置され、前記第２のセンス
アンプは、前記切り替えスイッチ回路と対応するサブセ
ルアレイの間にそれぞれ一つずつ配置されている請求項
３又は４に記載の半導体記憶装置。 - 【請求項７】 前記切り替えスイッチ回路に挟まれて、
前記第１，第２の反対導電型ウェル、及び第３の一導電
型ウェルのいずれかにビット線イコライズ回路が配置さ
れている請求項３又は４に記載の半導体記憶装置。 - 【請求項８】 前記各切り替えスイッチ回路と対応する
サブセルアレイの間にそれぞれ、ビット線イコライズ回
路が配置されている請求項３又は４に記載の半導体記憶
装置。 - 【請求項９】 前記ビット線イコライズ回路は、 イコライズ用信号線によりゲートが駆動されてプリチャ
ージ電源線の電位をビット線対に転送する一対のプリチ
ャージ用ＭＯＳトランジスタと、 前記イコライズ用信号線によりゲートが駆動されて前記
ビット線対を短絡するイコライズ用ＭＯＳトランジスタ
とを有する請求項７又は８に記載の半導体記憶装置。 - 【請求項１０】 前記ビット線イコライズ回路は、 イコライズ用信号線によりゲートが駆動されてプリチャ
ージ電源線の電位をビット線対に転送する一対のプリチ
ャージ用ＭＯＳトランジスタと、 前記イコライズ用信号線によりゲートが駆動されて前記
ビット線対を短絡するイコライズ用ＭＯＳトランジスタ
と、 前記プリチャージ用ＭＯＳトランジスタと前記プリチャ
ージ電源線との間に介挿された電流制限用ＭＯＳトラン
ジスタとを有する請求項７又は８に記載の半導体記憶装
置。
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