JP3130807B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JP3130807B2 JP3130807B2 JP08286607A JP28660796A JP3130807B2 JP 3130807 B2 JP3130807 B2 JP 3130807B2 JP 08286607 A JP08286607 A JP 08286607A JP 28660796 A JP28660796 A JP 28660796A JP 3130807 B2 JP3130807 B2 JP 3130807B2
- Authority
- JP
- Japan
- Prior art keywords
- flip
- flop circuit
- flop
- insulated gate
- sense amplifier
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 57
- 230000005669 field effect Effects 0.000 claims description 18
- 238000003491 array Methods 0.000 claims description 16
- 239000000758 substrate Substances 0.000 claims description 14
- 230000005540 biological transmission Effects 0.000 claims description 5
- 238000010586 diagram Methods 0.000 description 14
- 239000010410 layer Substances 0.000 description 11
- 239000012535 impurity Substances 0.000 description 10
- 230000008859 change Effects 0.000 description 7
- 230000004913 activation Effects 0.000 description 6
- 238000009792 diffusion process Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 5
- 229920005591 polysilicon Polymers 0.000 description 5
- 230000003213 activating effect Effects 0.000 description 4
- 229910052782 aluminium Inorganic materials 0.000 description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 3
- 238000010438 heat treatment Methods 0.000 description 3
- 229910052751 metal Inorganic materials 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 230000009467 reduction Effects 0.000 description 3
- 230000003321 amplification Effects 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 238000003199 nucleic acid amplification method Methods 0.000 description 2
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 2
- 229910021342 tungsten silicide Inorganic materials 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000005520 cutting process Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
- 102200091804 rs104894738 Human genes 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 235000012431 wafers Nutrition 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1048—Data bus control circuits, e.g. precharging, presetting, equalising
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
- G11C7/065—Differential amplifiers of latching type
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Dram (AREA)
- Semiconductor Memories (AREA)
- Static Random-Access Memory (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は絶縁ゲート電界効果
トランジスタ（以下、ＭＯＳもしくはＭＯＳトランジス
タ、と称す）型半導体記憶装置に係わり、特に半導体基
板上のトランジスタの配置方法に関する。
トランジスタ（以下、ＭＯＳもしくはＭＯＳトランジス
タ、と称す）型半導体記憶装置に係わり、特に半導体基
板上のトランジスタの配置方法に関する。
【０００２】
【従来の技術】近年ＭＯＳ型半導体記憶装置のセンス増
幅器として、シェアド型増幅器とよばれるものが用いら
れている。これはセンス増幅器の両側に配置した２個の
メモリセルアレイに対し、前記センス増幅器を共通に用
いることでセンス増幅器の数を減らしたものである（例
えば、ＩＳＳＣＣ ＤＩＧＥＳＴ ＯＦ ＴＥＣＨＮＩ
ＣＡＬ ＰＡＰＥＲＳ，ｐｐ．２４６−２４７；Ｆｅ
ｂ．，１９８９、または特開平５−６２４６２号公
報）。
幅器として、シェアド型増幅器とよばれるものが用いら
れている。これはセンス増幅器の両側に配置した２個の
メモリセルアレイに対し、前記センス増幅器を共通に用
いることでセンス増幅器の数を減らしたものである（例
えば、ＩＳＳＣＣ ＤＩＧＥＳＴ ＯＦ ＴＥＣＨＮＩ
ＣＡＬ ＰＡＰＥＲＳ，ｐｐ．２４６−２４７；Ｆｅ
ｂ．，１９８９、または特開平５−６２４６２号公
報）。
【０００３】図５はそのようなＭＯＳ型半導体記憶装置
のセンス増幅器を表した回路図である。図５において、
センス増幅器は、１対のＮチャネル絶縁ゲート電界効果
トランジスタ（以下、ＮＭＯＳもしくはＮＭＯＳトラン
ジスタ、と称す）を用いたＮＭＯＳフリップフロップ回
路１１と１対のＰチャネル絶縁ゲート電界効果トランジ
スタ（以下、ＰＭＯＳもしくはＰＭＯＳトランジスタ、
と称す）を用いたＰＭＯＳフリップフロップ回路１２と
で構成されている。
のセンス増幅器を表した回路図である。図５において、
センス増幅器は、１対のＮチャネル絶縁ゲート電界効果
トランジスタ（以下、ＮＭＯＳもしくはＮＭＯＳトラン
ジスタ、と称す）を用いたＮＭＯＳフリップフロップ回
路１１と１対のＰチャネル絶縁ゲート電界効果トランジ
スタ（以下、ＰＭＯＳもしくはＰＭＯＳトランジスタ、
と称す）を用いたＰＭＯＳフリップフロップ回路１２と
で構成されている。
【０００４】そして両側に配置された２個のメモリセル
アレイＭＣａ、ＭＣｂとは、スイッチングトランジスタ
Ｑ１ａ、Ｑ１ｂを介して接続されている。
アレイＭＣａ、ＭＣｂとは、スイッチングトランジスタ
Ｑ１ａ、Ｑ１ｂを介して接続されている。
【０００５】なお図５中の列選択回路１３は、列選択信
号Ｙｉに従ってビット線ＢＬ、ＢＬＢとデータ入出力線
Ｉ／Ｏ、Ｉ／ＯＢとの間のデータの伝達を制御してい
る。
号Ｙｉに従ってビット線ＢＬ、ＢＬＢとデータ入出力線
Ｉ／Ｏ、Ｉ／ＯＢとの間のデータの伝達を制御してい
る。
【０００６】また、一般のＭＯＳ型半導体記憶装置で
は、読み出しあるいは書き込み動作終了後にビット線を
ショートさせて初期状態とするための回路が、センス増
幅器に隣接して設けられるが、本図では省略している。
は、読み出しあるいは書き込み動作終了後にビット線を
ショートさせて初期状態とするための回路が、センス増
幅器に隣接して設けられるが、本図では省略している。
【０００７】ここでメモリセルアレイＭＣａ内のメモリ
セルを選択してデータの書き込み、読み出しを行う時に
は、スイッチングトランジスタＱ１ａを導通状態に、ス
イッチングトランジスタＱ１ｂを非導通状態にする事
で、メモリセルアレイＭＣａをセンス増幅器に接続す
る。
セルを選択してデータの書き込み、読み出しを行う時に
は、スイッチングトランジスタＱ１ａを導通状態に、ス
イッチングトランジスタＱ１ｂを非導通状態にする事
で、メモリセルアレイＭＣａをセンス増幅器に接続す
る。
【０００８】逆にメモリセルアレイＭＣｂ内のメモリセ
ルを選択してデータの書き込み、読み出しを行う時に
は、スイッチングトランジスタＱ１ａを非導通状態に、
スイッチングトランジスタＱ１ｂを導通状態にする事
で、メモリセルアレイＭＣｂをセンス増幅器に接続す
る。
ルを選択してデータの書き込み、読み出しを行う時に
は、スイッチングトランジスタＱ１ａを非導通状態に、
スイッチングトランジスタＱ１ｂを導通状態にする事
で、メモリセルアレイＭＣｂをセンス増幅器に接続す
る。
【０００９】この様にシェアド型増幅器は、２個のメモ
リセルアレイＭＣａ、ＭＣｂに対し、１個のセンス増幅
器を共通に用いることでセンス増幅器の数を減らす事が
できるので、半導体チップの面積縮小を行うことができ
る。
リセルアレイＭＣａ、ＭＣｂに対し、１個のセンス増幅
器を共通に用いることでセンス増幅器の数を減らす事が
できるので、半導体チップの面積縮小を行うことができ
る。
【００１０】１６メガビットダイナミック型ランダムア
クセスメモリ（以下、１６ＭＤＲＡＭ、と称す）の場
合、半導体チップ上のメモリセルアレイは多数に分割さ
れており、半導体チップ面積に影響するメモリセルアレ
イの分割数は３２個に達するものがある。このため、メ
モリセルアレイの数と同数のセンス増幅器を設けるか、
あるいはその半数のセンス増幅器を設けるかでは半導体
チップ面積が大きく異なってくる。
クセスメモリ（以下、１６ＭＤＲＡＭ、と称す）の場
合、半導体チップ上のメモリセルアレイは多数に分割さ
れており、半導体チップ面積に影響するメモリセルアレ
イの分割数は３２個に達するものがある。このため、メ
モリセルアレイの数と同数のセンス増幅器を設けるか、
あるいはその半数のセンス増幅器を設けるかでは半導体
チップ面積が大きく異なってくる。
【００１１】一方、シェアド型増幅器の改良型として図
６に示すようなものがある（例えば、ＩＳＳＣＣ ＤＩ
ＧＥＳＴ ＯＦ ＴＥＣＨＮＩＣＡＬ ＰＡＰＥＲＳ，
ｐｐ．２４８−２４９；Ｆｅｂ．，１９８９）。図６で
はセンス増幅器を構成するＮＭＯＳフリップフロップ回
路とＰＭＯＳフリップフロップ回路の内、ＰＭＯＳフリ
ップフロップ回路１２ａ、１２ｂをスイッチングトラン
ジスタＱ１ａ、Ｑ１ｂに対し、メモリセルアレイ側に配
置している。
６に示すようなものがある（例えば、ＩＳＳＣＣ ＤＩ
ＧＥＳＴ ＯＦ ＴＥＣＨＮＩＣＡＬ ＰＡＰＥＲＳ，
ｐｐ．２４８−２４９；Ｆｅｂ．，１９８９）。図６で
はセンス増幅器を構成するＮＭＯＳフリップフロップ回
路とＰＭＯＳフリップフロップ回路の内、ＰＭＯＳフリ
ップフロップ回路１２ａ、１２ｂをスイッチングトラン
ジスタＱ１ａ、Ｑ１ｂに対し、メモリセルアレイ側に配
置している。
【００１２】図６において、メモリセルアレイＭＣａ内
から読み出しデータを増幅する場合を考えると、スイッ
チング信号ＳＷａを電源電位にした状態で、ＰＭＯＳフ
リップフロップ回路より先にＮＭＯＳフリップフロップ
回路を動作させる。この時、スイッチングトランジスタ
Ｑ１ａが抵抗素子として働き、ＮＭＯＳフリップフロッ
プ回路が接続されたビット線の実効的負荷容量を小さく
することができ、この事によって増幅に要する時間を短
縮しようというものである。
から読み出しデータを増幅する場合を考えると、スイッ
チング信号ＳＷａを電源電位にした状態で、ＰＭＯＳフ
リップフロップ回路より先にＮＭＯＳフリップフロップ
回路を動作させる。この時、スイッチングトランジスタ
Ｑ１ａが抵抗素子として働き、ＮＭＯＳフリップフロッ
プ回路が接続されたビット線の実効的負荷容量を小さく
することができ、この事によって増幅に要する時間を短
縮しようというものである。
【００１３】また別の改良型として図７に示すようなも
のがある（例えば、特開平５−６２４６２号公報）。図
７ではセンス増幅器を構成するＮＭＯＳフリップフロッ
プ回路とＰＭＯＳフリップフロップ回路との内、ＮＭＯ
Ｓフリップフロップ回路１１ａ、１１ｂをスイッチング
トランジスタＱ１ａ、Ｑ１ｂに対し、メモリセル側に配
置している。
のがある（例えば、特開平５−６２４６２号公報）。図
７ではセンス増幅器を構成するＮＭＯＳフリップフロッ
プ回路とＰＭＯＳフリップフロップ回路との内、ＮＭＯ
Ｓフリップフロップ回路１１ａ、１１ｂをスイッチング
トランジスタＱ１ａ、Ｑ１ｂに対し、メモリセル側に配
置している。
【００１４】図７においては、ＮＭＯＳフリップフロッ
プ回路１１ａを動作させるとき、スイッチングトランジ
スタＱ１ａを一時的に非導通状態とすることで、２つの
スイッチングトランジスタＱ１ａ、Ｑ１ｂで挟まれたビ
ット線の負荷容量分だけ切り離した状態で増幅して、高
速動作を実現しようというものである。
プ回路１１ａを動作させるとき、スイッチングトランジ
スタＱ１ａを一時的に非導通状態とすることで、２つの
スイッチングトランジスタＱ１ａ、Ｑ１ｂで挟まれたビ
ット線の負荷容量分だけ切り離した状態で増幅して、高
速動作を実現しようというものである。
【００１５】しかるに図６および図７で示した２つの従
来例の場合、スイッチングトランジスタＱ１ａ、Ｑ１ｂ
に対し、メモリセルアレイ側にフリップフロップ回路を
配置しているため、図６の従来例ではＰＭＯＳフリップ
フロップ回路の数が、また図７の従来例ではＮＭＯＳフ
リップフロップ回路の数がそれぞれ図５に示した従来例
に対して２倍になっている。そしてこのことは半導体チ
ップ面積が増大するという問題を発生させる。
来例の場合、スイッチングトランジスタＱ１ａ、Ｑ１ｂ
に対し、メモリセルアレイ側にフリップフロップ回路を
配置しているため、図６の従来例ではＰＭＯＳフリップ
フロップ回路の数が、また図７の従来例ではＮＭＯＳフ
リップフロップ回路の数がそれぞれ図５に示した従来例
に対して２倍になっている。そしてこのことは半導体チ
ップ面積が増大するという問題を発生させる。
【００１６】１６ＭＤＲＡＭを例にとると、この寸法増
大はセンス増幅器１台あたり１０〜２０μｍ程度とな
り、半導体チップの面積に換算すると、その面積は２〜
６％に達する。
大はセンス増幅器１台あたり１０〜２０μｍ程度とな
り、半導体チップの面積に換算すると、その面積は２〜
６％に達する。
【００１７】このためチップ面積縮小の点からは、図５
に示した配置が有利である。そしてこの時ビット線負荷
容量を低減するためには、メモリセルからデータ読み出
し後に、ＮＭＯＳフリップフロップ回路を動作させる際
に、スイッチングトランジスタＱ１ａを一時的に非導通
状態とする方法がある（例えば、ＩＳＳＣＣ ＤＩＧＥ
ＳＴ ＯＦ ＴＥＣＨＮＩＣＡＬ ＰＡＰＥＲＳ，ｐ
ｐ．２４６−２４７；Ｆｅｂ．，１９８９）。
に示した配置が有利である。そしてこの時ビット線負荷
容量を低減するためには、メモリセルからデータ読み出
し後に、ＮＭＯＳフリップフロップ回路を動作させる際
に、スイッチングトランジスタＱ１ａを一時的に非導通
状態とする方法がある（例えば、ＩＳＳＣＣ ＤＩＧＥ
ＳＴ ＯＦ ＴＥＣＨＮＩＣＡＬ ＰＡＰＥＲＳ，ｐ
ｐ．２４６−２４７；Ｆｅｂ．，１９８９）。
【００１８】図８にメモリセルから高電位状態のデータ
を読み出した場合の、図５の従来例における信号波形を
示す。選択されたワード線ＷＬを立ち上げてビット線に
メモリセルのデータお読みだした後、スイッチング信号
ＳＷａを立ち下げてスイッチングトランジスタＱ１ａを
非導通状態としてセンス増幅器を動作させている。この
方法によれば、ＮＭＯＳフリップフロップ回路を動作さ
せる際には、メモリセルアレイ側のビット線負荷容量が
切り離されるので、図６に示した従来例に近い効果を得
ることができる。
を読み出した場合の、図５の従来例における信号波形を
示す。選択されたワード線ＷＬを立ち上げてビット線に
メモリセルのデータお読みだした後、スイッチング信号
ＳＷａを立ち下げてスイッチングトランジスタＱ１ａを
非導通状態としてセンス増幅器を動作させている。この
方法によれば、ＮＭＯＳフリップフロップ回路を動作さ
せる際には、メモリセルアレイ側のビット線負荷容量が
切り離されるので、図６に示した従来例に近い効果を得
ることができる。
【００１９】以上のことから図５乃至図７の従来例のう
ち、特にチップ面積縮小を考慮すると図５の従来例が有
効となる。
ち、特にチップ面積縮小を考慮すると図５の従来例が有
効となる。
【００２０】一方、更に別の従来例として、図１０に示
したセンス増幅回路が存在する（例えば、ＳＹＭＰＯＳ
ＩＵＭ ＯＮ ＶＬＳＩ ＣＩＲＣＵＩＴＳ，ｐｐ．１
１３−１１４；Ｍａｙ，１９８９）。
したセンス増幅回路が存在する（例えば、ＳＹＭＰＯＳ
ＩＵＭ ＯＮ ＶＬＳＩ ＣＩＲＣＵＩＴＳ，ｐｐ．１
１３−１１４；Ｍａｙ，１９８９）。
【００２１】図１０においては、センス増幅器活性化信
号を駆動する回路１４が各フリップフロップ回路毎に設
けられている。今まで述べてきたセンス増幅器では、多
数並んだセンス増幅器に対し１個の駆動回路が、センス
増幅器列の外側の領域に設けられている（いずれの従来
例にも図示せず）。
号を駆動する回路１４が各フリップフロップ回路毎に設
けられている。今まで述べてきたセンス増幅器では、多
数並んだセンス増幅器に対し１個の駆動回路が、センス
増幅器列の外側の領域に設けられている（いずれの従来
例にも図示せず）。
【００２２】これに対して図１０では、駆動回路を多数
に分割（例えば、２０４８に分割）して各センス増幅器
に対応して配置している（１４）。
に分割（例えば、２０４８に分割）して各センス増幅器
に対応して配置している（１４）。
【００２３】他の従来例では、センス増幅器活性化信号
ＳＡＮ、ＳＡＰは各センス増幅器に接続するため、その
信号配線は多数のセンス増幅器を貫通するように配置し
ている。しかしこのような状態で、多数のセンス増幅器
が一度に動作して、大きな充放電電流が流れたとき、セ
ンス増幅器活性化信号の配線抵抗により充放電が妨げら
れて、増幅の高速化の妨げになってしまう。このためセ
ンス増幅器活性化信号の配線は太い方が望ましいが、配
線幅を大きくすることはセンス増幅器の寸法増大をもた
らす。その結果、前記信号配線は半導体チップの面積に
影響が及ばない範囲で配線幅を大きくしているのが現状
である。図１０はこの様な不都合に対処するものであ
る。
ＳＡＮ、ＳＡＰは各センス増幅器に接続するため、その
信号配線は多数のセンス増幅器を貫通するように配置し
ている。しかしこのような状態で、多数のセンス増幅器
が一度に動作して、大きな充放電電流が流れたとき、セ
ンス増幅器活性化信号の配線抵抗により充放電が妨げら
れて、増幅の高速化の妨げになってしまう。このためセ
ンス増幅器活性化信号の配線は太い方が望ましいが、配
線幅を大きくすることはセンス増幅器の寸法増大をもた
らす。その結果、前記信号配線は半導体チップの面積に
影響が及ばない範囲で配線幅を大きくしているのが現状
である。図１０はこの様な不都合に対処するものであ
る。
【００２４】
【発明が解決しようとする課題】しかしながら図５に示
した従来例においても、センス増幅器の安定動作を考え
た場合、半導体チップの面積が増大するという問題が発
生する。
した従来例においても、センス増幅器の安定動作を考え
た場合、半導体チップの面積が増大するという問題が発
生する。
【００２５】図９（Ａ）は図５のセンス増幅器を構成す
る各ＭＯＳトランジスタの実際の配置を表した平面図で
あり、図９（Ｂ）は図９（Ａ）を切断線Ｂ−Ｂで切断し
矢印の方向を視た断面図である（例えば、特開平６−１
３９７７４号公報）。なお、両図とも１層目（下層）の
金属配線（アルミ配線など）の一部と２層目（上層）の
金属配線は省略しており、１層目の金属配線と更に下層
の導電層とを接続するコンタクト孔までを図示してい
る。
る各ＭＯＳトランジスタの実際の配置を表した平面図で
あり、図９（Ｂ）は図９（Ａ）を切断線Ｂ−Ｂで切断し
矢印の方向を視た断面図である（例えば、特開平６−１
３９７７４号公報）。なお、両図とも１層目（下層）の
金属配線（アルミ配線など）の一部と２層目（上層）の
金属配線は省略しており、１層目の金属配線と更に下層
の導電層とを接続するコンタクト孔までを図示してい
る。
【００２６】図９（Ａ）及び（Ｂ）に於いて、Ｐ型半導
体基板１に形成されソース、ドレインとなるＮ型不純物
領域３を有する１対のＮＭＯＳからなるＮＭＯＳフリッ
プフロップ回路１１とＮウエル２に形成されソース、ド
レインとなるＰ型不純物領域４を有する１対のＰＭＯＳ
からなるＰＭＯＳフリップフロップ回路１２とはＸ方向
に隣接して配置されている。
体基板１に形成されソース、ドレインとなるＮ型不純物
領域３を有する１対のＮＭＯＳからなるＮＭＯＳフリッ
プフロップ回路１１とＮウエル２に形成されソース、ド
レインとなるＰ型不純物領域４を有する１対のＰＭＯＳ
からなるＰＭＯＳフリップフロップ回路１２とはＸ方向
に隣接して配置されている。
【００２７】さらにその隣には、列選択信号に従ってビ
ット線とデータ入出力線との間のデータの伝達を制御す
る列選択回路１３が配置されている。
ット線とデータ入出力線との間のデータの伝達を制御す
る列選択回路１３が配置されている。
【００２８】そしてこれらの３種の回路が２つのスイッ
チングトランジスタＱ１ａ，Ｑ１ｂの間の設けられてい
る。更にスイッチングトランジスタＱ１ａ，Ｑ１ｂの外
側にはそれぞれメモリセルアレイが設けられているが、
本図では省略してある。
チングトランジスタＱ１ａ，Ｑ１ｂの間の設けられてい
る。更にスイッチングトランジスタＱ１ａ，Ｑ１ｂの外
側にはそれぞれメモリセルアレイが設けられているが、
本図では省略してある。
【００２９】本従来例の場合、Ｐ型半導体基板１上にＭ
ＯＳトランジスタを形成しているため、ＰＭＯＳフリッ
プフロップ回路１２はＮウエル領域２の中に形成されて
いる。この様な構造においては、ラッチアップが発生し
ないように、ＮＭＯＳトランジスタの形成領域とＰＭＯ
Ｓトランジスタの形成領域とは、ある程度だけ離す必要
がある。実際には、ＮＭＯＳトランジスタのソース、ド
レイン領域を形成するＮ型不純物領域３とＰＭＯＳトラ
ンジスタのソース、ドレイン領域を形成するＰ型不純物
領域４とは５〜１０μｍ程度離している。
ＯＳトランジスタを形成しているため、ＰＭＯＳフリッ
プフロップ回路１２はＮウエル領域２の中に形成されて
いる。この様な構造においては、ラッチアップが発生し
ないように、ＮＭＯＳトランジスタの形成領域とＰＭＯ
Ｓトランジスタの形成領域とは、ある程度だけ離す必要
がある。実際には、ＮＭＯＳトランジスタのソース、ド
レイン領域を形成するＮ型不純物領域３とＰＭＯＳトラ
ンジスタのソース、ドレイン領域を形成するＰ型不純物
領域４とは５〜１０μｍ程度離している。
【００３０】従来の半導体記憶装置では、センス増幅器
を構成するトランジスタの配置に特に制約を設けていな
いため、本従来例のようにＮＭＯＳフリップフロップ回
路１１とＰＭＯＳフリップフロップ回路１２とが隣り合
った場合でも、上記ラッチアップを考慮した距離を離す
だけであった。
を構成するトランジスタの配置に特に制約を設けていな
いため、本従来例のようにＮＭＯＳフリップフロップ回
路１１とＰＭＯＳフリップフロップ回路１２とが隣り合
った場合でも、上記ラッチアップを考慮した距離を離す
だけであった。
【００３１】しかるにこの時、センス増幅器の安定動作
の点からは、新たな問題を発生する。この点について以
下に説明する。
の点からは、新たな問題を発生する。この点について以
下に説明する。
【００３２】Ｐ型半導体基板１の内部に深くＮウエル領
域２を形成するための熱処理や、その後の製造工程での
熱処理により、Ｎウエル領域２は深さ方向ばかりでなく
横方向にも拡がっていく。このためＮウエル領域２に隣
接する領域では、Ｐ型半導体基板表面の不純物濃度がＮ
ウエル領域から離れた領域と異なってくる恐れがある。
域２を形成するための熱処理や、その後の製造工程での
熱処理により、Ｎウエル領域２は深さ方向ばかりでなく
横方向にも拡がっていく。このためＮウエル領域２に隣
接する領域では、Ｐ型半導体基板表面の不純物濃度がＮ
ウエル領域から離れた領域と異なってくる恐れがある。
【００３３】この様な表面の不純物濃度の変化量は、上
記熱処理等の製造条件やＮウエル領域２からの距離によ
り異なってくる。そして不純物濃度の変化は、ＭＯＳト
ランジスタの閾値電圧の変化となって現れてくる。
記熱処理等の製造条件やＮウエル領域２からの距離によ
り異なってくる。そして不純物濃度の変化は、ＭＯＳト
ランジスタの閾値電圧の変化となって現れてくる。
【００３４】ＭＯＳトランジスタの閾値電圧の変化が半
導体記憶装置の特性へ及ぼす影響はＮウエル領域２に隣
接する領域に配置される回路の種類によって異なる。半
導体記憶装置においては、通常の回路ではさほど問題に
はならないが、最も微小な信号を扱うセンス増幅器の場
合は、フリップフロップ回路を構成する一対のＭＯＳト
ランジスタの特性のバラツキが問題となる。
導体記憶装置の特性へ及ぼす影響はＮウエル領域２に隣
接する領域に配置される回路の種類によって異なる。半
導体記憶装置においては、通常の回路ではさほど問題に
はならないが、最も微小な信号を扱うセンス増幅器の場
合は、フリップフロップ回路を構成する一対のＭＯＳト
ランジスタの特性のバラツキが問題となる。
【００３５】特に最近の半導体記憶装置では、ビット線
のピッチの縮小にＭＯＳトランジスタの縮小が追随でき
ない結果、フリップフロップ回路を構成する１対のＭＯ
Ｓトランジスタを、ビット線の延在する方向（図９
（Ａ）でＸ方向）に並べて配置する様になっている。
のピッチの縮小にＭＯＳトランジスタの縮小が追随でき
ない結果、フリップフロップ回路を構成する１対のＭＯ
Ｓトランジスタを、ビット線の延在する方向（図９
（Ａ）でＸ方向）に並べて配置する様になっている。
【００３６】図９（Ａ）於いては、ポリシリコン５ａ、
５ｂがＮＭＯＳフリップフロップ回路１１を構成する一
対のＮＭＯＳトランジスタのゲート電極となっている。
この様な配置の場合、隣接するＮウエル領域２からの距
離が、対となる２個のＮＭＯＳトランジスタで異なって
しまう。
５ｂがＮＭＯＳフリップフロップ回路１１を構成する一
対のＮＭＯＳトランジスタのゲート電極となっている。
この様な配置の場合、隣接するＮウエル領域２からの距
離が、対となる２個のＮＭＯＳトランジスタで異なって
しまう。
【００３７】この結果、対となる２個のＮＭＯＳトラン
ジスタで閾値電圧に差が生じやすく、半導体記憶装置の
安定動作を妨げる恐れがある。更に１６ＭＤＲＡＭ以
降、動作電圧の低下に伴い、トランジスタの閾値電圧も
下げられており、小さなバラツキでも製品の特性に大き
く影響してしまう。
ジスタで閾値電圧に差が生じやすく、半導体記憶装置の
安定動作を妨げる恐れがある。更に１６ＭＤＲＡＭ以
降、動作電圧の低下に伴い、トランジスタの閾値電圧も
下げられており、小さなバラツキでも製品の特性に大き
く影響してしまう。
【００３８】このためセンス増幅器を安定に動作させる
ためには、ラッチアップを考慮した距離に加え、センス
増幅器を構成するトランジスタの特性バラツキまで考慮
してＮウエル領域からの距離を決定する必要がある。実
際には１０〜２０％ほど余計に間隔をとっており、寸法
的にはセンス増幅器１個あたり１〜２μｍの寸法増大と
なっている。
ためには、ラッチアップを考慮した距離に加え、センス
増幅器を構成するトランジスタの特性バラツキまで考慮
してＮウエル領域からの距離を決定する必要がある。実
際には１０〜２０％ほど余計に間隔をとっており、寸法
的にはセンス増幅器１個あたり１〜２μｍの寸法増大と
なっている。
【００３９】センス増幅器活性化信号駆動回路を多数に
分割して各センス増幅器に対応している図１０の従来例
に於いてもＮＭＯＳフリップフロップ回路１１とＰＭＯ
Ｓフリップフロップ回路１２が隣接して配置されている
から、上記図５（図９）と同様の問題点が図１０でも生
じる。
分割して各センス増幅器に対応している図１０の従来例
に於いてもＮＭＯＳフリップフロップ回路１１とＰＭＯ
Ｓフリップフロップ回路１２が隣接して配置されている
から、上記図５（図９）と同様の問題点が図１０でも生
じる。
【００４０】したがって本発明の目的は、半導体チップ
面積が小さく、しかも安定に動作する半導体記憶装置を
提供することである。
面積が小さく、しかも安定に動作する半導体記憶装置を
提供することである。
【００４１】
【課題を解決するための手段】本発明の第１の特徴は、
第１および第２のメモリセルアレイと、前記第１および
第２のメモリセルアレイに対しそれぞれ第１および第２
のスイッチング用ＭＯＳトランジスタを介して接続され
た共通のセンス増幅器とを有し、前記共通のセンス増幅
器がＮＭＯＳトランジスタによるＮＭＯＳフリップフロ
ップ回路とＰＭＯＳトランジスタによるＰＭＯＳフリッ
プフロップ回路とから構成された半導体記憶装置におい
て、前記ＮＭＯＳフリップフロップ回路およびＰＭＯＳ
フリップフロップ回路のいずれもが前記第１のスイッチ
ング用ＭＯＳトランジスタと前記第２のスイッチング用
ＭＯＳトランジスタとの間に位置し、かつ前記ＮＭＯＳ
フリップフロップ回路と前記ＰＭＯＳフリップフロップ
回路との間には他の回路が配置され、前記第１および第
２のフリップフロップ回路のうち一方のフリップフロッ
プ回路を構成するトランジスタは基板に設けられたウエ
ル領域に形成され、他方のフリップフロップ回路を構成
するトランジスタはウエル領域が設けられていない基板
の箇所に形成されてされている半導体記憶装置にある。
本発明の第２の特徴は、第１および第２のメモリセルア
レイと、前記第１および第２のメモリセルアレイに対し
それぞれ第１および第２のスイッチング用ＭＯＳトラン
ジスタを介して接続された共通のセンス増幅器とを有
し、前記共通のセンス増幅器がＮＭＯＳトランジスタに
よるＮＭＯＳフリップフロップ回路とＰＭＯＳトランジ
スタによるＰＭＯＳフリップフロップ回路とから構成さ
れた半導体記憶装置において、前記ＮＭＯＳフリップフ
ロップ回路およびＰＭＯＳフリップフロップ回路のいず
れもが前記第１のスイッチング用ＭＯＳトランジスタと
前記第２のスイッチング用ＭＯＳトランジスタとの間に
位置し、かつ前記ＮＭＯＳフリップフロップ回路と前記
ＰＭＯＳフリップフロップ回路との間には、列選択信号
に従ってビット線とデータ入出力線との間のデータの伝
達を制御する列選択回路が配置されている半導体記憶装
置にある。本発明の第３の特徴は、第１および第２のメ
モリセルアレイと、前記第１および第２のメモリセルア
レイに対しそれぞれ第１および第２のスイッチング用Ｍ
ＯＳトランジスタを介して接続された共通のセンス増幅
器とを有し、前記共通のセ ンス増幅器がＮＭＯＳトラン
ジスタによるＮＭＯＳフリップフロップ回路とＰＭＯＳ
トランジスタによるＰＭＯＳフリップフロップ回路とか
ら構成された半導体記憶装置において、前記ＮＭＯＳフ
リップフロップ回路およびＰＭＯＳフリップフロップ回
路のいずれもが前記第１のスイッチング用ＭＯＳトラン
ジスタと前記第２のスイッチング用ＭＯＳトランジスタ
との間に位置し、かつ前記ＮＭＯＳフリップフロップ回
路と前記ＰＭＯＳフリップフロップ回路との間には、セ
ンス増幅器を活性化する信号を駆動する回路が配置され
ている半導体記憶装置にある。
第１および第２のメモリセルアレイと、前記第１および
第２のメモリセルアレイに対しそれぞれ第１および第２
のスイッチング用ＭＯＳトランジスタを介して接続され
た共通のセンス増幅器とを有し、前記共通のセンス増幅
器がＮＭＯＳトランジスタによるＮＭＯＳフリップフロ
ップ回路とＰＭＯＳトランジスタによるＰＭＯＳフリッ
プフロップ回路とから構成された半導体記憶装置におい
て、前記ＮＭＯＳフリップフロップ回路およびＰＭＯＳ
フリップフロップ回路のいずれもが前記第１のスイッチ
ング用ＭＯＳトランジスタと前記第２のスイッチング用
ＭＯＳトランジスタとの間に位置し、かつ前記ＮＭＯＳ
フリップフロップ回路と前記ＰＭＯＳフリップフロップ
回路との間には他の回路が配置され、前記第１および第
２のフリップフロップ回路のうち一方のフリップフロッ
プ回路を構成するトランジスタは基板に設けられたウエ
ル領域に形成され、他方のフリップフロップ回路を構成
するトランジスタはウエル領域が設けられていない基板
の箇所に形成されてされている半導体記憶装置にある。
本発明の第２の特徴は、第１および第２のメモリセルア
レイと、前記第１および第２のメモリセルアレイに対し
それぞれ第１および第２のスイッチング用ＭＯＳトラン
ジスタを介して接続された共通のセンス増幅器とを有
し、前記共通のセンス増幅器がＮＭＯＳトランジスタに
よるＮＭＯＳフリップフロップ回路とＰＭＯＳトランジ
スタによるＰＭＯＳフリップフロップ回路とから構成さ
れた半導体記憶装置において、前記ＮＭＯＳフリップフ
ロップ回路およびＰＭＯＳフリップフロップ回路のいず
れもが前記第１のスイッチング用ＭＯＳトランジスタと
前記第２のスイッチング用ＭＯＳトランジスタとの間に
位置し、かつ前記ＮＭＯＳフリップフロップ回路と前記
ＰＭＯＳフリップフロップ回路との間には、列選択信号
に従ってビット線とデータ入出力線との間のデータの伝
達を制御する列選択回路が配置されている半導体記憶装
置にある。本発明の第３の特徴は、第１および第２のメ
モリセルアレイと、前記第１および第２のメモリセルア
レイに対しそれぞれ第１および第２のスイッチング用Ｍ
ＯＳトランジスタを介して接続された共通のセンス増幅
器とを有し、前記共通のセ ンス増幅器がＮＭＯＳトラン
ジスタによるＮＭＯＳフリップフロップ回路とＰＭＯＳ
トランジスタによるＰＭＯＳフリップフロップ回路とか
ら構成された半導体記憶装置において、前記ＮＭＯＳフ
リップフロップ回路およびＰＭＯＳフリップフロップ回
路のいずれもが前記第１のスイッチング用ＭＯＳトラン
ジスタと前記第２のスイッチング用ＭＯＳトランジスタ
との間に位置し、かつ前記ＮＭＯＳフリップフロップ回
路と前記ＰＭＯＳフリップフロップ回路との間には、セ
ンス増幅器を活性化する信号を駆動する回路が配置され
ている半導体記憶装置にある。
【００４２】
【発明の実施の形態】次に、本発明について図面を参照
して詳細に説明する。
して詳細に説明する。
【００４３】まず図１および図２を参照して本発明の第
１の実施の形態のＭＯＳ型半導体記憶装置を説明する。
図１（Ａ）は平面図であり、図１（Ｂ）は図１（Ａ）を
切断線Ａ−Ａで切断し矢印の方向を視た断面図である。
また図２は回路図である。
１の実施の形態のＭＯＳ型半導体記憶装置を説明する。
図１（Ａ）は平面図であり、図１（Ｂ）は図１（Ａ）を
切断線Ａ−Ａで切断し矢印の方向を視た断面図である。
また図２は回路図である。
【００４４】なお一般に回路図は各トランジスタ等の接
続関係を示すにすぎず、半導体チップ上の実際のトラン
ジスタや回路関係の位置関係を指定するものではない
が、先に従来例として示した図５、図６、図７及び図１
０並びにこれから第１の実施の形態として示す図２及び
第２の実施の形態として示す図４に限っては各回路の配
置まで対応づけて表した回路図、すなわち各回路の相互
の位置関係まで対応させている。
続関係を示すにすぎず、半導体チップ上の実際のトラン
ジスタや回路関係の位置関係を指定するものではない
が、先に従来例として示した図５、図６、図７及び図１
０並びにこれから第１の実施の形態として示す図２及び
第２の実施の形態として示す図４に限っては各回路の配
置まで対応づけて表した回路図、すなわち各回路の相互
の位置関係まで対応させている。
【００４５】図２において、第１および第２のメモリセ
ルアレイＭＣａ，ＭＣｂに対しそれぞれ第１および第２
のスイッチング用ＭＯＳトランジスタＱ１ａ，Ｑ１ｂを
介して共通のセンス増幅器が接続されている。この共通
のセンス増幅器は１対のＮＭＯＳトランジスタによるＮ
ＭＯＳフリップフロップ回路１１と１対のＰＭＯＳトラ
ンジスタによるＰＭＯＳフリップフロップ回路１２とか
ら構成され、ＮＭＯＳフリップフロップ回路１１および
ＰＭＯＳフリップフロップ回路１２のいずれもが第１の
スイッチング用ＭＯＳトランジスタＱ１ａと第２のスイ
ッチング用ＭＯＳトランジスタＱ１ｂとの間に位置して
いるから、全体の面積は縮小することができる。
ルアレイＭＣａ，ＭＣｂに対しそれぞれ第１および第２
のスイッチング用ＭＯＳトランジスタＱ１ａ，Ｑ１ｂを
介して共通のセンス増幅器が接続されている。この共通
のセンス増幅器は１対のＮＭＯＳトランジスタによるＮ
ＭＯＳフリップフロップ回路１１と１対のＰＭＯＳトラ
ンジスタによるＰＭＯＳフリップフロップ回路１２とか
ら構成され、ＮＭＯＳフリップフロップ回路１１および
ＰＭＯＳフリップフロップ回路１２のいずれもが第１の
スイッチング用ＭＯＳトランジスタＱ１ａと第２のスイ
ッチング用ＭＯＳトランジスタＱ１ｂとの間に位置して
いるから、全体の面積は縮小することができる。
【００４６】さらにＮＭＯＳフリップフロップ回路１１
とＰＭＯＳフリップフロップ回路１２との間に列選択信
号に従ってビット線ＢＬ，ＢＬＢとデータ入出力線Ｉ／
Ｏ，Ｉ／ＯＢとの間のデータの伝達を制御する列選択回
路１３が設けられておりその分だけＮＭＯＳフリップフ
ロップ回路１１とＮウエル領域に形成されるＰＭＯＳフ
リップフロップ回路１２とが離間している。
とＰＭＯＳフリップフロップ回路１２との間に列選択信
号に従ってビット線ＢＬ，ＢＬＢとデータ入出力線Ｉ／
Ｏ，Ｉ／ＯＢとの間のデータの伝達を制御する列選択回
路１３が設けられておりその分だけＮＭＯＳフリップフ
ロップ回路１１とＮウエル領域に形成されるＰＭＯＳフ
リップフロップ回路１２とが離間している。
【００４７】したがって、ＮＭＯＳフリップフロップ回
路１１を構成するために対となるＮＭＯＳトランジスタ
間の閾値電圧の、Ｎウエル領域による変動、アンバラン
スを抑制することができる。
路１１を構成するために対となるＮＭＯＳトランジスタ
間の閾値電圧の、Ｎウエル領域による変動、アンバラン
スを抑制することができる。
【００４８】また図２に示すように、スイッチング信号
ＳＷａ，ＳＷｂがそれぞれ第１および第２のスイッチン
グ用ＭＯＳトランジスタＱ１ａ，Ｑ１ｂのゲートに入力
し、センス増幅器活性化信号ＳＡＮ，ＳＡＰがそれぞれ
ＮＭＯＳフリップフロップ回路１１およびＰＭＯＳフリ
ップフロップ回路１２に入力し、データ入出力線Ｉ／
Ｏ，Ｉ／ＯＢが列選択回路１３に接続し、列選択信号Ｙ
ｉが列選択回路１３に入力し、ビット線ＢＬ，ＢＬＢが
上記３回路１１，１２，１３に接続している。
ＳＷａ，ＳＷｂがそれぞれ第１および第２のスイッチン
グ用ＭＯＳトランジスタＱ１ａ，Ｑ１ｂのゲートに入力
し、センス増幅器活性化信号ＳＡＮ，ＳＡＰがそれぞれ
ＮＭＯＳフリップフロップ回路１１およびＰＭＯＳフリ
ップフロップ回路１２に入力し、データ入出力線Ｉ／
Ｏ，Ｉ／ＯＢが列選択回路１３に接続し、列選択信号Ｙ
ｉが列選択回路１３に入力し、ビット線ＢＬ，ＢＬＢが
上記３回路１１，１２，１３に接続している。
【００４９】次に図１を参照して、Ｐ型シリコン基板１
にＮウエル領域２が設けられ、Ｐ型基板領域には、スイ
ッチング用ＭＯＳトランジスタＱ１ａ，Ｑ１ｂのソー
ス、ドレインとなるＮ型拡散層３、列選択回路１３およ
びＮＭＯＳフリップフロップ回路１１を構成するＮＭＯ
Ｓトランジスタのソース、ドレインとなるＮ型拡散層３
がそれぞれ形成され、Ｎウエル領域２内にはＰＭＯＳフ
リップフロップ回路１２を構成するＰＭＯＳトランジス
タ１２のソース、ドレインとなるＰ型拡散層４およびＮ
ウエル領域のコンタクト用のＮ型拡散層３がそれぞれ形
成されている。
にＮウエル領域２が設けられ、Ｐ型基板領域には、スイ
ッチング用ＭＯＳトランジスタＱ１ａ，Ｑ１ｂのソー
ス、ドレインとなるＮ型拡散層３、列選択回路１３およ
びＮＭＯＳフリップフロップ回路１１を構成するＮＭＯ
Ｓトランジスタのソース、ドレインとなるＮ型拡散層３
がそれぞれ形成され、Ｎウエル領域２内にはＰＭＯＳフ
リップフロップ回路１２を構成するＰＭＯＳトランジス
タ１２のソース、ドレインとなるＰ型拡散層４およびＮ
ウエル領域のコンタクト用のＮ型拡散層３がそれぞれ形
成されている。
【００５０】直線状のポリシリコン５がＹ方向を延在し
てスイッチング用ＭＯＳトランジスタＱ１ａ，Ｑ１ｂの
ゲート電極となり、島状のポリシリコン５（５ａ，５
ｂ）がそれぞれＸ方向に延びて回路１１，１２，１３を
構成するトランジスタのそれぞれのゲート電極となり、
層間絶縁膜を介して形成されたタングステンシリサイド
６やアルミ７によりビット線等のＸ方向を延在する電極
配線が構成され、これがコンタクト孔８を通してそれぞ
れのゲート電極や拡散層の所定箇所に接続している。
てスイッチング用ＭＯＳトランジスタＱ１ａ，Ｑ１ｂの
ゲート電極となり、島状のポリシリコン５（５ａ，５
ｂ）がそれぞれＸ方向に延びて回路１１，１２，１３を
構成するトランジスタのそれぞれのゲート電極となり、
層間絶縁膜を介して形成されたタングステンシリサイド
６やアルミ７によりビット線等のＸ方向を延在する電極
配線が構成され、これがコンタクト孔８を通してそれぞ
れのゲート電極や拡散層の所定箇所に接続している。
【００５１】先に説明したように従来技術の図９
（Ａ）、（Ｂ）ではＮＭＯＳフリップフロップ回路１
１、ＰＭＯＳフリップフロップ回路１２、列選択回路１
３の順にＸ方向に配置されているから、ＮＭＯＳフリッ
プフロップ回路１１とＰＭＯＳフリップフロップ回路１
２とが隣接し、ＮＭＯＳフリップフロップ回路１１がＮ
ウエル領域２と隣り合っている。。
（Ａ）、（Ｂ）ではＮＭＯＳフリップフロップ回路１
１、ＰＭＯＳフリップフロップ回路１２、列選択回路１
３の順にＸ方向に配置されているから、ＮＭＯＳフリッ
プフロップ回路１１とＰＭＯＳフリップフロップ回路１
２とが隣接し、ＮＭＯＳフリップフロップ回路１１がＮ
ウエル領域２と隣り合っている。。
【００５２】これに対して本発明の図１（Ａ）、（Ｂ）
では、図２でも説明したように、ＰＯＳフリップフロッ
プ回路１２、列選択回路１３、ＮＭＯＳフリップフロッ
プ回路１１の順にＸ方向に配置されている。この結果、
ＮＭＯＳフリップフロップ回路１１とＰＭＯＳフリップ
フロップ回路１２との間に列選択回路１３が配置され、
ＮＭＯＳフリップフロップ回路１１がＮウエル領域２と
隣り合わないようになっている。
では、図２でも説明したように、ＰＯＳフリップフロッ
プ回路１２、列選択回路１３、ＮＭＯＳフリップフロッ
プ回路１１の順にＸ方向に配置されている。この結果、
ＮＭＯＳフリップフロップ回路１１とＰＭＯＳフリップ
フロップ回路１２との間に列選択回路１３が配置され、
ＮＭＯＳフリップフロップ回路１１がＮウエル領域２と
隣り合わないようになっている。
【００５３】したがって本発明では、ポリシリコン５
ａ，５ｂをそれぞれゲート電極としＮＭＯＳフリップフ
ロップ回路１１を構成する１対のＮＭＯＳトランジスタ
がＮウエル領域２から離間し、このためにＮウエル領域
２による表面濃度の影響を両トランジスタともに受けな
いから、対となる２個のＮＭＯＳトランジスタで閾値電
圧に差が生じることはない。したがって、センスセンス
増幅器は安定動作に動作をすることができる。
ａ，５ｂをそれぞれゲート電極としＮＭＯＳフリップフ
ロップ回路１１を構成する１対のＮＭＯＳトランジスタ
がＮウエル領域２から離間し、このためにＮウエル領域
２による表面濃度の影響を両トランジスタともに受けな
いから、対となる２個のＮＭＯＳトランジスタで閾値電
圧に差が生じることはない。したがって、センスセンス
増幅器は安定動作に動作をすることができる。
【００５４】そしてこの離間された領域に、Ｎウエル領
域２による表面濃度の影響に対して敏感ではない列選択
回路１３を設けたから全体の集積度を向上させることも
できる。すなわち実際にＮウエル領域２に隣り合ってい
るのは、列選択回路１３であるが、この回路１３はすで
にビット線対に十分電位差が生じた段階で動作する。こ
のため、列選択回路１３のトランジスタの閾値電圧の変
化はＮＭＯＳフリップフロップ回路１１のトランジスタ
の閾値電圧の変化ほど特性に影響を及ぼさない。このた
め、本実施の形態に示したトランジスタの配置でも、動
作上の問題を発生させることはない。
域２による表面濃度の影響に対して敏感ではない列選択
回路１３を設けたから全体の集積度を向上させることも
できる。すなわち実際にＮウエル領域２に隣り合ってい
るのは、列選択回路１３であるが、この回路１３はすで
にビット線対に十分電位差が生じた段階で動作する。こ
のため、列選択回路１３のトランジスタの閾値電圧の変
化はＮＭＯＳフリップフロップ回路１１のトランジスタ
の閾値電圧の変化ほど特性に影響を及ぼさない。このた
め、本実施の形態に示したトランジスタの配置でも、動
作上の問題を発生させることはない。
【００５５】次に図３および図４を参照して本発明の第
２の実施の形態のＭＯＳ型半導体記憶装置を説明する。
図３は平面図であり、図４はその回路図である。尚、図
３および図４のおいて図１および図２と同一もしくは類
似の箇所は同じ符号で示してあるから重複する説明は省
略する。
２の実施の形態のＭＯＳ型半導体記憶装置を説明する。
図３は平面図であり、図４はその回路図である。尚、図
３および図４のおいて図１および図２と同一もしくは類
似の箇所は同じ符号で示してあるから重複する説明は省
略する。
【００５６】この第２の実施の形態はセンス増幅器活性
化信号駆動回路を多数に分割して各センス増幅器に対応
している図１０の従来例に本発明を適用したものであ
る。
化信号駆動回路を多数に分割して各センス増幅器に対応
している図１０の従来例に本発明を適用したものであ
る。
【００５７】すなわちＮＭＯＳフリップフロップ回路１
１とＰＭＯＳフリップフロップ回路１２の間にセンス増
幅器活性化駆動信号ΦＮ，ΦＰを入力するＰＭＯＳ用お
よびＮＭＯＳ用センス増幅器活性化信号駆動回路１４，
１４を配置することにより、センス増幅器の寸法を増大
させることなく、配線抵抗を低減でき多数のセンス増幅
器が一度に動作して大きな充放電電流が流れた場合に対
処した半導体記憶装置において、ＮＭＯＳフリップフロ
ップ回路１１とＮウエル領域２との距離を大きくするこ
とができ、第１の実施の形態と同様の効果を得ることが
できる。
１とＰＭＯＳフリップフロップ回路１２の間にセンス増
幅器活性化駆動信号ΦＮ，ΦＰを入力するＰＭＯＳ用お
よびＮＭＯＳ用センス増幅器活性化信号駆動回路１４，
１４を配置することにより、センス増幅器の寸法を増大
させることなく、配線抵抗を低減でき多数のセンス増幅
器が一度に動作して大きな充放電電流が流れた場合に対
処した半導体記憶装置において、ＮＭＯＳフリップフロ
ップ回路１１とＮウエル領域２との距離を大きくするこ
とができ、第１の実施の形態と同様の効果を得ることが
できる。
【００５８】なお以上の説明では、Ｐ型半導体基板を用
いてＮウエル領域を用いた場合の半導体記憶装置につい
て述べたが、Ｎ型半導体基板を用いてＰウエル領域を用
いた場合や半導体基板にＮウエル領域およびＰウエル領
域を用いてそれぞれのフリップフロップ回路を構成する
ＭＯＳトランジスタを形成する半導体記憶装置に関して
も、本発明を適用できることは明らかである。
いてＮウエル領域を用いた場合の半導体記憶装置につい
て述べたが、Ｎ型半導体基板を用いてＰウエル領域を用
いた場合や半導体基板にＮウエル領域およびＰウエル領
域を用いてそれぞれのフリップフロップ回路を構成する
ＭＯＳトランジスタを形成する半導体記憶装置に関して
も、本発明を適用できることは明らかである。
【００５９】
【発明の効果】第１の効果は、半導体チップ面積の縮小
ができるということである。
ができるということである。
【００６０】その理由は、１個のＮＭＯＳフリップフロ
ップ回路と１個のＰＭＯＳフリップフロップ回路という
最小の回路でセンス増幅器が構成されているうえに、前
記ＮＭＯＳフリップフロップ回路と前記ＰＭＯＳフリッ
プフロップ回路とをラッチアップ防止だけを考慮した距
離まで近づけて配置する事ができるからである。
ップ回路と１個のＰＭＯＳフリップフロップ回路という
最小の回路でセンス増幅器が構成されているうえに、前
記ＮＭＯＳフリップフロップ回路と前記ＰＭＯＳフリッ
プフロップ回路とをラッチアップ防止だけを考慮した距
離まで近づけて配置する事ができるからである。
【００６１】第２の効果は、センス増幅器の動作の安定
化が図れるという事である。
化が図れるという事である。
【００６２】その理由は、ＮＭＯＳフリップフロップ回
路とＰＭＯＳフリップフロップ回路とを隣り合わないよ
うに配置することで、ＰＭＯＳフリップフロップ回路を
囲むＮウエルによる半導体基板表面の不純物濃度変化の
影響がＮＭＯＳフリップフロップ回路に及ぶ事がないか
らである。
路とＰＭＯＳフリップフロップ回路とを隣り合わないよ
うに配置することで、ＰＭＯＳフリップフロップ回路を
囲むＮウエルによる半導体基板表面の不純物濃度変化の
影響がＮＭＯＳフリップフロップ回路に及ぶ事がないか
らである。
【図１】本発明の第１の実施の形態の半導体記憶装置を
示した図であり、（Ａ）は平面図、（Ｂ）は（Ａ）を切
断線Ａ−Ａで切断し矢印の方向を視た断面図である。
示した図であり、（Ａ）は平面図、（Ｂ）は（Ａ）を切
断線Ａ−Ａで切断し矢印の方向を視た断面図である。
【図２】本発明の第１の実施の形態の半導体記憶装置を
示した回路図である。
示した回路図である。
【図３】本発明の第２の実施の形態の半導体記憶装置を
示した平面図である。
示した平面図である。
【図４】本発明の第２の実施の形態の半導体記憶装置を
示した回路図である。
示した回路図である。
【図５】従来技術の半導体記憶装置を示した回路図であ
る。
る。
【図６】他の従来技術の半導体記憶装置を示した回路図
である。
である。
【図７】別の従来技術の半導体記憶装置を示した回路図
である。
である。
【図８】図５の従来技術の半導体記憶装置の各信号の動
作を示したタイミングチャート図である。
作を示したタイミングチャート図である。
【図９】図５の従来技術の半導体記憶装置を示した図で
あり、（Ａ）は平面図、（Ｂ）は（Ａ）を切断線Ｂ−Ｂ
で切断し矢印の方向を視た断面図である。
あり、（Ａ）は平面図、（Ｂ）は（Ａ）を切断線Ｂ−Ｂ
で切断し矢印の方向を視た断面図である。
【図１０】さらに別の従来技術の半導体記憶装置を示し
た回路図である。
た回路図である。
１ Ｐ型半導体基板 ２ Ｎウエル領域 ３ Ｎ型不純物領域 ４ Ｐ型不純物領域 ５、５ａ、５ｂ ポリシリコンによるゲート電極 ６ タングステンシリサイド ７ アルミ ８ コンタクト孔 １１ａ、１１ｂ ＮＭＯＳフリップフロップ回路 １２、１２ａ、１２ｂ ＰＭＯＳフリップフロップ回
路 １３ 列選択回路 １４ センス増幅器活性化信号駆動回路 Ｍｃａ、Ｍｃｂ メモリセルアレイ Ｑ１ａ、Ｑ１ｂ スイッチングトランジスタ
路 １３ 列選択回路 １４ センス増幅器活性化信号駆動回路 Ｍｃａ、Ｍｃｂ メモリセルアレイ Ｑ１ａ、Ｑ１ｂ スイッチングトランジスタ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 前田 恭宏 神奈川県川崎市中原区小杉町一丁目403 番53 日本電気アイシーマイコンシステ ム株式会社内 (56)参考文献 特開 平５−62462（ＪＰ，Ａ) 特開 平８−62462（ＪＰ，Ａ) 特開 平９−116110（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/108 G11C 11/401 H01L 21/8242
Claims (3)
- 【請求項１】 第１および第２のメモリセルアレイと、
前記第１および第２のメモリセルアレイに対しそれぞれ
第１および第２のスイッチング用絶縁ゲート電界効果ト
ランジスタを介して接続された共通のセンス増幅器とを
有し、前記共通のセンス増幅器がＮチャネル絶縁ゲート
電界効果トランジスタによる第１のフリップフロップ回
路とＰチャネル絶縁ゲート電界効果トランジスタによる
第２のフリップフロップ回路とから構成された半導体記
憶装置において、 前記第１および第２のフリップフロップ回路いずれもが
前記第１のスイッチング用絶縁ゲート電界効果トランジ
スタと前記第２のスイッチング用絶縁ゲート電界効果ト
ランジスタとの間に位置し、かつ前記第１のフリップフ
ロップ回路と前記第２のフリップフロップ回路との間に
は他の回路が配置され、前記第１および第２のフリップ
フロップ回路のうち一方のフリップフロップ回路を構成
するトランジスタは基板に設けられたウエル領域に形成
され、他方のフリップフロップ回路を構成するトランジ
スタはウエル領域が設けられていない基板の箇所に形成
されていることを特徴とする半導体記憶装置。 - 【請求項２】 第１および第２のメモリセルアレイと、
前記第１および第２のメモリセルアレイに対しそれぞれ
第１および第２のスイッチング用絶縁ゲート電界効果ト
ランジスタを介して接続された共通のセンス増幅器とを
有し、前記共通のセンス増幅器がＮチャネル絶縁ゲート
電界効果トランジスタによる第１のフリップフロップ回
路とＰチャネル絶縁ゲート電界効果トランジスタによる
第２のフリップフロップ回路とから構成された半導体記
憶装置において、 前記第１および第２のフリップフロップ回路いずれもが
前記第１のスイッチング用絶縁ゲート電界効果トランジ
スタと前記第２のスイッチング用絶縁ゲート電界効果ト
ランジスタとの間に位置し、かつ前記第１のフリップフ
ロップ回路と前記第２のフリップフロップ回路との間に
は、 列選択信号に従ってビット線とデータ入出力線との
間のデータの伝達を制御する列選択回路が配置されてい
ることを特徴とする半導体記憶装置。 - 【請求項３】 第１および第２のメモリセルアレイと、
前記第１および第２のメモリセルアレイに対しそれぞれ
第１および第２のスイッチング用絶縁ゲート 電界効果ト
ランジスタを介して接続された共通のセンス増幅器とを
有し、前記共通のセンス増幅器がＮチャネル絶縁ゲート
電界効果トランジスタによる第１のフリップフロップ回
路とＰチャネル絶縁ゲート電界効果トランジスタによる
第２のフリップフロップ回路とから構成された半導体記
憶装置において、 前記第１および第２のフリップフロップ回路いずれもが
前記第１のスイッチング用絶縁ゲート電界効果トランジ
スタと前記第２のスイッチング用絶縁ゲート電界効果ト
ランジスタとの間に位置し、かつ前記第１のフリップフ
ロップ回路と前記第２のフリップフロップ回路との間に
は、 センス増幅器を活性化する信号を駆動する回路が配
置されていることを特徴とする半導体記憶装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08286607A JP3130807B2 (ja) | 1996-10-29 | 1996-10-29 | 半導体記憶装置 |
| US08/956,369 US5930190A (en) | 1996-10-29 | 1997-10-23 | Single-chip memory system and method for operating the same |
| KR1019970055631A KR100301542B1 (ko) | 1996-10-29 | 1997-10-28 | 단일칩 메모리 시스템 |
| TW086115919A TW365063B (en) | 1996-10-29 | 1997-10-28 | Single chip memory system and the operation method thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08286607A JP3130807B2 (ja) | 1996-10-29 | 1996-10-29 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10135422A JPH10135422A (ja) | 1998-05-22 |
| JP3130807B2 true JP3130807B2 (ja) | 2001-01-31 |
Family
ID=17706610
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP08286607A Expired - Fee Related JP3130807B2 (ja) | 1996-10-29 | 1996-10-29 | 半導体記憶装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5930190A (ja) |
| JP (1) | JP3130807B2 (ja) |
| KR (1) | KR100301542B1 (ja) |
| TW (1) | TW365063B (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100329024B1 (ko) * | 1998-03-27 | 2002-03-18 | 아끼구사 나오유끼 | 파괴 읽기형 메모리 회로, 이를 위한 리스토어 회로 및 감지 증폭기 |
| JP2000077628A (ja) * | 1998-06-19 | 2000-03-14 | Toshiba Corp | 半導体記憶装置 |
| JP2000040370A (ja) * | 1998-07-24 | 2000-02-08 | Nec Corp | 半導体記憶装置 |
| JP2003158205A (ja) * | 2001-11-26 | 2003-05-30 | Hitachi Ltd | 半導体装置及び製造方法 |
| JP5710945B2 (ja) * | 2010-11-25 | 2015-04-30 | ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． | 半導体装置 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04125891A (ja) * | 1990-09-17 | 1992-04-27 | Oki Electric Ind Co Ltd | 半導体記憶装置 |
| JP3129336B2 (ja) * | 1991-12-09 | 2001-01-29 | 沖電気工業株式会社 | 半導体記憶装置 |
| KR0139496B1 (ko) * | 1994-06-21 | 1998-06-01 | 윤종용 | 반도체 메모리장치의 비트라인 감지증폭기 |
| KR0177776B1 (ko) * | 1995-08-23 | 1999-04-15 | 김광호 | 고집적 반도체 메모리 장치의 데이타 센싱회로 |
-
1996
- 1996-10-29 JP JP08286607A patent/JP3130807B2/ja not_active Expired - Fee Related
-
1997
- 1997-10-23 US US08/956,369 patent/US5930190A/en not_active Expired - Lifetime
- 1997-10-28 TW TW086115919A patent/TW365063B/zh not_active IP Right Cessation
- 1997-10-28 KR KR1019970055631A patent/KR100301542B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR100301542B1 (ko) | 2001-11-22 |
| US5930190A (en) | 1999-07-27 |
| JPH10135422A (ja) | 1998-05-22 |
| TW365063B (en) | 1999-07-21 |
| KR19980033235A (ko) | 1998-07-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6175138B1 (en) | Semiconductor memory device and method of manufacturing the same | |
| US6949782B2 (en) | Semiconductor memories | |
| US7489539B2 (en) | Semiconductor memory device | |
| US20040213029A1 (en) | Semiconductor memory and semiconductor integrated circuit | |
| EP0908954B1 (en) | Semiconductor memory device and manufacturing method thereof | |
| US5281843A (en) | Thin-film transistor, free from parasitic operation | |
| EP3422350B1 (en) | Semiconductor storage device | |
| US6169308B1 (en) | Semiconductor memory device and manufacturing method thereof | |
| JP3047850B2 (ja) | 半導体装置 | |
| JP3130807B2 (ja) | 半導体記憶装置 | |
| US10971219B2 (en) | Semiconductor device | |
| US6700169B2 (en) | Semiconductor memory device | |
| US6115309A (en) | Sense amplifier having increased drive current capability | |
| JPH07302847A (ja) | Ｓｒａｍメモリセル | |
| US6984859B2 (en) | Semiconductor memory device with static memory cells | |
| US7098520B2 (en) | Semiconductor memory device having pick-up structure | |
| US6642574B2 (en) | Semiconductor memory device and manufacturing method thereof | |
| US6304508B1 (en) | Semiconductor device | |
| EP1420413B1 (en) | Improved memory device | |
| KR0178815B1 (ko) | 레벨간 절연층에서 선택적으로 신장하는 디지트 라인을 갖는 반도체 ram 장치 | |
| CN114883318A (zh) | 包含半导体布局以减轻局部布局效应的设备 | |
| JPH0766301A (ja) | 半導体素子とその半導体素子を用いたメモリセル及び半導体記憶装置 | |
| KR20050005711A (ko) | 픽업 구조를 가지는 반도체 메모리 소자 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20001017 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071117 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081117 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081117 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091117 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091117 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101117 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111117 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121117 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121117 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131117 Year of fee payment: 13 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |