JP3047850B2 - 半導体装置 - Google Patents

半導体装置

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JP3047850B2 JP9080270A JP8027097A JP3047850B2 JP 3047850 B2 JP3047850 B2 JP 3047850B2 JP 9080270 A JP9080270 A JP 9080270A JP 8027097 A JP8027097 A JP 8027097A JP 3047850 B2 JP3047850 B2 JP 3047850B2
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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、絶縁ゲート電界効
果トランジスタを含む半導体装置に関し、トランジスタ
の高集積化を図り、かつトランジスタ性能に対するコン
タクト抵抗の影響を軽減する半導体装置に関するもので
ある。
【０００２】
【従来の技術】半導体素子の微細化による集積密度の向
上によって、たとえばダイナミック・ランダム・アクセ
ス・メモリ（ＤＲＡＭ）は、３年に４倍の記憶容量の増
加が実現されている。素子寸法が微細化されることによ
って情報を蓄積するメモリセル面積が縮小することはも
ちろんのこと、メモリセルに蓄積された情報を書き込み
あるいは読み出すための周辺回路に用いられる素子の寸
法も縮小されることで、上述の集積度の向上が達成され
てきた。
【０００３】ＤＲＡＭの重要な周辺回路の一つにセンス
アンプがある。図７は、典型的なセンスアンプを示す回
路図であり、折り返しビット線構成のシェアードセンス
アンプである。一つのセンスアンプには、一対のビット
線ＢＬａ、ＢＬｂがあり、センスアンプの両側のメモリ
セルアレイ領域２５１ａ、２５１ｂまで延長されてい
る。それぞれのビット線ＢＬａ、ＢＬｂは、スイッチと
なるトランジスタを介して入出力せんＩ／Ｏａ、Ｉ／Ｏ
ｂに接続されている。
【０００４】また、メモリセルアレイ領域の一方を選択
するためのトランスファーゲートＴＧと、ビット線イコ
ライズ回路に接続されたＰＤＬ及びＨＶＣＤと、増幅回
路２５４とが設けられている。増幅回路２５４は、ｎチ
ャネルトランジスタ２５２ａ、２５２ｂとｐチャネルト
ランジスタ２５３ａ２５３ｂとからなる２つのＣＭＯＳ
インバータの入出力が交差されるとともに、ビット線Ｂ
Ｌａ、ＢＬｂに接続されている。また、ｎチャネルトラ
ンジスタからなるフリップフロップはセンスアンプ駆動
線ＳＡＮに接続され、ｐチャネルトランジスタからなる
フリップフロップはセンスアンプ駆動線ＳＡＰに接続さ
れている。
【０００５】センスアンプは、メモリセルに蓄えられた
電荷により一方のビット線に読み出されたわずかな電位
差を検知する性能が要求されている。高性能なセンスア
ンプを得るための重要な項目は、対になるビット線ＢＬ
ａ、ＢＬｂのビット線容量、ビット線に接続されている
素子の性能、配線及びコンタクトの抵抗等が等しいこと
である。とりわけ増幅回路２５３を構成する対になるト
ランジスタ性能のバランスが等しいことは重要である。
【０００６】そのため、対になるビット線およびビット
線に接続する素子を構成する要素パターンの形状や配置
を等しくすることが望ましい。図８には、典型的な増幅
回路２５４のレイアウトパターンを示す。センスアンプ
はメモリセルアレイに合わせてアレイ配列されているた
め、レイアウトパターンをわかりやすく説明できるよう
に、４つ分の増幅回路のパターンを示した。また、図８
に示した増幅回路は、シェアードセンスアンプ構成とな
っている。一つの増幅回路２５４のパターン幅（図８の
横方向）は、メモリセルのパターン幅の２倍であり、す
なわち、増幅回路２５４のビット線のピッチは、メモリ
セルのビット線のピッチの２倍である。
【０００７】以降、増幅回路の構造について詳しく説明
するが、各パターンの寸法は最小設計寸法０．２５μｍ
の第１世代の２５６ＭＤＲＡＭを例とする。一般に、メ
モリセルアレイ領域で用いられる最小設計寸法よりも周
辺回路領域の設計寸法は大きな値を用いる。メモリセル
のビット線のピッチは０．６μｍである。センスアンプ
領域のビット線のピッチは１．２μｍであり、一つの増
幅回路の幅は２．４μｍである。
【０００８】Ｐ型シリコン基板２０３の表面にＮチャネ
ルトランジスタ領域２１０にＰウェル２０４が形成さ
れ、Ｐチャネルトランジスタ領域２０２にＮウェル２０
５が形成され、前記２つの領域２０４、２０５は、通常
の選択酸化法によって形成されたフィールド酸化膜２０
６によって分離されている。
【０００９】フィールド酸化膜２０６以外のトランジス
タを形成する領域にはゲート酸化膜２０７が形成され、
ゲート酸化膜２０７およびフィールド酸化膜２０６の表
面の所望の領域に、ＮチャネルトランジスタおよびＰチ
ャネルトランジスタのゲート電極となるＮ型多結晶シリ
コン層からなる幅０．７μｍのＮゲート電極２０８およ
びＰゲート電極２０９が形成されている。
【００１０】フィールド酸化膜２０６およびＮゲート電
極２０８が形成されている領域以外のＰウェル２０４の
表面にＮチャネルトランジスタのソース・ドレインとな
るＮ型拡散層２１０が形成され、フィールド酸化膜２０
６およびＰゲート電極２０９が形成されている領域以外
のＮウェル２０５の表面に、Ｐチャネルトランジスタの
ソース・ドレインとなるＰ型拡散層２１１が形成されて
いる。
【００１１】層間絶縁膜２１９の所望の領域には、Ｎチ
ャネルトランジスタのドレインとなるＮ型拡散層２１０
とビット線２１６とを接続する直径０．４μｍのＮドレ
インコンタクト２１２、Ｎゲート電極２０８とビット線
２１６とを接続する直径０．４μｍのＮゲートコンタク
ト２１４、ＰチャネルトランジスタのドレインとなるＰ
型拡散層２１１とビット線２１６とを接続する直径０．
４μｍのＰドレインコンタクト２１３およびＰゲート電
極２０９とビット線２１６とを接続する直径０．４μｍ
のＰゲートコンタクト２１５が形成されている。
【００１２】なお、Ｎドレインコンタクト２１２、Ｎゲ
ートコンタクト２１４、Ｐドレインコンタクト２１３、
およびＰゲートコンタクト２１５は、ＴｉＮ／Ｔｉから
なるバリアメタルとタングステンによって埋め込まれた
コンタクトプラグからなる。また、層間絶縁膜２１９の
所望の領域には、２つのＮチャネルトランジスタの共通
のソースとなるＮ型拡散層２１０とＳＡＮ配線２２０と
を接続する直径０．４μｍの２つのＮチャネルトランジ
スタの共通のＮソースコンタクト２１２、および、２つ
のＰチャネルトランジスタの共通のソースとなるＰ型拡
散層２１１とＳＡＰ配線２２１とを接続する直径０．４
μｍの２つのＰチャネルトランジスタの共通のＰソース
コンタクト２１８が形成されている。また、Ｎソースコ
ンタクト２１７およびＰソースコンタクト２１８も、Ｔ
ｉＮ／Ｔｉからなるバリアメタルとタングステンによっ
て埋め込まれたコンタクトプラグからなる。
【００１３】
【発明が解決しようとする課題】半導体装置の集積化
は、スケーリング則に従った素子寸法縮小によって行わ
れてきた。素子が縮小された場合に問題となる寄生抵抗
の影響を説明するために、トランジスタを構成する各要
素とトランジスタの電流経路における抵抗を図１０に示
す。一定電界のもとでのスケーリング則（電圧が素子寸
法の縮小に比例して低下する）によると、トランジスタ
のチャネル抵抗Ｒｃｈは、一定に保たれる。一方、コン
タクトや配線といった寄生要素の抵抗は、寸法が縮小す
ると増加する。例えば、配線抵抗（Ｒｗｓ、ＲＷｄ）、
配線と拡散層を接続するプラグ抵抗（Ｒｐｓ、Ｒｐｄ）
および拡散層抵抗（Ｒｄｓ、Ｒｄｄ）は、寸法の縮小に
逆比例して増加する。プラグと拡散層との接触抵抗抵抗
（Ｒｃｓ、Ｒｃｄ）は接触面積に逆比例して増加するの
で、コンタクト直径の二乗に反比例して増加する。
【００１４】素子の寸法が大きかったときには（例えば
１μｍ以上）、前記寄生抵抗は、チャネル抵抗に対して
十分小さな値であったので、トランジスタの電流駆動能
力には、ほとんど影響しなかった。しかし、素子が微細
化されて寸法が０．５μｍ以下になると、寄生抵抗、と
りわけ、コンタクト抵抗がチャネルの抵抗に対して無視
できない値になってきた。
【００１５】図１１には、例としてＮ型拡散層とアルミ
電極を接続するＴｉＮ／Ｔｉバリアメタルとタングステ
ンによって埋め込まれたコンタクト抵抗とコンタクト径
との関係を示す。コンタクト径が０．４μｍになると、
コンタクト抵抗は数１０Ω程度に増加し、しかもバラツ
キの程度を示す標準偏差も増加する。このコンタクト径
の減少によるコンタクト抵抗の増加とバラツキは、図１
２に示したようにドレイン電流の減少とその標準偏差の
増加をもたらす。すなわち、トランジスタの電流駆動能
力に影響を与える。しかも、電流駆動能力の減少は、コ
ンタクト抵抗の増加分から考えられる値より大きい。
【００１６】例えばＮチャネルトランジスタに電流Ｉｄ
が流れると、寄生抵抗（主にコンタクト抵抗Ｒｃｓ、Ｒ
ｃｄとする）によるＩ・Ｒドロップにより、外部から与
えられた電圧よりトランジスタのソースおよびドレイン
における電圧が変化する。Ｎチャネルトランジスタの場
合、外部のソース端子、ドレイン端子、ゲート端子、お
よび基板端子に与えられる電圧をＶｓ、Ｖｄ、Ｖｇ、お
よびＶｂ（Ｖｄ＞Ｖｓ）とすると、Ｎトランジスタ内部
のソース電位およびドレイン電位は、Ｖｓ＋Ｉｄ・Ｒｃ
ｓ）およびＶｄ−Ｉｄ・Ｒｃｄとなる。
【００１７】一般に、通常の定常状態におけるトランジ
スタの動作範囲では、ゲート端子とドレイン端子に電流
は流れないので、ＶｇおよびＶｂはトランジスタ内部も
そのままの値である。しかし、トランジスタ特性におい
て意味をもつゲート電位と基板電位とは、基準電位であ
るソース電位に対する電位であるため、事実上のゲート
電位および基板電位は、Ｖｇｓ＝Ｖｇ−（Ｖｓ＋Ｉｄ・
ＲＣｓ）およびＶｂｓ＝Ｖｂ−（Ｖｓ＋Ｉｄ・Ｒｃｓ）
となる。即ち、ゲート電位および基板電位は減少する。
よって、トランジスタに流れるドレイン電流は、寄生コ
ンタクト抵抗に加えて基準ソース電位の変化によっても
減少する。
【００１８】即ち、第１の課題は、寸法が０．５μｍ以
下のトランジスタの電流駆動能力にとって、ソース側の
寄生ソースコンタクト抵抗とそのバラツキの増加は、ト
ランジスタの電流駆動能力の低下、およびトランジスタ
特性のバラツキの増大を起こすことにある。
【００１９】第２の課題は、コンタクト抵抗のバラツキ
によって生ずるトランジスタ特性のアンバランスは、フ
リップフロップ回路の性能を低下させ、集積回路の信頼
性を損なうことにある。
【００２０】本発明の目的は、高密度の集積回路を用い
られる微細な寸法を用いたトランジスタの性能向上と性
能の均一性を向上させた半導体装置を提供することにあ
る。
【００２１】
【課題を解決するための手段】前記目的を達成するた
め、本発明に係る半導体装置は、電界効果トランジスタ
を含む半導体装置であって、電界効果トランジスタは、
ソースコンタクト抵抗がドレインコンタクト抵抗より小
さい絶縁ゲート電界効果トランジスタであって、前記絶
縁ゲート電界効果トランジスタのソースコンタクトプラ
グはタングステン層からなり、ドレインコンタクトプラ
グはポリシリコン層からなるものである。
【００２２】また前記ソースコンタクトプラグの周囲に
はチタンまたは窒化チタンからなるバリアメタルを有す
るものである。
【００２３】また前記絶縁ゲート電界効果トランジスタ
は、フリップフロップの対になるトランジスタとして用
いられたものである。
【００２４】
【００２５】
【００２６】
【作用】本発明に係る半導体装置によれば、トランジス
タのドレインコンタクト抵抗よりソースコンタクト抵抗
が低くなっている。このため、高集積化を行いつつトラ
ンジスタ電流駆動能力の増加とトランジスタ特性の均一
化を実現する。その結果、フリップフロップ増幅回路を
用いた集積回路の動作が安定される。
【００２７】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して説明する。
【００２８】（実施形態１）図１は、本発明の実施形態
１に係る半導体装置である増幅回路を示す平面図であ
る。図２は、図１のＡ−Ａ線断面図である。尚、本発明
の実施形態１は、０．２５μｍ設計ルールの２５６Ｍビ
ットＤＲＡＭに適用されたものである。
【００２９】図において、メモリセルのビット線１１６
のピッチは０．６μｍである。センスアンプ領域のビッ
ト線１１６のピッチは１．２μｍである。Ｎチャネルト
ランジスタ領域１０１のＰ型シリコン基板１０３の表面
にＰウェル１０４が形成され、Ｐチャネルトランジスタ
領域１０２にＮウェル１０５が形成され、前記２つの領
域１０４、１０５は、通常の選択酸化法によって形成さ
れたフィールド酸化膜１０６によって分離されている。
【００３０】フィールド酸化膜１０６以外のトランジス
タを形成する領域にはゲート酸化膜１０７が形成され、
ゲート酸化膜１０７およびフィールド酸化膜１０６の表
面の所望の領域に、ＮチャネルトランジスタおよびＰチ
ャネルトランジスタのゲート電極となるＮ型多結晶シリ
コン層からなる幅０．７μｍのＮゲート電極１０８およ
びＰゲート電極１０９が形成されている。
【００３１】フィールド酸化膜１０６およびＮゲート電
極１０８が形成されている領域以外のＰウェル１０４の
表面にＮ型拡散層１１０が形成され、フィールド酸化膜
１０６およびＰゲート電極１０９が形成されている領域
以外のＮウェル１０５の表面にＰ型拡散層１１１が形成
されている。
【００３２】層間絶縁膜１１９の所望の領域には、Ｎチ
ャネルトランジスタのドレインとなるＮ型拡散層１１０
とビット線１１６とを接続する直径０．４μｍのＮドレ
インコンタクト１１２、Ｎゲート電極１０８とビット線
１１６とを接続する直径０．４μｍのＮゲートコンタク
ト１１４、ＰチャネルトランジスタのドレインとなるＰ
型拡散層１１１とビット線１１６とを接続する直径０．
４μｍのＰドレインコンタクト１１３、およびＰゲート
電極１０９とビット線１１６とを接続する直径０．４μ
ｍのＰゲートコンタクト１１５が形成されている。な
お、Ｎドレインコンタクト１１２、Ｎゲートコンタクト
１１４、Ｐドレインコンタクト１１３、およびＰゲート
コンタクト１１５は、ＴｉＮ／Ｔｉからなるバリアメタ
ルとタングステンによって埋め込まれたコンタクトプラ
グからなる。
【００３３】また、層間絶縁膜１１９の所望の領域に
は、２つのＮチャネルトランジスタの共通のソースとな
るＮ型拡散層１１０とＳＡＮ配線１２０とを接続する直
径０．６μｍの２つのＮチャネルトランジスタの共通の
Ｎソースコンタクト１１２、および、２つのＰチャネル
トランジスタに共通のソースとなるＰ型拡散層１１１と
ＳＡＰ配線１２１とを接続する直径０．６μｍの２つの
Ｐチャネルトランジスタに共通のＰソースコンタクト１
１８が形成されている。なお、Ｎソースコンタクト１１
７およびＰソースコンタクト１１８も、ＴｉＮ／Ｔｉか
らなるバリアメタルとタングステンによって埋め込まれ
たコンタクトプラグからなる。
【００３４】本発明の実施形態１において、従来の技術
と異なる点は、Ｎソースコンタクト１１７およびＰソー
スコンタクト１１８のコンタクト径が０．４μｍから
０．６μｍへと０．２μｍ大きくなったことにある。即
ち、Ｎソースコンタクト抵抗は、図１２に示したように
６０Ω程度から６Ω程度まで減少した。Ｐソースコンタ
クト抵抗も同様に大幅に減少した。
【００３５】Ｎソースコンタクト１１７およびＰソース
コンタクト１１８のコンタクト径が０．２μｍ大きくす
るためには、Ｎソースコンタクト１１７が接続するＮ型
拡散層１１０の幅を０．２μｍ広げる必要がある。Ｎソ
ースコンタクト１１７と接続するＮ型拡散層１１０は、
２つのＮチャネルトランジスタに共通で用いられている
ため、増幅回路パターンを形成するパターン幅を変えな
いとすれば、増幅回路の素子を形成する領域が０．２μ
ｍ広がり、素子分離のためのフィールド酸化膜１０６の
幅を０．２μｍ狭める。Ｐチャネルトランジスタ領域１
０２においても同様に、素子分離のためのフィールド酸
化膜１０６の幅を０．２μｍ狭める。
【００３６】図８に示した従来例の素子分離のためのフ
ィールド酸化膜１０６の幅が１．０μｍであったが、本
発明の実施形態１では、０．８μｍになった。０．８μ
ｍの素子分離は製造プロセスを変更することなく可能で
あるために、マスクパターンを変更すれば、容易に可能
である。
【００３７】ところで、ドレイン側のコンタクト抵抗も
低くするために、Ｎドレインコンタクト１１２およびＰ
ドレインコンタクト１１３のコンタクト径も０．４μｍ
から０．６μｍに大きくしようとすると、素子分離のた
めのフィールド酸化膜１０６の幅を０．４μｍまで狭め
なければならない。Ｐチャネルトランジスタ領域１０２
において、素子分離幅０．４μｍをもつ通常の選択酸化
法によって形成されたフィールド酸化膜１０６による素
子分離方法では困難であるため、新たな素子分離方法を
導入導入するといった大幅な製造プロセスの変更を必要
とし、マスクパターンの変更のみでは不可能である。
【００３８】（実施形態２）次に、本発明の実施形態２
について図面を参照して説明する。
【００３９】図３は、本発明の実施形態２に係る半導体
装置である増幅回路を示す平面図である。図４は、図１
のＡ−Ａ線断面図である。尚、本発明の実施形態２にお
いても、０．２５μｍ設計ルールの２５６ＭビットＤＲ
ＡＭに適用される。
【００４０】図において、メモリセルのビット線１１６
のピッチは０．６μｍである。センスアンプ領域のビッ
ト線１１６のピッチは１．２μｍである。Ｎチャネルト
ランジスタ領域１０１のＰ型シリコン基板１０３の表面
にＰウェル１０４が形成され、Ｐチャネルトランジスタ
領域１０２にＮウェル１０５が形成され、前記２つの領
域１０４、１０５は、通常の選択酸化法によって形成さ
れたフィールド酸化膜１０６によって分離されている。
【００４１】フィールド酸化膜１０６以外のトランジス
タを形成する領域にはゲート酸化膜１０７が形成され、
ゲート酸化膜１０７およびフィールド酸化膜１０６の表
面の所望の領域に、ＮチャネルトランジスタおよびＰチ
ャネルトランジスタのゲート電極となるＮ型多結晶シリ
コン層からなる幅０．７μｍのＮゲート電極１０８およ
びＰゲート電極１０９が形成されている。
【００４２】Ｎゲート電極１０８およびＰゲート電極１
０９の上部には、シリコン酸化膜からなる第１保護絶縁
膜１２３が形成されている。フィールド酸化膜１０６お
よびＮゲート電極１０８が形成されている領域以外のＰ
ウェル１０４の表面にＮ型拡散層１１０が形成され、フ
ィールド酸化膜１０６およびＰゲート電極１０９が形成
されている領域以外のＮウェル１０５の表面にＰ型拡散
層１１１が形成されている。
【００４３】少なくともＮドレインコンタクト１１２が
形成されるＮ型拡散層１１０およびＰドレインコンタク
トが形成されるＰ型拡散層１１１とＮゲート電極１０８
およびＰゲート電極１０９の側面とを被覆するシリコン
酸化膜からなる第２保護絶縁膜１２４が形成されてい
る。Ｎソースコンタクトが形成されるＮ型拡散層１１０
の表面およびＰソースコンタクトが形成されるＰ型拡散
層１１１層の表面のフィールド酸化膜１０６とＮゲート
電極１０８の側面およびＰゲート電極１０９の側面に形
成された第２保護絶縁膜によって固定された領域に、Ｔ
ｉＳｉ2からなるシリサイド層１２２が形成されてい
る。
【００４４】層間絶縁膜１１９、第１保護絶縁膜１２
３、および第２保護絶縁膜１２４の所望の領域には、Ｎ
チャネルトランジスタのドレインとなるＮ型拡散層１１
０とビット線１１６とを接続する直径０．４μｍのＮド
レインコンタクト１１２、Ｎゲート電極１０８とビット
線１１６とを接続する直径０．４μｍのＮゲートコンタ
クト１１４、Ｐチャネルトランジスタのドレインとなる
Ｐ型拡散層１１１とビット線１１６とを接続する直径
０．４μｍのＰドレインコンタクト１１３、およびＰゲ
ート電極１０９とビット線１１６とを接続する直径０．
４μｍのＰゲートコンタクト１１５が形成されている。
なお、Ｎドレインコンタクト１１２、Ｎゲートコンタク
ト１１４、Ｐドレインコンタクト１１３、およびＰゲー
トコンタクト１１５は、ＴｉＮ／Ｔｉからなるバリアメ
タルとタングステンによって埋め込まれたコンタクトプ
ラグからなる。
【００４５】また、層間絶縁膜１１９の所望の領域に
は、２つのＮチャネルトランジスタの共通のソースとな
るＮ型拡散層１１０の表面に形成されたシリサイド層１
２２とＳＡＮ配線１２０とを接続する直径０．４μｍの
２つのＮチャネルトランジスタの共通のＮソースコンタ
クト１１２、および、２つのＰチャネルトランジスタに
共通のソースとなるＰ型拡散層１１１の表面に形成され
たシリサイド層１２２とＳＡＰ配線１２１とを接続する
直径０．４μｍの２つのＰチャネルトランジスタに共通
のＰソースコンタクト１１８が形成されている。なお、
Ｎソースコンタクト１１７およびＰソースコンタクト１
１８も、ＴｉＮ／Ｔｉからなるバリアメタルとタングス
テンによって埋め込まれたコンタクトプラグからなる。
【００４６】本発明の実施形態２において、従来の技術
と異なる点は、ソースコンタクトを形成する領域のみに
シリサイド層１２２を形成した点にある。シリサイド層
１２２は拡散層とコンタクトプラグとの接触抵抗を低下
させることを目的としており、コンタクト径が０．４μ
ｍと小さい場合でもシリサイド層１２２は拡散層全面に
形成されているために事実上接触面積が大きくなってお
り、コンタクト抵抗は減少する。
【００４７】ドレインコンタクトを形成する拡散層上に
シリサイド層を形成することも可能であるが、拡散層と
ウェルの接合リーク電流を増加させないために、シリサ
イド層を形成した領域の拡散層の深さをシリサイド層を
形成しない場合に比べて深くする必要がある。
【００４８】ドレインには高い電圧がかかるためにドレ
インの接合深さを深くすると、トランジスタの短チャネ
ル効果によるしきい値電圧の低下が顕著になる。
【００４９】これを抑えるために、ゲート電極の幅を大
きくしなければならず、トランジスタの電流駆動能力が
低下するという新たな問題を生じる。
【００５０】シリサイド層１２２の形成は従来技術に比
べて、製造プロセスの増加を必要とするものの、ソース
コンタクトの径を大きくする必要がないため、集積回路
のさらなる高集積化をおこなうための素子の微細化にと
って有利な方法である。
【００５１】（実施形態３）次に、本発明の実施形態３
について図面を参照して説明する。
【００５２】図５は、本発明の実施形態３に係る半導体
装置である増幅回路を示す平面図である。図６は、図１
のＡ−Ａ線断面図である。尚、実施形態３は、メモリセ
ルのキャパシタがビット線の上部に形成される０．２５
μｍ設計ルールの２５６ＭビットＤＲＡＭに適用された
ものである。
【００５３】図において、メモリセルのビット線１１６
のピッチは０．６μｍである。センスアンプ領域のビッ
ト線のピッチは１．２μｍである。Ｎチャネルトランジ
スタ領域１０１のＰ型シリコン基板１０３の表面にＰウ
ェル１０４が形成され、Ｐチャネルトランジスタ領域１
０２にＮウェル１０５が形成され、前記２つの領域１０
４、１０５は、通常の選択酸化法によって形成されたフ
ィールド酸化膜１０６によって分離されている。
【００５４】フィールド酸化膜１０６以外のトランジス
タを形成する領域にはゲート酸化膜１０７が形成され、
ゲート酸化膜１０７およびフィールド酸化膜１０６の表
面の所望の領域に、ＮチャネルトランジスタおよびＰチ
ャネルトランジスタのゲート電極となるＮ型多結晶シリ
コン層からなる幅０．７μｍのＮゲート電極１０８およ
びＰゲート電極１０９が形成されている。
【００５５】フィールド酸化膜１０６およびＮゲート電
極１０８が形成されている領域以外のＰウェル１０４の
表面にＮ型拡散層１１０が形成され、フィールド酸化膜
１０６およびＰゲート電極１０９が形成されている領域
以外のＮウェル１０５の表面にＰ型拡散層２１１が形成
されている。層間絶縁膜１１９の所望の領域には、Ｎチ
ャネルトランジスタのドレインとなるＮ型拡散層１１０
とビット線１１６とを接続する直径０．４μｍのＮドレ
インコンタクト１１２、Ｎゲート電極１０８とビット線
１１６とを接続する直径０．４μｍのＮゲートコンタク
ト１１４、およびＰゲート電極１０９とビット線１１６
とを接続する直径０．４μｍのＰゲートコンタクト１１
５が形成されている。なお、Ｎドレインコンタクト１１
２、Ｎゲートコンタクト１１４、およびＰゲートコンタ
クト１１５は、Ｎ型多結晶シリコンが埋め込まれた埋め
込まれたポリシリコンプラグからなり、ビット線１１６
はタングステンシリサイド層からなる。
【００５６】また、層間絶縁膜１１９の所望の領域に
は、ＰチャネルトランジスタのドレインとなるＰ型拡散
層１１１と接続配線１２６とを接続する直径０．４μｍ
のＰドレインコンタクト１１３、ビット線１１６と接続
配線１２６とを接続する直径０．４μｍの配線接続コン
タクト１２８、２つのＮチャネルトランジスタの共通の
ソースとなるＮ型拡散層１１０とＳＡＮ配線１２０とを
接続する直径０．６μｍの２つのＮチャネルトランジス
タの共通のＮソースコンタクト１１２、および、２つの
Ｐチャネルトランジスタに共通のソースとなるＰ型拡散
層１１１とＳＡＰ配線１２１とを接続する直径０．６μ
ｍの２つのＰチャネルトランジスタに共通のＰソースコ
ンタクト１１８が形成されている。なお、Ｐドレインコ
ンタクト１１３、配線接続コンタクト１２８、Ｎソース
コンタクト１１７およびＰソースコンタクト１１８は、
ＴｉＮ／Ｔｉからなるバリアメタル層１２７とタングス
テンプラグによって埋め込まれている。
【００５７】実施形態３において、実施形態１と異なる
点は、タングステンシリサイド層からなるビット線１１
６とＮ型拡散層１１０を接続するＮドレインコンタクト
にＮ型ポリシリコンを埋め込んだポリシリコンプラグを
用いた点にある。
【００５８】Ｎ型ポリシリコンとＮ拡散層は基本的に同
じ材質からなるために、コンタクト抵抗は小さいもの
の、タングステンシリサイドからなるビット線とＮ型ポ
リシリコンとの接続抵抗およびポリシリコンプラグ自体
の抵抗は高い。よって、Ｎソースコンタクト抵抗よりＮ
ドレインコンタクト抵抗の方が高くなるという欠点はあ
るものの、耐熱性のあるビット線を用いることができる
ため、ビット線上にキャパシタを形成したメモリセル構
造によって蓄積容量が大きくなるという間接的な利点が
ある。このメモリセル構造を導入しても、ドレインコン
タクト抵抗は増加するものの、ソースコンタクト抵抗は
増加しない。
【００５９】以上、実施形態においてＤＲＡＭセンスア
ンプの増幅回路を説明したが、これに限定するものでは
なく、フリップフロップ回路に用いられるトランジスタ
であるならば、ＳＲＡＭのメモリセルやロジックデバイ
スのフリップフロップのトランジスタでもかまわない。
【００６０】
【発明の効果】以上説明したように本発明の半導体装置
によれば、集積化を阻害することなくトランジスタのソ
ースコンタクト抵抗を低減できるために、トランジスタ
電流駆動能力の増加とトランジスタ特性の均一化がはか
られる。その理由は、トランジスタのソース端子とドレ
イン端子の間に電流がながれる場合、寄生ソースコンタ
クト抵抗によるＲ・Ｉドロップによるトランジスタ内部
のソース電位の変化が小さいためである。
【００６１】さらに、トランジスタ電流駆動能力の増加
とトランジスタ特性の均一化がはかられるために、フリ
ップフロップの増幅回路の性能が向上し、集積回路の安
定性や信頼性が向上した。その理由は、ソースコンタク
ト抵抗が小さくなったために、フリップフロップを構成
する対になるトランジスタの特性の差が小さいためであ
る。
【００６２】また、本発明の実施形態１によれば、半導
体装置の製造プロセスの変更や追加を行うことなく、ド
レインコンタクトのサイズは変更せず、ソースコンタク
トの径を大きくするので、大幅な高集積化を阻害するこ
となくソースコンタクト抵抗が低減できる。その理由
は、ソースコンタクトのサイズを大きくすることによっ
て例えば素子分離などといった他の要素の制限範囲を逸
脱することなく、しかも集積回路のパターン面積を増加
させずに各要素パターンの配置が可能となる場合がある
からである。
【００６３】また、本発明の実施形態２によれば、各要
素パターンのサイズを増大させるといった変更を行うこ
となく、ソースコンタクト抵抗を低減できる。その理由
は、ソースコンタクトの形成する領域の拡散層上のみに
シリサイド層を形成することで、ソースコンタクト径を
増加させることなく実質的な接続面積を増加させるとと
もに、トランジスタの短チャネル効果を抑制できてゲー
ト長を大きくする必要がなくなったためである。
【００６４】本発明の実施形態３によれば、ビット線上
にキャパシタを形成するＤＲＡＭにおいて、ソースコン
タクト抵抗は増大しない。その理由は、耐熱性の高いの
ビット線材料とコンタクトプラグ材料をドレインコンタ
クトに適応してソースコンタクトには用いなかったため
である。
【図面の簡単な説明】
【図１】本発明の実施形態１を示す平面図である。
【図２】本発明の実施形態１を示す断面図である。
【図３】本発明の実施形態２を示す平面図である。
【図４】本発明の実施形態２を示す断面図である。
【図５】本発明の実施形態３を示す平面図である。
【図６】本発明の実施形態３を示す断面図である。
【図７】従来例および本発明の実施形態を適用する例と
して示されるＤＲＡＭのセンスアンプの回路図である。
【図８】従来の半導体装置の構造を示す平面図である。
【図９】従来の半導体装置の構造を示す断面図である。
【図１０】トランジスタを構成する各要素とその電流経
路に存在する抵抗を示した図である。
【図１１】コンタクト径に対するコンタクト抵抗とその
標準偏差の変化を示す図である。
【図１２】コンタクト径に対するトランジスタのドレイ
ン電流とその標準偏差の変化を示す図である。
【符号の説明】
１０１、２０１ Ｎチャネルトランジスタ領域 １０２、２０２ Ｐチャネルトランジスタ領域 １０３、２０３ Ｐ型シリコン基板 １０４、２０４ Ｐウェル １０５、２０５ Ｎウェル １０６、２０６ フィールド酸化膜 １０７、２０７、３０７ ゲート酸化膜 １０８、２０８ Ｎゲート電極 １０９、２０９ Ｐゲート電極 １１０、２１０ Ｎ型拡散層 １１１、２１１ Ｐ型拡散層 １１２、２１２ Ｎドレインコンタクト １１３、２１３ Ｐドレインコンタクト １１４、２１４ Ｎゲートコンタクト １１５、２１５ Ｐゲートコンタクト １１６、２１６ ビット線 １１７、２１７ Ｎソースコンタクト １１８、２１８ Ｐソースコンタクト １１９、２１９、３１９ 層間絶縁膜 １２０、２２０ ＳＡＮ配線 １２１、２２１ ＳＡＰ配線 １２２ シリサイド層 １２３ 第１保護絶縁膜 １２４ 第２保護絶縁膜 １２５ 配線接続コンタクト １２６ 接続配線 １２７ バリアメタル層 ２５１ａ、２５１ｂ メモリセルアレイ領域 ２５２ａ、２５２ｂ Ｎチャネルトランジスタ ２５３ａ、２５３ｂ Ｐチャネルトランジスタ ２５４ 増幅回路 ３０３ シリコン基板 ３０４ ゲート電極 ３０５ ドレインコンタント ３１６ ドレイン配線 ３１７ ソースコンタクト ３１８ ソース配線 ３３１ ドレイン拡散層 ３３２ ソース拡散層
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/78 H01L 21/768 H01L 21/8234 H01L 21/8242 H01L 27/088 H01L 27/108

Claims (3)

    (57)【特許請求の範囲】
  1. 【請求項１】 電界効果トランジスタを含む半導体装置
    であって、 電界効果トランジスタは、ソースコンタクト抵抗がドレ
    インコンタクト抵抗より小さい絶縁ゲート電界効果トラ
    ンジスタであって、前記絶縁ゲート電界効果トランジス
    タのソースコンタクトプラグはタングステン層からな
    り、ドレインコンタクトプラグはポリシリコン層からな
    ることを特徴とする半導体装置。
  2. 【請求項２】 前記ソースコンタクトプラグの周囲には
    チタンまたは窒化チタンからなるバリアメタルを有する
    ことを特徴とする請求項１に記載の半導体装置。
  3. 【請求項３】 前記絶縁ゲート電界効果トランジスタ
    は、フリップフロップの対になるトランジスタとして用
    いられたものであることを特徴とする請求項１又は２に
    記載の半導体装置。
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