JPH05145037A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH05145037A JPH05145037A JP30871591A JP30871591A JPH05145037A JP H05145037 A JPH05145037 A JP H05145037A JP 30871591 A JP30871591 A JP 30871591A JP 30871591 A JP30871591 A JP 30871591A JP H05145037 A JPH05145037 A JP H05145037A
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- Japan
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- capacitor
- electrode
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Abstract
(57)【要約】
【目的】 ＤＲＡＭメモリセルのトランジスタをホット
キャリアによるトランジスタの特性劣化が生じない構造
とすることでチャネル長の縮小化を可能にし、トランジ
スタが占める面積の縮小を図ることを目的とする。 【構成】 ＤＲＡＭメモリセルをワード線２ａとソース
／ドレイン電極３，４とビット線５とを有するパンチス
ルートランジスタとストレージノード７とセルプレート
８からなるキャパシタより構成し、パンチスルー現象に
よりスイッチング動作を実現してホットキャリア現象に
よるトランジスタの特性劣化をなくす。
キャリアによるトランジスタの特性劣化が生じない構造
とすることでチャネル長の縮小化を可能にし、トランジ
スタが占める面積の縮小を図ることを目的とする。 【構成】 ＤＲＡＭメモリセルをワード線２ａとソース
／ドレイン電極３，４とビット線５とを有するパンチス
ルートランジスタとストレージノード７とセルプレート
８からなるキャパシタより構成し、パンチスルー現象に
よりスイッチング動作を実現してホットキャリア現象に
よるトランジスタの特性劣化をなくす。
Description
【０００１】
【産業上の利用分野】本発明は、半導体記憶装置に関
し、特に１つのトランジスタと１つのキャパシタとで１
つのメモリセルが構成されたダイナミックランダムアク
セスメモリ（以下ＤＲＡＭと呼ぶ）に関する。
し、特に１つのトランジスタと１つのキャパシタとで１
つのメモリセルが構成されたダイナミックランダムアク
セスメモリ（以下ＤＲＡＭと呼ぶ）に関する。
【０００２】
【従来の技術】近年の半導体記憶装置の進歩はめざまし
く、高集積化，高密度化に伴いその中に形成される半導
体素子の微細化が急速に進んでいて、高速でしかも大容
量，高信頼性への要求は強い。
く、高集積化，高密度化に伴いその中に形成される半導
体素子の微細化が急速に進んでいて、高速でしかも大容
量，高信頼性への要求は強い。
【０００３】これらの要求を満たすのに半導体素子のパ
ターンをますます微細化することが不可欠となってきて
いる。特にＤＲＡＭはその代表例でメモしセルを構成す
るトランジスタやキャパシタの占有面積の低減を図るた
めの技術開発が日夜進められている。
ターンをますます微細化することが不可欠となってきて
いる。特にＤＲＡＭはその代表例でメモしセルを構成す
るトランジスタやキャパシタの占有面積の低減を図るた
めの技術開発が日夜進められている。
【０００４】図６は、文献（Ｍ．Ｋｕｍａｎｏｙａ ｅ
ｔ ａｌ，ＩＥＥＥＪ．Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉ
ｒｉｔｃｕｉｔｓ，Ｖｏｌ．Ｓｃ−１８，ｐｐ９０９ｔ
ｏ９１３Ｏｃｔｏｂｅｒ，１９８５）に示された従来の
ＤＲＡＭにおけるメモリセルの断面構造図で、現在大量
に生産されている１ＭビットＤＲＡＭの代表的な構造を
示している。
ｔ ａｌ，ＩＥＥＥＪ．Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉ
ｒｉｔｃｕｉｔｓ，Ｖｏｌ．Ｓｃ−１８，ｐｐ９０９ｔ
ｏ９１３Ｏｃｔｏｂｅｒ，１９８５）に示された従来の
ＤＲＡＭにおけるメモリセルの断面構造図で、現在大量
に生産されている１ＭビットＤＲＡＭの代表的な構造を
示している。
【０００５】１はＳｉ基板、２ｃはワード線、３はビッ
ト線側ソース／ドレイン電極、４はキャパシタ側ソース
／ドレイン電極、５はビット線、８はストレージノー
ド、９はキャパシタ誘電体膜、１０はセルプレート、１
３は表面保護膜、１４は酸化膜分離層、２２はゲート電
極である。
ト線側ソース／ドレイン電極、４はキャパシタ側ソース
／ドレイン電極、５はビット線、８はストレージノー
ド、９はキャパシタ誘電体膜、１０はセルプレート、１
３は表面保護膜、１４は酸化膜分離層、２２はゲート電
極である。
【０００６】図７は、図６に示したメモリセルの１個分
の等価回路を示した回路図であり、２１は絶縁ゲート型
電界効果トランジスタ（以下ＭＩＳトランジスタと呼
ぶ）である。
の等価回路を示した回路図であり、２１は絶縁ゲート型
電界効果トランジスタ（以下ＭＩＳトランジスタと呼
ぶ）である。
【０００７】次にこのＤＲＡＭメモリセルの動作につい
て説明する。ＭＩＳトランジスタ２１のゲート電極２２
はワード線２ｃに接続され、一方のキャパシタ側ソース
／ドレイン電極４はキャパシタのストレージノード８に
接続され、他方のビット線側ソース／ドレイン電極３は
ビット線５に接続されている。
て説明する。ＭＩＳトランジスタ２１のゲート電極２２
はワード線２ｃに接続され、一方のキャパシタ側ソース
／ドレイン電極４はキャパシタのストレージノード８に
接続され、他方のビット線側ソース／ドレイン電極３は
ビット線５に接続されている。
【０００８】データの書き込み時には、ワード線２ｃに
所定の電圧が印加されることによってＭＩＳトランジス
タ２１が導通し、ビット線５に印加された電荷がストレ
ージノード８に蓄えられる。
所定の電圧が印加されることによってＭＩＳトランジス
タ２１が導通し、ビット線５に印加された電荷がストレ
ージノード８に蓄えられる。
【０００９】一方、データの読み出し時には、ワード線
２ｃに所定の電圧が印加されることによってＭＩＳトラ
ンジスタ２１が導通するため、ストレージノード８に蓄
えられていた電荷がビット線５を介して放出される。
２ｃに所定の電圧が印加されることによってＭＩＳトラ
ンジスタ２１が導通するため、ストレージノード８に蓄
えられていた電荷がビット線５を介して放出される。
【００１０】
【発明が解決しようとする課題】しかしながら、図６に
示したＤＲＡＭにおいては、ストレージノード８のキャ
パシタの容量がある一定以上必要であることからキャパ
シタ面積の縮小には限界があるため、前述した半導体素
子のパターンの微細化に対してその要求を満たすことが
困難になってきた。
示したＤＲＡＭにおいては、ストレージノード８のキャ
パシタの容量がある一定以上必要であることからキャパ
シタ面積の縮小には限界があるため、前述した半導体素
子のパターンの微細化に対してその要求を満たすことが
困難になってきた。
【００１１】一方、ＭＩＳトランジスタに対しては、特
にピンチオフ領域におけるドレイン端部でのインパクト
イオン化によって発生したホットキャリアにより、トラ
ンジスタの特性が長期的に劣化するという信頼性上の問
題から微細化によるチャネル長の縮小には限界があっ
た。
にピンチオフ領域におけるドレイン端部でのインパクト
イオン化によって発生したホットキャリアにより、トラ
ンジスタの特性が長期的に劣化するという信頼性上の問
題から微細化によるチャネル長の縮小には限界があっ
た。
【００１２】本発明は、前述のトランジスタがホットキ
ャリアによるトランジスタの特性劣化が生じない構造と
することでチャネル長の縮小化を可能にし、トランジス
タが占める面積の縮小を図ることを目的とする。
ャリアによるトランジスタの特性劣化が生じない構造と
することでチャネル長の縮小化を可能にし、トランジス
タが占める面積の縮小を図ることを目的とする。
【００１３】
【課題を解決するための手段】本発明の半導体記憶装置
は、パンチスルー現象を利用してスイッチング動作をさ
せているトランジスタとキャパシタとにより構成したメ
モリセルからなる。
は、パンチスルー現象を利用してスイッチング動作をさ
せているトランジスタとキャパシタとにより構成したメ
モリセルからなる。
【００１４】このトランジスタは、その基板電極をワー
ド線に接続し、一方の拡散電極はビット線に接続し、他
方の拡散電極はキャパシタの一方の電極に接続し、キャ
パシタの他方の電極はメモリセル共通の固定電位電極に
接続する。基板電極の電位によりトランジスタのパンチ
スルー現象を制御してスイッチング動作を実現する。
ド線に接続し、一方の拡散電極はビット線に接続し、他
方の拡散電極はキャパシタの一方の電極に接続し、キャ
パシタの他方の電極はメモリセル共通の固定電位電極に
接続する。基板電極の電位によりトランジスタのパンチ
スルー現象を制御してスイッチング動作を実現する。
【００１５】
【作用】本発明におけるメモセルのトランジスタは、パ
ンチスルー現象を利用してスイッチングをするようにし
たもので、ホットキャリアによるトランジスタの特性劣
化がなくなることからチャネル長の縮小が可能になる。
ンチスルー現象を利用してスイッチングをするようにし
たもので、ホットキャリアによるトランジスタの特性劣
化がなくなることからチャネル長の縮小が可能になる。
【００１６】
【実施例】図１は本発明の１実施例を示すＤＲＡＭメモ
リセルの平面レイアウト図、図２は図１のＩ−Ｉ’線の
断面図、図３は図１のII−II’線の断面図である。さら
に図４は図１のメモリセルの１個分の等価回路を示す回
路図である。
リセルの平面レイアウト図、図２は図１のＩ−Ｉ’線の
断面図、図３は図１のII−II’線の断面図である。さら
に図４は図１のメモリセルの１個分の等価回路を示す回
路図である。
【００１７】図１〜図３を参照して、その構造を説明す
る。１はシリコン基板、２ａはＳｉ基板１上に形成され
たｐ型不純物拡散層からなるワード線、２ｂは金属配
線、３はワード線２ａの上に形成されたｎ型不純物拡散
層からなるビット線側ソース／ドレイン電極，４は同じ
くｎ型不純物拡散層からなるキャパシタ側ソース／ドレ
イン電極である。
る。１はシリコン基板、２ａはＳｉ基板１上に形成され
たｐ型不純物拡散層からなるワード線、２ｂは金属配
線、３はワード線２ａの上に形成されたｎ型不純物拡散
層からなるビット線側ソース／ドレイン電極，４は同じ
くｎ型不純物拡散層からなるキャパシタ側ソース／ドレ
イン電極である。
【００１８】５はビット線であり、ビット線側ソース／
ドレイン電極３に接続しており、さらにワード線２ａを
介してもう一方のキャパシタ側ソース／ドレイン電極４
に接続している。
ドレイン電極３に接続しており、さらにワード線２ａを
介してもう一方のキャパシタ側ソース／ドレイン電極４
に接続している。
【００１９】なお、ビット線側ソース／ドレイン電極
３，キャパシタ側ソース／ドレイン電極４は、パンチス
ルー現象によるスイッチング動作をさせるために、ワー
ド線２ａより十分に浅く形成されている。
３，キャパシタ側ソース／ドレイン電極４は、パンチス
ルー現象によるスイッチング動作をさせるために、ワー
ド線２ａより十分に浅く形成されている。
【００２０】６は第１の絶縁膜、７は第２の絶縁膜、８
はストレージノード、９はキャパシタ誘電体膜、１０は
セルプレート、１１は第３の絶縁膜、１３は表面保護
膜、１４は隣接するワード線２ａを電気的に分離する酸
化膜分離層、１５はストレージノードコンタクトであ
る。
はストレージノード、９はキャパシタ誘電体膜、１０は
セルプレート、１１は第３の絶縁膜、１３は表面保護
膜、１４は隣接するワード線２ａを電気的に分離する酸
化膜分離層、１５はストレージノードコンタクトであ
る。
【００２１】キャパシタを構成するストレージノード８
とセルプレート１０は、ワード線２ａとビット線５の上
層に配線しているため、図１に示すようにチップ全域に
対してキャパシタの領域、すなわちストレージノード８
の領域を占有することができる。
とセルプレート１０は、ワード線２ａとビット線５の上
層に配線しているため、図１に示すようにチップ全域に
対してキャパシタの領域、すなわちストレージノード８
の領域を占有することができる。
【００２２】なお、ストレージノード８は絶縁膜６を開
孔して形成したストレージノードコンタクト１５を介し
て、ｎ型不純物拡散層のキャパシタ側ソース／ドレイン
電極４に接続している。
孔して形成したストレージノードコンタクト１５を介し
て、ｎ型不純物拡散層のキャパシタ側ソース／ドレイン
電極４に接続している。
【００２３】図５は、本発明のパンチスルートランジス
タ２０の動作を説明した模式図であり、ビット線側ソー
ス／ドレイン電極３，キャパシタ側ソース／ドレイン電
極４及びワード線２ａの不純物拡散層を含むシリコン基
板１のみを示しており、３０はｐ−ｎ接合部の空乏層の
広がりを示す。
タ２０の動作を説明した模式図であり、ビット線側ソー
ス／ドレイン電極３，キャパシタ側ソース／ドレイン電
極４及びワード線２ａの不純物拡散層を含むシリコン基
板１のみを示しており、３０はｐ−ｎ接合部の空乏層の
広がりを示す。
【００２４】次に動作について説明する。図５（ａ）は
オフ状態の空乏層３０の分布を示している。
オフ状態の空乏層３０の分布を示している。
【００２５】ワード線２ａはビット線側ソース／ドレイ
ン電極３，キャパシタ側ソース／ドレイン電極４より比
較的浅いマイナス電位が印加されており、パンチスルー
現象は起きていない。
ン電極３，キャパシタ側ソース／ドレイン電極４より比
較的浅いマイナス電位が印加されており、パンチスルー
現象は起きていない。
【００２６】しかしワード線２ａの電位をビット線側ソ
ース／ドレイン電極３，キャパシタ側ソース／ドレイン
電極４より比較的深くマイナスにすると図５（ｂ）に示
すようにビット線側ソース／ドレイン電極３，キャパシ
タ側ソース／ドレイン電極４のそれぞれの空乏層３０が
広がり、両者の空乏層３０が接続してパンチスルー電流
が流れる。
ース／ドレイン電極３，キャパシタ側ソース／ドレイン
電極４より比較的深くマイナスにすると図５（ｂ）に示
すようにビット線側ソース／ドレイン電極３，キャパシ
タ側ソース／ドレイン電極４のそれぞれの空乏層３０が
広がり、両者の空乏層３０が接続してパンチスルー電流
が流れる。
【００２７】すなわちビット線側ソース／ドレイン電極
３，キャパシタ側ソース／ドレイン電極４間の電位分布
が段階的に変化し貫通電流が流れる。（オン状態）以上
のようにしてワード線２ａの電位によりパンチスルー現
象を制御しトランジスタをスイッチングさせることがで
きる。
３，キャパシタ側ソース／ドレイン電極４間の電位分布
が段階的に変化し貫通電流が流れる。（オン状態）以上
のようにしてワード線２ａの電位によりパンチスルー現
象を制御しトランジスタをスイッチングさせることがで
きる。
【００２８】
【発明の効果】以上のように本発明の半導体記憶装置の
１構成単位のメモリセルは、パンチスルー現象を利用し
たトランジスタがスイチング動作をするため、ホットキ
ャリア現象によるトランジスタの特性が長期的に劣化す
る信頼性上の問題がなくなる。
１構成単位のメモリセルは、パンチスルー現象を利用し
たトランジスタがスイチング動作をするため、ホットキ
ャリア現象によるトランジスタの特性が長期的に劣化す
る信頼性上の問題がなくなる。
【００２９】これによりチャネル長の縮小化、すなわち
トランジスタの微細化が容易になりトランジスタの占め
る面積が縮小できる。
トランジスタの微細化が容易になりトランジスタの占め
る面積が縮小できる。
【図１】本発明の１実施例を示す平面レイアウト図であ
る。
る。
【図２】図１のＩ−Ｉ’方向断面を示す断面図である。
【図３】図１のII−II’方向断面を示す断面図である。
【図４】図１のトランジスタの等価回路を示す回路図で
ある。
ある。
【図５】本発明の動作状態を示す模式図である。
【図６】従来のＤＲＡＭの１例を示す断面図である。
【図７】図６のＤＲＡＭの１つのトランジスタの等価回
路を示す回路図である。
路を示す回路図である。
２ａ ワード線 ２ｂ 金属配線 ５ ビット線 ７ 第２の絶縁膜 ８ ストレージノード
Claims (2)
- 【請求項１】 １つのキャパシタと、１つのトランジス
タにより構成されたメモリセルを複数個隣接配置した半
導体記憶装置において、 前記トランジスタがパンチスルー現象を利用してスイッ
チング動作をさせていることを特徴とした半導体記憶装
置。 - 【請求項２】 請求項１記載の半導体記憶装置におい
て、 前記トランジスタは半導体基板上に形成した第１導電型
の拡散層からなるワード線と、このワード線上に形成し
た第２導電型の１対の拡散層電極とからなり、 前記トランジスタの一方の拡散層電極はビット線に接続
し、 前記トランジスタの他方の拡散層電極は情報電荷蓄積領
域である前記キャパシタの一方の電極に接続し、 前記キャパシタの他方の電極は前記メモリセルに共通の
固定電位電極に接続した半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30871591A JPH05145037A (ja) | 1991-11-25 | 1991-11-25 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30871591A JPH05145037A (ja) | 1991-11-25 | 1991-11-25 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05145037A true JPH05145037A (ja) | 1993-06-11 |
Family
ID=17984409
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30871591A Pending JPH05145037A (ja) | 1991-11-25 | 1991-11-25 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05145037A (ja) |
-
1991
- 1991-11-25 JP JP30871591A patent/JPH05145037A/ja active Pending
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